JP2815838B2 - 高圧側スイッチに対する改善されたチャージポンプ回路 - Google Patents

高圧側スイッチに対する改善されたチャージポンプ回路

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    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高圧側スイッチ（a
high side switch）、特に、雑音を低減し、効率を増加
し、高圧側スイッチの電力用デバイスと共に同じ半導体
チップ内により容易に集積されるチャージポンプに対す
る新しい回路に関する。
【０００２】
【従来の技術】高圧側スイッチは、接地された端子を有
する負荷が電源から駆動されなければならない用途や、
スイッチをオンするために電源よりも高い電位を必要と
するゲート端子を有するＭＯＳでゲートが制御される
（ＭＯＳゲート制御型）電力用デバイスを含む多くの用
途に対してよく知られている。「チャージポンプ」回路
は一般的に、入力信号によりそうするように命令された
時にＭＯＳゲート制御型電力用デバイスをオンするため
に必要な高電圧を発生させるために提供される。そのよ
うなデバイスは一般的に、ＭＯＳゲート制御型電力用デ
バイス、チャージポンプおよび他の制御回路が１つの共
通の半導体チップに集積されている集積回路チップに集
積される。
【０００３】
【発明が解決しようとする課題】現在利用できる高圧駆
動装置には、以下に示すようないくつかの問題がある。
【０００４】・チャージポンプにおける容量を２倍にす
る電圧の高い周波数（１ｍＨｚ）での充電と放電によ
り、多くの用途において電源およびグランドピンの双方
で厳しい雑音が発生する。
【０００５】・チャージポンプの容量は、高い電源電
圧、例えば１２ボルト以上、の用途に対してシリコンチ
ップに集積された時、非常に厚い酸化物とシリコン領域
を必要とする。
【０００６】・ＭＯＳゲート制御型電力用デバイスが
「オフ」状態の時に、そのデバイスをチャージポンプか
ら切り離すために必要なスイッチは、高電圧Ｐチャネル
制御ＭＯＳＦＥＴが利用できないＮチャネルチップの形
態で実現するのは困難である。
【０００７】・チャージポンプにおいて、電圧逓倍ダイ
オードのモノリシック（単一基板上）での実現は困難で
あり、また自己絶縁垂直伝導プロセスを用いた従来の集
積回路のＮエピタキシャル基板において、単純なＰ／Ｎ
ダイオードとして集積することも不可能である。
【０００８】・チャージポンプの出力電圧は、チャージ
ポンプの二倍器回路においてダイオードの順方向電圧降
下により低減される。これは低電圧での用途において大
いに影響をもたらす。
【０００９】そこで、本発明の目的は、低雑音で高効率
の高圧側スイッチに対する、ＭＯＳゲート制御型電力用
デバイスを含んだ同じ集積回路チップ内により容易に集
積される新しいチャージポンプ回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明によると、新しい
チャージポンプ回路は、チャージポンプ回路が集積回路
のグランド端子から切り離され、代わりにフローティン
グノードに接続されている高圧側スイッチに対して提供
される。次にフローティングノードは、定電流源を介し
て集積回路のグランドに接続されている。それゆえ、ソ
ース端子ピンからの電流は一定となり、これによりグラ
ンドとソース電圧ピンで雑音を低減する。
【００１１】チャージポンプ回路がフローティングノー
ドに接続されているために、デバイスの出力電圧の方が
高い値ではあるけれども、チャージポンプ回路の電圧を
低い電圧に固定する。それ故、高電圧デバイスに対して
さえも、チャージポンプ回路の容量にかかる電圧は低
く、その大きさが制限される。
【００１２】本発明のさらなる特徴として、チャージポ
ンプ回路の入力端子と電源端子間に接続されるターンオ
フ制御スイッチは、ＮチャネルＭＯＳゲート制御型電力
用デバイス部を含んだ集積回路チップにおいて、Ｎチャ
ネル制御ＭＯＳＦＥＴで実現される。次に制御Ｎチャネ
ルＭＯＳＦＥＴは、チャージポンプ回路に対する正帰還
回路に接続されている。最初に制御ＮチャネルＭＯＳＦ
ＥＴをオンする新しい起動回路が用いられた。
【００１３】本発明のさらなる特徴は、電圧逓倍ダイオ
ードが、１つのダイオードの代わりとしてのＭＯＳＦＥ
Ｔと、他のダイオードの代わりの抵抗とダイオードとか
らなる同期整流器として実現される。これらの構成要素
は、メインのＮチャネルＭＯＳゲート制御型電力用デバ
イスを備える集積回路のＮエピタキシャル基板に容易に
集積される。
【００１４】本発明の他の特徴と利点については、添付
の図面を参照した以下の説明により明らかになるであろ
う。
【００１５】
【発明の実施の形態】以下、添付の図面を用いて本発明
の実施の形態を説明する。
【００１６】図１において、従来技術の典型的な高圧側
スイッチング回路が示されている。そのような回路は、
接地された端子を有する負荷を駆動するために必要であ
る多くの応用、例えば自動車において、利用されてい
る。このようにして、図１において、電源３０はＮチャ
ネルパワーＭＯＳＦＥＴ３２を介して負荷３１に接続さ
れている。電源３０の負端子と負荷３１の一端が共通グ
ランド、例えば車の車体に接続されている。電源３０の
正端子は電圧Ｖccであり、１２ボルトであってもよい。
パワーＭＯＳＦＥＴ３２は、ＩＧＢＴ、ＭＯＳゲート制
御型サイリスタあるいはそのような他の任意の所望のＭ
ＯＳゲート制御型デバイスであってもよい。
【００１７】ＭＯＳＦＥＴ３２がオン状態の時、そのソ
ースは電源電位Ｖccに近くなる。低いドレイン−ソース
間電圧降下を持つため、ＭＯＳＦＥＴ３２のゲートＧ
を、Ｖccよりも高い５ボルトから１０ボルトの電位であ
るソース電位よりも高い５から１０ボルトの電位でバイ
アスする必要がある。多くの場合、特に高圧側スイッチ
が独立した集積回路チップで実現されている場合、Ｖcc
よりも高い電源電圧は、このシステム内では利用でき
ず、Ｖccよりも高い電圧をチップ上で発生させる必要が
ある。これは、一般的に、しばしばチャージポンプと呼
ばれる容量電圧倍率器（a capacitive voltage multipl
ier）により行われる。
【００１８】図２は、図１の高圧側スイッチに接続し
た、高圧側スイッチの中で用いられる周知の電圧逓倍回
路であるチャージポンプ回路４０を示す。逓倍回路であ
るチャージポンプ回路４０は、その出力がインバータバ
ッファ（以下、「バッファ」と称する）４２により緩衝
される方形波発振回路４１を用いている。バッファ４２
の出力ノード４３は容量４４に接続される。容量４４は
ダイオード４５に接続され、それを介して電源Ｖccから
充電される。容量４４とダイオード４５の間のノード
は、ＭＯＳＦＥＴ３２のゲートに接続されたダイオード
４６に接続される。スイッチ４７、４８として示された
２つのスイッチングデバイスは、スイッチ４７がノード
４９と電源３０との接続および切断するために機能する
ように、スイッチ４８が閉じることによりＭＯＳＦＥＴ
３２のゲートをグランド（またはＭＯＳＦＥＴ３２のソ
ース）まで引き下げＭＯＳＦＥＴ３２をオフ状態にする
ように実現される。
【００１９】チャージポンプ回路４０は以下のように動
作する。バッファ４２の出力でのノード４３が「Ｌｏｗ
（低い電位）」の時、容量４４はダイオード４５を介し
てＶccから充電される。バッファ４２の出力でのノード
４３が「Ｈｉｇｈ（高い電位）」の時、容量４４の充電
電荷はダイオード４６を介してＭＯＳＦＥＴ３２のゲー
トに放電される。その時、ＭＯＳＦＥＴ３２のゲート電
圧は図３に示されるように段階的に上昇し、２Ｖccに近
づいていきＭＯＳＦＥＴ３２をオンする。
【００２０】ＭＯＳＦＥＴ３２をオフするためにスイッ
チ４８は閉じてゲート電圧をグランドに引き下げ、スイ
ッチ４７は開きノード４９を電源から遮断する。
【００２１】図２の回路は以下の欠点を有する。 １．高い周波数、典型的には１ＭＨｚ、での容量４４の
充電および放電は、Ｖcc、グランドピンおよび集積回路
４０内にパッケージされた関連したピンにおいて、多く
の用途において厳しい雑音の問題を引き起こす高い周波
数の電流を発生する。
【００２２】２．最も利用されるプロセス、特にＰチャ
ネルＭＯＳＦＥＴが利用できないプロセスによる回路に
対して、スイッチ４７を１つのシリコンチップの中に実
現することは困難である。
【００２３】３．Ｖccが最大限容量４４に印加されるた
め、高いＶcc電圧での用途に対する回路の利用を拡大す
ることは困難である。それ故、高い電圧に対する集積回
路において容量４４を実現することは、禁止されている
厚い酸化物と大きなシリコン領域が必要となる。
【００２４】図４に、チャージポンプ回路４０（図４で
はブロックとして示す）のグランドのリード線５０をフ
ローティングノード５１に接続することにより図２の回
路を改変した本発明の実施の形態を示す。フローティン
グノード５１は定電流源５３を介してグランド（接地）
ノード５２に接続される。電圧レギュレータ、例えばツ
ェナダイオード５４は、ノード４９およびフローティン
グノード５１に接続される。
【００２５】チャージポンプ回路４０は、図２のものに
制限されず任意の所望のタイプのものでもよい。図４の
回路の重大な特徴はチャージポンプ回路４０がグランド
ノード５２の代わりにフローティングノード５１に接続
されていることである。それ故、回路のグランドピンと
Ｖccピンに流れる電流は純粋な直流となり、定電流源５
３により、チャージポンプ４０回路の動作によるこれら
のピンでの雑音が発生しない。
【００２６】図５に、図４の回路において、カスケード
接続された制御ＭＯＳＦＥＴ６１、６２によりゲートが
駆動されるＮチャネルＭＯＳＦＥＴ６０で実現される定
電流回路５３ａを備えた回路を示す。ＭＯＳＦＥＴ６
１、６２はそれぞれエンハンスメント型とディプレッシ
ョン型のＭＯＳＦＥＴである。
【００２７】図６に、図４に示される回路において、図
２のチャージポンプ回路と改変された定電流回路５３ｂ
とを備えた回路を示す。特に、図６の定電流回路５３ｂ
は、後述するように容易に集積される追加されたＮチャ
ネルＭＯＳＦＥＴ７０を含んでいる。
【００２８】図４、図５および図６に示される回路にお
いて電源電圧Ｖccはツェナダイオード５４の曲がり電圧
（a knee voltage）よりも大きい。図８に示すように、
定電流回路５３ｂの電流ｉ53がチャージポンプ４１の電
流ｉ41よりも大きい場合、集積回路のグランドとＶccピ
ン（あるいは端子）に流れる電流は純粋な直流となる。
それ故、チャージポンプ回路の高い周波数の電流は、ゼ
ロまたは非常に低い雑音を発生する。インターナショナ
ル・レクチファイア・コーポレイション（Internationa
l Rectifier Corporation）製のＩＲ６０００や、シー
メンス（Siemens）製のＢＴＳ４１０Ｅのような現在利
用できる高圧側スイッチは、０．１ミリアンペアを超過
したピーク間Ｖcc／グランド電流を有する。図４、図５
および図６のフローティングノード５３を用いた回路
は、背景の雑音とほとんど識別できない２０マイクロア
ンペアのピーク間雑音を有する。
【００２９】図４、図５および図６に示される回路のさ
らなる利点は、容量４４の電圧がツェナ電圧（Ｖcc−Ｖ
51）までに制限されることである。ここでＶ51は、ノー
ド５１の電圧である。それ故、高電圧チャージポンプ回
路は、信頼性を犠牲にすることなしに薄い酸化物とより
小さな立方体領域とを持つ低電圧容量により構成するこ
とができる。例えば、チャージポンプの容量に印加した
電圧が７ボルトまでに制限される時、図６に示される回
路は６０ボルトまでのＶccで動作してもよい。
【００３０】前述したように、定電流回路５３ｂは図６
において追加されたＭＯＳＦＥＴ７０を有する。ＭＯＳ
ＦＥＴ７０は、ＭＯＳＦＥＴ６０の高い電圧を除去する
ために、高電圧の用途において用いられる高電圧ＭＯＳ
ＦＥＴである。固定ゲート電圧、例えば７ボルトがＭＯ
ＳＦＥＴ７０のゲートに印加される。ＭＯＳＦＥＴ７０
は、他の全ての図６に示される回路の構成要素と共に同
じチップ内に容易に集積される。
【００３１】図７に、わずかにドープされたＭＯＳＦＥ
ＴによりＭＯＳＦＥＴ７０を実現した様子をＩＣ（集積
回路）チップの部分断面図として示す。このように、Ｉ
Ｃチップ７１は、回路を構成する全ての接合部を受ける
わずかにドープされたＮ基板７２を有している。パワー
ＭＯＳＦＥＴ３２を定義するＩＣチップのパワー部は、
任意の所望の接合パターンからなり、またＮ+ソース７
４のようなソースをそれぞれ含んだ複数の隔離されたＰ
ベース拡散７３を有する垂直伝導デバイスであってもよ
い。ベース７３のそれぞれのチャネル領域は、ポリシリ
コンであってもよいＭＯＳゲート７５により覆われる。
ゲート７５は、各ベース７３と、それらの各ソース７４
と接触したソース電極７６から、従来通りに絶縁されて
いる。ドレイン電極７６ａはチップ７２の底部に形成さ
れ、Ｖccに接続される。
【００３２】Ｐウェル７７のようなＰウェルはまた、主
電力用デバイスに対する制御回路を有するために同じチ
ップの中に拡散される。このようにＭＯＳＦＥＴ７０
は、Ｎ+ソース拡散７８、Ｎドレイン拡散７９およびＮ+
ドレイン接触拡散８０からなるＮチャネルデバイスであ
る。ポリシリコンゲート８１は、Ｎ+ソース拡散７８と
Ｎドレイン拡散７９の間のＰチャネル領域上に延在す
る。このようにＭＯＳＦＥＴ７０は、パワー部３２を形
成する多くの同様の処理ステップを用いて、ＩＣチップ
７１内に容易に形成される。
【００３３】ＩＣチップ７１はその完成の後に収容さ
れ、外部利用端子ピンはデバイスの種々の電極に対して
ハウジングを介して延在する。このように、Ｖcc端子ピ
ンはドレイン電極７６ａに接続され、図５および図６に
おいて、ソース端子ピンはノード８２でソース電極に接
続される。グランド端子ピンはまた、図５および図６の
回路に示されるＩＣチップ７１におけるグランドノード
に接続される。
【００３４】図９に、図４に示される回路のスイッチ４
７を、任意の従来のパワーＭＯＳＦＥＴプロセスでの図
７のＩＣチップ７１内に容易に集積可能で、ＭＯＳＦＥ
Ｔ３２とドレインを共通にした補助ＮチャネルパワーＭ
ＯＳＦＥＴ９０により、実現した回路を示す。
【００３５】図９のスイッチ４８は、ＭＯＳＦＥＴ７０
と同様に、わずかにドープされたドレインを持つ横方向
のＮＭＯＳトランジスタにより実現される。
【００３６】図９の回路の定常状態の動作の間、チャー
ジポンプ４０は、Ｖccより大きい５から１０ボルトのパ
ワーＭＯＳＦＥＴ９０のゲートに接続されたノード９４
で電圧を供給する。ＭＯＳＦＥＴ９０はこのようにし
て、完全にオンし、チャージポンプ４０はＶccからパワ
ーを受ける。
【００３７】図９の回路をオンするために、最初にノー
ド４９を引き上げ、チャージポンプ動作を開始するため
の、図１０に示されるような起動回路が必要とされる。
【００３８】このようにして図１０において、ダイオー
ド９１、スイッチ９２および電源９３からなる起動回路
が提供される。電源９３は低い電圧を有し、それはＶcc
から取り出されてもよい。スイッチ９２は低電圧トラン
ジスタで実現されてもよい。
【００３９】図１０の回路の動作において、オンされた
状態では、スイッチ９２は閉じ、チャージポンプ回路４
０に対する初期電圧が供給される。チャージポンプ回路
４０はＶccから、オンしたトランジスタ９０を介して補
充し始め、回路は前述したように動作する。
【００４０】図１１は、図１０に示された起動回路のも
う１つの実施の形態の回路を示し、また図１０に示され
た回路にトランジスタ１００、１０１および抵抗１０２
をさらに設けたものである。図１１の回路の動作におい
て、オン状態では、トランジスタ１００のゲートは起動
制御回路１０３により接地まで引き下げられる。バイポ
ーラトランジスタ１０１のベースは、約１メガオーム程
の高い抵抗値を有するディプレション型トランジスタで
実現される抵抗１０２により引き上げられる。このよう
にして、ノード４９は（Ｖcc−０．６）ボルトまで引き
上げられ、チャージポンプ回路４０を起動し始める。
【００４１】新しい補助ＭＯＳＦＥＴ９０および任意の
所望の起動回路１１０が、図４に示すようなフローティ
ングノードを有した新しいチャージポンプ回路に対して
と同様に、チャージポンプ回路４０がグランドを基準と
している図２の回路に対して使用されることができる。
図１２に上記回路のブロック構成図を示す。
【００４２】前述した図面のチャージポンプ回路は、充
電回路においてダイオード４６を使用する。このダイオ
ードをモノリシック（単一半導体基板）な集積回路内に
集積するのは困難であり、しばしば不可能なことであ
る。図１３は、図７のＮ基板７２においてＰウェル１２
０内にダイオード４６を集積する試みを示した図であ
る。電極１２２は領域１２０に、電極１２３は領域１２
１にそれぞれ接続してダイオード４６の電極を形成す
る。エピタキシャル基板７２は、パワーＭＯＳＦＥＴ３
２のドレインであり、Ｖccに接続されているため、ダイ
オード４６は単純なＰＮダイオードとして集積されな
い。なぜならば、そのアノードは、Ｖccより数ボルト高
く浮動させることを可能とすることを必要とするためで
ある。しかしながら、これは、ダイオード４６のアノー
ドとＶccの間の寄生ダイオード１２４のために不可能で
ある。それ故、ダイオード４６の単純な集積化は不可能
である。
【００４３】図２のチャージポンプにおけるダイオード
４５、４６のもう１つの欠点は、それらの順方向電圧降
下によりそれらがチャージポンプ４０の出力電圧を（２
Ｖcc−２Ｖf）まで低減することである。ここで、２Ｖf
はダイオード４５およびダイオード４６の順方向電圧降
下である。これにより、ラップトップコンピュータや自
動車での応用のような低いＶccの用途に対して実質的な
低減となり得る。
【００４４】図１４に、ダイオード４６をより容易に集
積される構成要素により置換し、チャージポンプ回路の
出力における順方向電圧降下を低減した改変されたチャ
ージポンプ回路を示す。このように、ダイオード４６
は、エンハンスメント型トランジスタ１３０、ディプレ
ッション型トランジスタ１３１、抵抗１３２およびトラ
ンジスタ１３１の基板ダイオード１３３により置換され
ている。これらの構成要素は、容易に図１３の基板７２
に集積される。
【００４５】図１４の回路の動作を図１５を用いて以下
に説明する。図１５において、（ａ）はノード１３４、
４３、（ｂ）はノード１３５、（ｃ）はノード１３６で
のそれぞれの電圧を示す。最初、ノード４３でのバッフ
ァ４２の出力が「Ｈｉｇｈ」になり、ディプレッション
型トランジスタ１３１の基板ダイオード１３３を介して
ＭＯＳＦＥＴ３２のゲートにおけるノード１３６は（Ｖ
cc−Ｖf）まで電位が上昇する。ノード４３の出力が
「Ｌｏｗ」になると、容量４４はダイオード４５を介し
て充電される。この間、トランジスタ１３１はオフ状態
にあり、ノード１３４におけるそのソースおよびノード
１３６におけるドレインは（Ｖcc−Ｖf）になり、ノー
ド１３５におけるそのゲートとその基板は０ボルトにな
る。このようにして、トランジスタ１３１はオフとな
り、パワーＭＯＳＦＥ３２のゲートは残りの回路から絶
縁される。
【００４６】ノード４３が「Ｈｉｇｈ」になると、ノー
ド１３４は（２Ｖcc−Ｖf）まで上昇する。トランジス
タ１３０はオフし、トランジスタ１３１のゲートを抵抗
１３２を介してそのソース電位に等しくする。トランジ
スタ１３１がディプレッション型デバイスであるため、
ゲートとソース間が０ボルトとなりオンする。それ故、
容量４４の電荷は、トランジスタ１３１を介してＭＯＳ
ＦＥ３２のゲートに転送される。
【００４７】このプロセスは、図１５（ｃ）に示される
ノード１３６の電位が（２Ｖcc−Ｖf）の限界に達する
まで各サイクルを続ける。電流経路において一つのダイ
オードだけがあるため、一つのダイオードの電圧降下Ｖ
f分だけ、この限界が図２の従来技術の回路の限界より
も高くなることに注意すべきである。さらに、トランジ
スタ１３０、１３１および抵抗１３２は、トランジスタ
１３１の基板が決してＶccを越えないことから、集積回
路に容易に集積されてもよい。
【００４８】図１６に、図１４の抵抗１３２を容易に集
積回路基板に集積されるディプレッション型ＭＯＳＦＥ
Ｔ１４０により置換した図１４の回路の実施形態を示
す。
【００４９】図１７に、ＭＯＳＦＥＴ３２のゲートでの
チャージポンプの出力の電圧降下をさらに低減し、全ダ
イオードの電圧降下をなくした図１４の回路を改変した
回路を示す。このように、トランジスタ１５０、抵抗１
５１、容量１５２、ダイオード１５３およびトランジス
タ１５４が図１７の回路に追加され、図１４におけるダ
イオード４５による電圧降下を防止している。ＭＯＳＦ
ＥＴ１５０が図１４の回路のダイオード４５により置換
されていることに注意すべきである。
【００５０】図１７の回路の動作は、図１８の（ａ）か
ら（ｃ）の曲線により、よく理解される。図１７におい
て、ノード１３４、４３、ノード１６０、１６１および
ノード１３５、１６２の電位は、それぞれ（ａ）、
（ｂ）および（ｃ）により示される。最初、ノード４３
の出力が「Ｈｉｇｈ」になると、ノード１３６でのパワ
ーＭＯＳＦＥＴ３２のゲートは、ディプレッション型ト
ランジスタ１３１の基板ダイオード１３３を介して（Ｖ
cc−Ｖf）まで電位が上昇する。同時に、ノード１６１
が「Ｌｏｗ」であり、容量１５２がダイオード１５３を
介して（Ｖcc−Ｖf）まで充電される。
【００５１】ノード１６１が「Ｈｉｇｈ」になると、ノ
ード４３が「Ｌｏｗ」になる。容量１５２が既に（Ｖcc
−Ｖf）まで電位が高くなっているので、ノード１６０
は（２Ｖcc−Ｖf）まで押し上げられる。トランジスタ
１５４がオフであるため、ノード１６２もまた、（２Ｖ
cc−Ｖf）まで押し上げられ、トランジスタ１５０は完
全に「オン」となる。その後、容量４４は、トランジス
タ１５０を介してＶccまで充電される。図１４の回路に
関連して説明されたのと同様の理由で、この間、トラン
ジスタ１３１はオフになり、ＭＯＳＦＥＴ３２のゲート
は回路から絶縁される。
【００５２】次にノード４３が「Ｈｉｇｈ」になると、
トランジスタ１５４はオンになり、ノード１６２は０ボ
ルトに落ち、トランジスタ１５０をオフにし、ノード１
３４を２Ｖccまで上昇させる。図１４においてと同様の
理由で、トランジスタ１３１はオンし、容量４４の電荷
はトランジスタ１３１を介してＭＯＳＦＥＴ３２のゲー
トに転送される。
【００５３】同様のプロセスが、ノード１３６の電圧が
２Ｖccに達するまで各サイクルを繰り返す。このように
して、電流経路にダイオードがないことから、ノード１
３６の電圧が図２のチャージポンプの電圧よりも高い２
Ｖccとなる。
【００５４】図１９に、図１４の基本回路をプッシュプ
ル回路により実現した回路を示す。回路の２つの半分は
対称であり、回路の左半分は図１４と同じ数字の符号を
使用し、回路の右半分は同じ数字に添字「ａ」を付加し
た符号を用いている。高圧側スイッチの一部分のみが示
され、特にパワーＭＯＳＦＥＴ３２は破線により示され
たように、そのゲートがノード１３６に接続されてい
る。
【００５５】図１９の回路の動作は、図２０を参照する
ことによりよく理解できる。図２０の（ａ）、（ｂ）、
（ｃ）、（ｄ）はそれぞれ、図１９において、ノード１
３４、４３の電圧、ノード１３４ａ、４３ａの電圧、ノ
ード１３５、１３５ａの電圧およびノード１３６の電圧
を示す。図２０の（ａ）、（ｂ）、（ｃ）において、ノ
ード１３４、４３、１３５の電位は、それぞれノード１
３４ａ、４３ａ、１３５ａの電位と反対の位相であるこ
とを示す。
【００５６】ノード４３が「Ｌｏｗ」の時、ノード４３
ａはＶccであり、ノード１３４ａは２Ｖccである。それ
故、トランジスタ１５０は完全に「オン」し、容量４４
はトランジスタ１５０を介してＶccまで充電される。こ
の間、トランジスタ１３０は「オン」となり、トランジ
スタ１３１が「オフ」となる。同様にして、トランジス
タ１３０ａが「オフ」となり、トランジスタ１３１ａが
「オン」となり、容量４４ａの電荷がノード１３６とパ
ワーＭＯＳＦＥＴ３２のゲートに転送される。
【００５７】その後、ノード４３はＶccになり、ノード
１３４は２Ｖccに引き上げられる。これにより、トラン
ジスタ１５０ａは完全に「オン」になり、トランジスタ
１５０は「オフ」になり、トランジスタ１５０を介して
の容量４４の放電を妨げる。トランジスタ１５０ａが
「オン」でノード４３ａが「Ｌｏｗ」であるため、容量
４４ａはトランジスタ１５０ａを介してＶccまで充電さ
れる。この間、トランジスタ１３０ａは「オン」とな
り、トランジスタ１３１ａは「オフ」となる。同様にし
て、トランジスタ１３０は「オフ」となり、トランジス
タ１３１は「オン」となり、容量４４の電荷はパワーＭ
ＯＳＦＥＴ３２のゲートに転送される。
【００５８】同様のプロセスが、ＭＯＳＦＥＴ３２のゲ
ート電圧が２Ｖccの限界に達するまで、各クロック半サ
イクルで起こる。図１４の回路においてのように、チャ
ージポンプ回路の出力電圧は、電流経路中にダイオード
を含まないため、ダイオードの電圧降下により影響され
ない。
【００５９】図１９の回路はチャージポンプ回路の見か
けの周波数を２倍にし、これによりノード１３６でのリ
ップルを２倍低減することに注意すべきである。
【００６０】本発明は特別な実施の形態に関連して説明
されてきたが、当業者にとって、他の多くの変形例、修
正および利用は明らかである。それ故、好ましくは、本
発明はここでの特定の開示により制限されるものではな
く、請求の範囲によりのみ制限される。
【００６１】
【発明の効果】本発明によれば、低雑音で高効率の高圧
側スイッチとして動作し、ＭＯＳゲート制御型電力用デ
バイスと共に単一半導体基板上に容易に集積されるチャ
ージポンプ回路を実現できる。
【図面の簡単な説明】
【図１】 よく知られた高圧側スイッチの回路図。
【図２】 ＭＯＳゲート制御型電力用デバイスに対して
ゲート駆動を提供する電圧二倍器として構成された従来
技術のチャージポンプ回路の回路図。
【図３】 時間関数として図２のＭＯＳゲート制御型電
力用デバイスに供給されるゲート電圧を示す図。
【図４】 任意の所望のチャージポンプ回路がフローテ
ィングノードに接続された本発明の新しい高圧側回路の
回路図。
【図５】 図４の回路において、任意の所望のチャージ
ポンプ回路のフローティングノードを集積回路のグラン
ドに接続する定電流回路の好ましい実施の形態を示す
図。
【図６】 図４の回路において、図２に示されるチャー
ジポンプ回路と、改変された定電流回路の実施形態の回
路とを用いた図。
【図７】 デバイスの高い耐圧性を可能にするために図
６の定電流回路において追加されたトランジスタのシリ
コン中での好ましい実現を示す図。
【図８】 回路の電源およびグランドピンでの低減され
た雑音レベルを示すための、図６の回路に対するチャー
ジポンプ出力電流に重畳する定電流回路の電流を示す
図。
【図９】 図４および図６において概略的に示されたオ
フスイッチを実現するために補助ＭＯＳＦＥＴを設け
た、図４の回路を改変した回路図。
【図１０】 図９の補助パワーＭＯＳＦＥＴと新しい起
動回路を有する、図６の回路を改変した回路図。
【図１１】 図１０の回路に改変された起動回路を設け
た回路の回路図。
【図１２】 新しい起動回路とよく知られたタイプの接
地されたチャージポンプとを組み合わせた図９、図１０
および図１１の新しい補助ＭＯＳＦＥＴを設けた高圧側
回路のブロック図。
【図１３】 主デバイスゲートに接続しチップへの集積
化の問題を示すためのチャージポンプ回路のダイオード
を有する集積回路チップの部分断面図。
【図１４】 図２において、パワーＭＯＳＦＥＴのゲー
トに接続されたダイオードが、ＭＯＳゲート制御型電力
用デバイスと共にシリコンチップに容易に集積され得る
トランジスタと抵抗により置換されたチャージポンプ回
路の回路図。
【図１５】 図１４の回路の動作を示す図。
【図１６】 図１４の回路において、抵抗−トランジス
タの組み合わせの中の抵抗が、ディプレッション型トラ
ンジスタにより置換された回路の回路図。
【図１７】 電力用デバイスのゲートに対して最大電圧
２ｖccの印加を許容した図１６の回路を改善した回路の
回路図。
【図１８】 図１７の回路の動作を説明する波形を示す
図。
【図１９】 図１７の回路にプッシュプル回路を用いた
回路の回路図。
【図２０】 図１９の回路の動作を説明する波形を示す
図。
【符号の説明】
３０，３３，９３ 電源、３１ 負荷、３２ パワーＭ
ＯＳＦＥＴ、４０ チャージポンプ回路、４１ 方形波
発振回路、４２，４２ａ、４２ｂ インバータバッフ
ァ、４３，４３ａ，４９，８２，９４，１３４，１３４
ａ，１３５，１３５ａ，１３６，１６０，１６１，１６
１ａ ノード、４４，４４ａ，１５２ 容量、４５，４
６，９１，１５３ ダイオード、４７，４８，９２ ス
イッチ、５１フローティングノード、５２ グランド
（接地）ノード、５３ 定電流源、５３ａ，５３ｂ 定
電流回路、５４ ツェナダイオード、６０，７０，９
０，１００，１５０，１５０ａ，１５４ ＭＯＳＦＥ
Ｔ、６１，１３０，１３０ａ エンハンスメント型トラ
ンジスタ、６２，１３１，１３１ａ，１４０ ディプレ
ッション型トランジスタ、７１ ＩＣ（集積回路）チッ
プ、７２ Ｎ基板、７３ ベース、７４ Ｎ+ソース、
７５ ゲート、７６ ソース電極、７７、１２０ Ｐウ
ェル、７８ Ｎ+ソース拡散、７９ ドレイン拡散、８
０ Ｎ+ドレイン接触拡散、８１ ポリシリコンゲー
ト、１０１ バイポーラトランジスタ、１０２，１３
２，１３２ａ，１５１ 抵抗、１０３ 起動制御回路、
１１０ 起動回路、１２１ Ｎ+拡散、１２２，１２３
電極、１２４ 寄生ダイオード、１３３ 基板ダイオ
ード。
フロントページの続き (56)参考文献 特開 平４−135938（ＪＰ，Ａ) 特開 平２−87818（ＪＰ，Ａ) 特開 平５−38134（ＪＰ，Ａ) 実開 昭60−38851（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/07 H03K 17/00 - 17/70 B60R 16/02 G05F 1/56 330

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１電力用電極、第２電力用電極および
    制御電極を有するＭＯＳゲート制御型電力用半導体デバ
    イスと、 第１電力用端子、第２電力用端子および出力端子を有す
    るチャージポンプ回路と、 入力端子および出力端子を有する定電流回路と、 上記ＭＯＳゲート制御型電力用半導体デバイスの上記第
    １電力用電極に接続され、電源に接続可能であるＶcc入
    力電圧端子と、 上記ＭＯＳゲート制御型電力用半導体デバイスの上記第
    ２電力用電極に接続され、接地した負荷に接続可能であ
    り、上記ＭＯＳゲート制御型電力用半導体デバイスが閉
    じられた時に上記電源から付勢されることが可能な負荷
    端子と、 上記接地した負荷に接続可能であるグランド端子とから
    なり、 上記チャージポンプ回路は、上記出力端子において上記
    Ｖcc入力電圧よりも高い出力電圧を発生することがで
    き、上記チャージポンプ回路の上記第１電力用端子は上
    記Ｖcc入力電圧端子に接続され、上記チャージポンプ回
    路の上記第２電力用端子は上記定電流回路の上記入力端
    子に接続され、上記定電流回路の上記出力端子は上記グ
    ランド端子に接続され、上記第２電力用端子は浮動電位
    を有し、 上記チャージポンプ回路の上記出力端子は、上記第２電
    力用端子の電圧よりも十分に高い電圧を供給し上記ＭＯ
    Ｓゲート制御型電力用半導体デバイスをオンするため
    に、上記ＭＯＳゲート制御型電力用半導体デバイスの上
    記制御電極に接続されたことを特徴とする高圧側スイッ
    チ回路。
  2. 【請求項２】 請求項１に記載の回路において、上記Ｍ
    ＯＳゲート制御型電力用半導体デバイスがパワーＭＯＳ
    ＦＥＴであることをさらに特徴とする高圧側スイッチ回
    路。
  3. 【請求項３】 請求項１または請求項２に記載の回路に
    おいて、上記チャージポンプ回路の第１電力用端子と上
    記Ｖcc入力電圧端子とを接続および遮断する第１スイッ
    チング手段と、上記第１スイッチング手段が上記チャー
    ジポンプ回路の第１電力用端子と上記Ｖcc入力電圧端子
    とを遮断および接続した時に、上記ＭＯＳゲート制御型
    電力用半導体デバイスの上記制御電極と上記グランド端
    子とを接続および遮断する第２スイッチング手段とを含
    むことをさらに特徴とする高圧側スイッチ回路。
  4. 【請求項４】 請求項１、請求項２または請求項３に記
    載の回路において、上記チャージポンプ回路の上記第１
    電力用端子と第２電力用端子との間に接続され、該端子
    間の電圧を制限する電圧クランプ手段を含むことをさら
    に特徴とする高圧側スイッチ回路。
  5. 【請求項５】 請求項４に記載の回路において、上記電
    圧クランプ手段はツェナダイオードからなることをさら
    に特徴とする高圧側スイッチ回路。
  6. 【請求項６】 請求項１から請求項５に記載の回路にお
    いて、 上記チャージポンプ回路は、上記チャージポンプ回路の
    上記第１および第２電力用端子に接続されるとともに、
    これらの端子から作動され、かつ発振出力端子を有する
    方形波発振器と、上記発振出力端子に接続されたインバ
    ータバッファと、電荷蓄積容量と、第１ダイオードと、
    第２ダイオードとを有し、上記インバータバッファは上
    記ＭＯＳゲート制御型電力用半導体デバイスの上記制御
    電極に対し上記容量と上記第１ダイオードとを直列に接
    続した出力を有し、上記第２ダイオードは上記Ｖcc入力
    電圧端子から、上記容量と上記第１ダイオードとの間の
    ノードに接続され、上記インバータバッファの出力が
    「ロー」の時、上記容量は上記Ｖcc入力電圧端子におい
    て上記第２ダイオードを介して電圧を充電し、上記イン
    バータバッファの上記出力が「ハイ」の時、上記容量の
    電圧に上記Ｖcc入力電圧端子の電圧を加えた電圧が、上
    記ＭＯＳゲート制御型電力用半導体デバイスの上記制御
    端子に対し、第１ダイオードを介して直列に印加される
    ことをさらに特徴とする高圧側スイッチ回路。
  7. 【請求項７】 請求項１ないし請求項６に記載の回路に
    おいて、上記定電流回路は、ドレインとソース電極を上
    記チャージポンプ回路の上記第２電力用端子と上記グラ
    ンド端子にそれぞれ接続した第１制御ＭＯＳＦＥＴと、
    補助電源と上記グランド端子との間に接続したカスケー
    ド接続されたエンハンスメント型ＭＯＳＦＥＴとディプ
    レッション型ＭＯＳＦＥＴと、それぞれのＭＯＳＦＥＴ
    のゲートおよび上記第１制御ＭＯＳＦＥＴのゲートを接
    続した、上記エンハンスメント型ＭＯＳＦＥＴと上記デ
    ィプレッション型ＭＯＳＦＥＴとの間のノードとからな
    ることをさらに特徴とする高圧側スイッチ回路。
  8. 【請求項８】 請求項７に記載の回路において、上記第
    １制御ＭＯＳＦＥＴのブレークダウンを生ずることなし
    に、上記チャージポンプ回路の上記第２電力用端子と上
    記グランド端子との間の電圧を上昇させるために、上記
    第１制御ＭＯＳＦＥＴと共に第２制御ＭＯＳＦＥＴを有
    することをさらに特徴とする高圧側スイッチ回路。
  9. 【請求項９】 請求項１ないし請求項８に記載の回路に
    おいて、第１電力用端子と第２電力用端子とゲート端子
    とを有する補助パワーＭＯＳＦＥＴを備え、上記補助パ
    ワーＭＯＳＦＥＴの上記第１および第２電力用端子は、
    上記チャージポンプ回路の上記第１電力用端子と上記Ｖ
    cc入力電圧端子にそれぞれ接続され、上記補助パワーＭ
    ＯＳＦＥＴの上記ゲート端子は、上記ＭＯＳゲート制御
    型電力用半導体デバイスの上記制御電極に接続されるこ
    とをさらに特徴とする高圧側スイッチ回路。
  10. 【請求項１０】 請求項９に記載の回路において、補助
    電源および上記チャージポンプ回路との間に接続され、
    上記補助パワーＭＯＳＦＥＴが導通する前に上記チャー
    ジポンプ回路を起動する起動回路手段を有することをさ
    らに特徴とする高圧側スイッチ回路。
  11. 【請求項１１】 第１電力用電極、第２電力用電極およ
    び制御電極を有するＭＯＳゲート制御型電力用半導体デ
    バイスと、 第１電力用端子、第２電力用端子および出力端子を有す
    るチャージポンプ回路と、 上記ＭＯＳゲート制御型電力用半導体デバイスの上記第
    １電力用電極に接続され、電源に接続可能なＶcc入力電
    圧端子と、 上記ＭＯＳゲート制御型電力用半導体デバイスの上記第
    ２電力用電極に接続され、接地された負荷に接続可能で
    あり、上記ＭＯＳゲート制御型電力用半導体デバイスが
    閉じた時に、上記電源によって付勢されることが可能な
    負荷端子と、 上記接地された負荷に接続可能なグランド端子と、 上記チャージポンプ回路は、上記出力端子において上記
    Ｖcc入力電圧よりも高い出力電圧を発生することがで
    き、上記チャージポンプ回路の上記第２電力用端子は、
    上記グランド端子に接続され、上記チャージポンプ回路
    の上記出力端子は、上記ＭＯＳゲート制御型電力用半導
    体デバイスの上記制御電極に接続され、上記第２端子の
    電圧よりも十分に高い電圧を供給し上記ＭＯＳゲート制
    御型電力用半導体デバイスをオンし、 閉じた時に上記制御電極を接地する上記ＭＯＳゲート制
    御型電力用半導体デバイスの上記制御電極に接続した接
    地スイッチと、 第１電力用端子、第２電力用端子およびゲート端子を有
    する補助パワーＭＯＳＦＥＴとからなり、 上記補助パワーＭＯＳＦＥＴの上記第１および第２電力
    用端子は、上記チャージポンプ回路の上記第１電力用端
    子と上記Ｖcc入力電圧端子にそれぞれ接続され、上記補
    助パワーＭＯＳＦＥＴの上記ゲート端子は、上記ＭＯＳ
    ゲート制御型電力用半導体デバイスの上記制御電極に接
    続され、上記接地スイッチが閉じた時に、上記補助パワ
    ーＭＯＳＦＥＴの上記ゲート端子を接地され、上記補助
    パワーＭＯＳＦＥＴをオフし、上記チャージポンプ回路
    を上記電源から電気的に絶縁することを特徴とする高圧
    側スイッチ回路。
  12. 【請求項１２】 請求項１１に記載の回路において、補
    助電源および上記チャージポンプ回路との間に接続さ
    れ、上記補助パワーＭＯＳＦＥＴが導通する前に上記チ
    ャージポンプ回路を起動する起動回路手段を有すること
    をさらに特徴とする高圧側スイッチ回路。
  13. 【請求項１３】 請求項１に記載の回路において、上記
    ＭＯＳゲート制御型電力用半導体デバイス、上記チャー
    ジポンプ回路および上記定電流回路は、単一半導体基板
    上に集積されることをさらに特徴とする高圧側スイッチ
    回路。
  14. 【請求項１４】 請求項３に記載の回路において、上記
    ＭＯＳゲート制御型電力用半導体デバイス、上記チャー
    ジポンプ回路、上記第１スイッチ手段および上記定電流
    回路は単一半導体基板上に集積されることをさらに特徴
    とする高圧側スイッチ回路。
  15. 【請求項１５】 請求項４に記載の回路において、上記
    ＭＯＳゲート制御型電力用半導体デバイス、上記チャー
    ジポンプ回路、上記電圧クランプ手段および上記定電流
    回路は単一半導体基板上に集積されることをさらに特徴
    とする高圧側スイッチ回路。
  16. 【請求項１６】 請求項９に記載の回路において、上記
    ＭＯＳゲート制御型電力用半導体デバイス、上記チャー
    ジポンプ回路、上記補助パワーＭＯＳＦＥＴおよび上記
    定電流回路は単一半導体基板上に集積されることをさら
    に特徴とする高圧側スイッチ回路。
  17. 【請求項１７】 Ｖcc入力電圧端子、グランド端子およ
    び制御端子を有するＭＯＳゲート制御型電力用半導体デ
    バイスに対するチャージポンプ回路であって、 出力端子を有する方形波発振器と、 上記発振器の出力端子に接続したインバータバッファ
    と、 上記インバータバッファの出力に接続した電荷蓄積容量
    と、 ソースとドレイン端子を上記容量と上記ＭＯＳゲート制
    御型電力用半導体デバイスの制御電極にそれぞれ接続
    し、上記インバータバッファの出力に接続された基板を
    有するディプレッション型ＭＯＳＦＥＴを有し、上記容
    量とＭＯＳゲート制御型電力用半導体デバイスの上記制
    御電極とを結合する上記第１結合回路手段と、 上記Ｖcc入力電圧端子と、上記容量と上記第１結合回路
    手段との間のノードとを結合する第２結合回路手段と、 上記容量から上記ディプレッション型ＭＯＳＦＥＴのゲ
    ートまで接続された抵抗回路手段と、 上記ディプレッション型ＭＯＳＦＥＴの上記ゲートと上
    記グランド端子とに接続し、上記発振器の出力端子に接
    続されたゲートを有する第２制御ＭＯＳＦＥＴとからな
    り、 上記インバータバッファの出力が「ロー」の時、上記容
    量は上記Ｖcc入力電圧端子での電圧により上記第２結合
    回路手段を介して充電され、上記インバータバッファの
    出力が「ハイ」の時、上記容量の電圧に上記Ｖcc入力電
    圧端子の電圧を加えた電圧が上記第１結合手段を介し
    て、上記ＭＯＳゲート制御型電力用半導体デバイスの上
    記制御端子に対して直列に印加されることを特徴とする
    チャージポンプ回路。
  18. 【請求項１８】 請求項１７に記載の回路において、上
    記第２結合回路手段はダイオードであることをさらに特
    徴とするチャージポンプ回路。
  19. 【請求項１９】 請求項１７または請求項１８に記載の
    回路において、上記抵抗回路手段は、上記最初に記述し
    たディプレッション型ＭＯＳＦＥＴのゲートにゲートを
    接続され、上記最初に記述したディプレッション型ＭＯ
    ＳＦＥＴの基板に基板を接続された第２ディプレッショ
    ン型ＭＯＳＦＥＴからなることをさらに特徴とするチャ
    ージポンプ回路。
  20. 【請求項２０】 請求項１７、請求項１８または請求項
    １９に記載の回路において、上記第２結合回路手段は制
    御ＭＯＳＦＥＴを有することをさらに特徴とするチャー
    ジポンプ回路。
  21. 【請求項２１】 Ｖcc入力電圧端子、グランド端子およ
    び制御端子を有するＭＯＳゲート制御型電力用半導体デ
    バイスに対するチャージポンプ回路であって、 出力端子を有する方形波発振器と、 上記発振器の出力端子に接続されたインバータバッファ
    と、 上記インバータバッファの出力に接続された電荷蓄積容
    量と、 上記容量とＭＯＳゲート制御型電力用半導体デバイスの
    上記制御電極とを結合する上記第１結合回路手段と、 上記Ｖcc入力電圧端子と、上記容量と上記第１結合回路
    手段との間のノードとを結合する第２結合回路手段とか
    らなり、 上記インバータバッファの出力が「ロー」の時、上記容
    量は上記Ｖcc入力電圧端子での電圧により上記第２結合
    回路手段を介して充電され、上記インバータバッファの
    出力が「ハイ」の時、上記容量の電圧に上記Ｖcc入力電
    圧端子の電圧を加えた電圧が上記第１結合手段を介し
    て、上記ＭＯＳゲート制御型電力用半導体デバイスの上
    記制御端子に対して直列に印加され、上記第２結合回路
    手段は制御ＭＯＳＦＥＴを有することを特徴とするチャ
    ージポンプ回路。
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