JPS594223A - クロツク発生回路 - Google Patents
クロツク発生回路Info
- Publication number
- JPS594223A JPS594223A JP57111532A JP11153282A JPS594223A JP S594223 A JPS594223 A JP S594223A JP 57111532 A JP57111532 A JP 57111532A JP 11153282 A JP11153282 A JP 11153282A JP S594223 A JPS594223 A JP S594223A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- level
- circuit
- power supply
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はクロ、り発生回路、特に入カクロックの電圧レ
ベルを電源レベルよシも引き上げて出力クロックとなす
クロック発生回路に関する。
ベルを電源レベルよシも引き上げて出力クロックとなす
クロック発生回路に関する。
（２）技術の背景
ある電源によって駆動される半導体回路内においては、
その回路内に現われる信号の電圧レベルが該電源の電圧
レベルよシ高くなることはあり得ない。ところが、近年
における半導体回路に対する特性向上の追求を図る上で
、前記回路内におけるある信号に対してはその電圧レベ
ルを電源電圧レベルよシも高くしたいという要請が強ま
っている。例えば、ダイナミックメモリ等においては、
ワードラインに印加すべき信号を電源電圧レベル以上に
引き上げ、当該メモリセルよシビットラインへ流出する
電流の振幅５を増大せしめ、いわゆるデータの書込み・
読出しを完全なものにしようとする試みがなされ且つ実
用にも供されている。一般的に言えば、ある入力クロッ
クを受けて、電源電圧レベルよシも高いレベルの出力ク
ロックを得るというクロ、り発生回路によって上記要請
が満たされるものであシ、このようなり口、り発生回路
について本発明は言及する。
その回路内に現われる信号の電圧レベルが該電源の電圧
レベルよシ高くなることはあり得ない。ところが、近年
における半導体回路に対する特性向上の追求を図る上で
、前記回路内におけるある信号に対してはその電圧レベ
ルを電源電圧レベルよシも高くしたいという要請が強ま
っている。例えば、ダイナミックメモリ等においては、
ワードラインに印加すべき信号を電源電圧レベル以上に
引き上げ、当該メモリセルよシビットラインへ流出する
電流の振幅５を増大せしめ、いわゆるデータの書込み・
読出しを完全なものにしようとする試みがなされ且つ実
用にも供されている。一般的に言えば、ある入力クロッ
クを受けて、電源電圧レベルよシも高いレベルの出力ク
ロックを得るというクロ、り発生回路によって上記要請
が満たされるものであシ、このようなり口、り発生回路
について本発明は言及する。
（３）従来技術と問題点
第１図は従来のクロ、り発生回路の一例を示す回路図で
ある。ただし、本図のクロック発生回路は公知のもので
あるから、特に詳細な動作説明は省略する。本図におい
て注目すべき部分は、第１電源（ｖｅｃ）および第２電
源（ｖｌＩ、）間に直列接続される最終段の第１トラン
ジスタＴ１および第２トランジスタＴ２であシ、これら
トランジスタの中間接続点Ｍより、ブートスドラ、デコ
ンデンサＣを介して、入力クロ、りＩＮに対応する出力
ＯＵＴを得る。図中のφは駆動用クロック信号、ＤＬ４
．ＤＬ２は遅延回路をそれぞれ表わす。ある期間におい
て第１トランジスタＴ、をオン（第２トランジスタＴ２
をオフ）としてシートスドラ、デコンデンサＣを略Ｖ。
ある。ただし、本図のクロック発生回路は公知のもので
あるから、特に詳細な動作説明は省略する。本図におい
て注目すべき部分は、第１電源（ｖｅｃ）および第２電
源（ｖｌＩ、）間に直列接続される最終段の第１トラン
ジスタＴ１および第２トランジスタＴ２であシ、これら
トランジスタの中間接続点Ｍより、ブートスドラ、デコ
ンデンサＣを介して、入力クロ、りＩＮに対応する出力
ＯＵＴを得る。図中のφは駆動用クロック信号、ＤＬ４
．ＤＬ２は遅延回路をそれぞれ表わす。ある期間におい
て第１トランジスタＴ、をオン（第２トランジスタＴ２
をオフ）としてシートスドラ、デコンデンサＣを略Ｖ。
ｅレベルまで充電し、その後、。
遅延回路ＤＬ１ ＋ ＤＬ２ を経由し九人カクロック
ＩＮ（図中下側のＩＮ）によってコンデンサＣの他端（
図中下側の端子）の電位を押し上げることによυ、該コ
ンデンサＣの一端（図中上側の端子）に、ｖｅｃを超え
る電位を得ることができ、これが所望の出力クロックＯ
ＵＴとなる。
ＩＮ（図中下側のＩＮ）によってコンデンサＣの他端（
図中下側の端子）の電位を押し上げることによυ、該コ
ンデンサＣの一端（図中上側の端子）に、ｖｅｃを超え
る電位を得ることができ、これが所望の出力クロックＯ
ＵＴとなる。
ところで、この第１図に示したクロック発生回路例に限
らず、同種のクロ、り発生回路は従来全て単一チャネル
のトランジスタで構成されていた。
らず、同種のクロ、り発生回路は従来全て単一チャネル
のトランジスタで構成されていた。
第１図の場合も、全てのトランジスタはｎ−チャネルト
ランジスタで構成されている。然しなから全て単一チャ
ネルのトランジスタで構成することは不可避的に、直流
的な電流パスをＶｃ、 −ＶＩ！、間に形成することと
なり、低電力駆動化に反する。
ランジスタで構成されている。然しなから全て単一チャ
ネルのトランジスタで構成することは不可避的に、直流
的な電流パスをＶｃ、 −ＶＩ！、間に形成することと
なり、低電力駆動化に反する。
又、前記ｎ−チャネルの第１トランジスタＴｌに着目す
ると、そのソース側が出力につながっていることから、
プートストラップコンデンサＣの電位の上昇と共に、い
わゆる基板バイアス効果が働き、そのスレッシ、ルド電
圧Ｖｔｈが徐々に増大して行く、スレッショルド電圧Ｖ
ｔｈが上昇すると、該第１トランジスタＴｌのｇｍが低
下し、該トランジスタＴｌの電流供給能力が低下する結
果を招く。
ると、そのソース側が出力につながっていることから、
プートストラップコンデンサＣの電位の上昇と共に、い
わゆる基板バイアス効果が働き、そのスレッシ、ルド電
圧Ｖｔｈが徐々に増大して行く、スレッショルド電圧Ｖ
ｔｈが上昇すると、該第１トランジスタＴｌのｇｍが低
下し、該トランジスタＴｌの電流供給能力が低下する結
果を招く。
このことは、すなわち動作速度の低下にっながシ好まし
くない。
くない。
上記の事情を踏まえて、低電力駆動可能ならびに電流供
給能力の低下防止等を図るために、先ずＣ−ＭＯＳ （
ａｏｍｐｌｓｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）回路を利用することが
考えられる。然しなから第１図の第１および第２トラン
ジスタＴ１およびＴ茸を単純にＣ−ＭＯ８回路で置換す
ることはできない。その理由は２つある。第１の理由は
、Ｃ−ＭＯ８回路を用いた場合、前記第１トランジスタ
Ｔ１に相当するものとしてｐ−チャネルトランジスタ、
前記第２トランジスタＴ。
給能力の低下防止等を図るために、先ずＣ−ＭＯＳ （
ａｏｍｐｌｓｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）回路を利用することが
考えられる。然しなから第１図の第１および第２トラン
ジスタＴ１およびＴ茸を単純にＣ−ＭＯ８回路で置換す
ることはできない。その理由は２つある。第１の理由は
、Ｃ−ＭＯ８回路を用いた場合、前記第１トランジスタ
Ｔ１に相当するものとしてｐ−チャネルトランジスタ、
前記第２トランジスタＴ。
に相当するものとしてｎ−チャネルトランジスタを使用
する訳であるが、出力クロックの電位が電−源レベルを
超えた時点で該ｐ−チャネルトランジスタをオフにする
ことが容易でないことである。
する訳であるが、出力クロックの電位が電−源レベルを
超えた時点で該ｐ−チャネルトランジスタをオフにする
ことが容易でないことである。
なぜなら、該ｐ−チャネルトランジスタをオフにするた
めには、そのダートに対し電源レベル以上のダート電圧
を必要とし、そのような電源レベル以上のダート電圧は
外部から別途導入しなければならないからである。第２
の理由は、ｐ−チャネルトランジスタとｎ−チャネルト
ランジスタを、前記出力クロックが電源レベル以上にな
ったとき以降において、共にオフとするための回路が別
途必要になることである。なお、電源ｖｅ、側にｐ−チ
ャネルトランジスタを接続すると、該電源ｖｃｃにつな
がる側がソースとなることから、既述した基板バイアス
効果は発生せず、従ってスレ、シ。
めには、そのダートに対し電源レベル以上のダート電圧
を必要とし、そのような電源レベル以上のダート電圧は
外部から別途導入しなければならないからである。第２
の理由は、ｐ−チャネルトランジスタとｎ−チャネルト
ランジスタを、前記出力クロックが電源レベル以上にな
ったとき以降において、共にオフとするための回路が別
途必要になることである。なお、電源ｖｅ、側にｐ−チ
ャネルトランジスタを接続すると、該電源ｖｃｃにつな
がる側がソースとなることから、既述した基板バイアス
効果は発生せず、従ってスレ、シ。
ルド電圧Ｖｔｈの増大も伴わないから、電流供給能力が
徐々に低下することがないという利点があることに注目
すべきである。
徐々に低下することがないという利点があることに注目
すべきである。
（４）発明の目的
本発明は、Ｃ−ＭＯ８回路を用いたクロック発生回路で
あシながら、電源レベル以上の電圧を導入することなし
にそのｐ−チャネルトランジスタをオフ、且つ又同時に
そのれ一チャネルトランジスタをもオフにすることが出
来、結局、低電力駆動可能ならびに電流供給能力の低下
防止という効果を期待し得るクロック発生回路の提案を
目的とする。
あシながら、電源レベル以上の電圧を導入することなし
にそのｐ−チャネルトランジスタをオフ、且つ又同時に
そのれ一チャネルトランジスタをもオフにすることが出
来、結局、低電力駆動可能ならびに電流供給能力の低下
防止という効果を期待し得るクロック発生回路の提案を
目的とする。
（５）発明の構成
上記目的を達成するために本発明は、基本的にＣ−ＭＯ
８回路をなす第１チヤネル形のトランジスタおよび第２
チヤネル形のトランジスタの対に対してスイッチ回路を
協働せしめ、該スイッチ回路は、該第１チヤネル形およ
び第２チヤネル形のトランジスタの中間接続点と該第１
チヤネル形のトランジスタのｆ−）を短絡する第１の状
態と、その短絡を開放してこれらトランジスタの各ダー
ト間を短絡する第２の状態とを択一的に形成するように
したことを特徴とするものである。
８回路をなす第１チヤネル形のトランジスタおよび第２
チヤネル形のトランジスタの対に対してスイッチ回路を
協働せしめ、該スイッチ回路は、該第１チヤネル形およ
び第２チヤネル形のトランジスタの中間接続点と該第１
チヤネル形のトランジスタのｆ−）を短絡する第１の状
態と、その短絡を開放してこれらトランジスタの各ダー
ト間を短絡する第２の状態とを択一的に形成するように
したことを特徴とするものである。
（６）発明の実施例
第２図は本発明によるクロック発生回路の重要な部分を
取シ出して簡略に示す回路図である。本図において、第
１電源ｖｃ０、第２電源ｖ１１．、ゲートストラップコ
ンデンサＣ１出力クロｙ り０１ＪＴ 。
取シ出して簡略に示す回路図である。本図において、第
１電源ｖｃ０、第２電源ｖ１１．、ゲートストラップコ
ンデンサＣ１出力クロｙ り０１ＪＴ 。
中間接続点Ｍについては第１図のものと全く変わらない
。そして第１図の第１トランジスタＴ１および第２トラ
ンノズタＴ意は、それぞれｐ−チャネルの第１トランジ
スタＴ１．およびｎ−チャネルのトランジスタＴ２ｎと
な、ｊ）、Ｃ−ＭＯ８回路形式をなす。さらに、既述の
スイッチ回路は参照記号ＳＷで示されている。スイッチ
回路ＳＷは接点ａおよびｂを有し、通常動作時は接点ａ
が閉じ、通常のＣ−ＭＯ８回路をなす。そして出力クロ
、りＯＵＴが電源ｖｃｃのレベルを超え初めだとき、接
点すが閉じる。かくしてｐ−チャネルトランジスタＴ１
ｐの／ｒ−）ヘトレイン側の高電圧が転達され、これを
オフする。この場合、該ダートに電源Ｖ。ｅレベル以上
の電圧を印加することなしに、トランジスタＴ１．をオ
フできる点に注目すべきである。なお、出力り口、りＯ
ＵＴが電源レベル以上に上昇する際、トランジスタＴ１
．がオフしなければならないのは、これがもしオンのま
まであると、出力り口、りＯＵＴの上昇電圧が電源■。
。そして第１図の第１トランジスタＴ１および第２トラ
ンノズタＴ意は、それぞれｐ−チャネルの第１トランジ
スタＴ１．およびｎ−チャネルのトランジスタＴ２ｎと
な、ｊ）、Ｃ−ＭＯ８回路形式をなす。さらに、既述の
スイッチ回路は参照記号ＳＷで示されている。スイッチ
回路ＳＷは接点ａおよびｂを有し、通常動作時は接点ａ
が閉じ、通常のＣ−ＭＯ８回路をなす。そして出力クロ
、りＯＵＴが電源ｖｃｃのレベルを超え初めだとき、接
点すが閉じる。かくしてｐ−チャネルトランジスタＴ１
ｐの／ｒ−）ヘトレイン側の高電圧が転達され、これを
オフする。この場合、該ダートに電源Ｖ。ｅレベル以上
の電圧を印加することなしに、トランジスタＴ１．をオ
フできる点に注目すべきである。なお、出力り口、りＯ
ＵＴが電源レベル以上に上昇する際、トランジスタＴ１
．がオフしなければならないのは、これがもしオンのま
まであると、出力り口、りＯＵＴの上昇電圧が電源■。
。側へ逃げてしまい、電源ｖ０゜以上の出力クロックＯ
ＵＴが得られなくなるからである。このことは、第２電
源ｖ１１．側の第２トランジスタＴ２ｎについても同様
であるから、これをオフにしておかなければならない。
ＵＴが得られなくなるからである。このことは、第２電
源ｖ１１．側の第２トランジスタＴ２ｎについても同様
であるから、これをオフにしておかなければならない。
従ってこのとき、第１トランジスタＴ１．も第２トラン
ジスタＴ２ｎも共にオフであるから、第２トランジスタ
Ｔ２ｎのｆ−）には略第２電源Ｖ□のレベルが印加され
ていなければならない。
ジスタＴ２ｎも共にオフであるから、第２トランジスタ
Ｔ２ｎのｆ−）には略第２電源Ｖ□のレベルが印加され
ていなければならない。
第２図から明らかなことは、前にも述べた如く、■通常
動作時には、第１および第２トランジスタＴ１． 、
Ｔ２ｎがＣ−ＭＯ８回路を構成するから（接点１が閉じ
る）、低電力駆動となること、■通常動作時以外、つま
り出力クロ、りＯＵＴを電１２”ｅ（＋のレベル以上に
上昇させる期間において、第１および第２トランジスタ
’ｒ、、 、 Ｔ２ｎを同時にオフにすることができる
こと、■このとき、第１トランジスタＴ４．のゲートに
電源ｖｃａ以上のレベルを外部から刃口えて、これをオ
フするのではなく、自らの出力クロ、りＯＵＴの上昇電
圧を流用してオフできること、■第１トランジスタ（電
源ｖｅｃ側トランジスタ）がｐ−チャネルトランジスタ
であるから、そのソースがＶ。。につながり、既述の基
板バイアス効果がなく、従ってスレッショルド電圧Ｖｔ
ｈの増大がないから、そのダート・ソース間でのオーバ
ードライブが容易になり、結局用がロックｏｔｒｒのｔ
流容量が増加して動作速度の向上につながること、等の
諸機能が発揮されることである。次に第２図の回路構成
を具体的に含んだクロ、り発生回路を示す。
動作時には、第１および第２トランジスタＴ１． 、
Ｔ２ｎがＣ−ＭＯ８回路を構成するから（接点１が閉じ
る）、低電力駆動となること、■通常動作時以外、つま
り出力クロ、りＯＵＴを電１２”ｅ（＋のレベル以上に
上昇させる期間において、第１および第２トランジスタ
’ｒ、、 、 Ｔ２ｎを同時にオフにすることができる
こと、■このとき、第１トランジスタＴ４．のゲートに
電源ｖｃａ以上のレベルを外部から刃口えて、これをオ
フするのではなく、自らの出力クロ、りＯＵＴの上昇電
圧を流用してオフできること、■第１トランジスタ（電
源ｖｅｃ側トランジスタ）がｐ−チャネルトランジスタ
であるから、そのソースがＶ。。につながり、既述の基
板バイアス効果がなく、従ってスレッショルド電圧Ｖｔ
ｈの増大がないから、そのダート・ソース間でのオーバ
ードライブが容易になり、結局用がロックｏｔｒｒのｔ
流容量が増加して動作速度の向上につながること、等の
諸機能が発揮されることである。次に第２図の回路構成
を具体的に含んだクロ、り発生回路を示す。
第３図は本発明に基づくクロック発生回路の一実施例を
示す回路図、第４図（４）および（Ｂ）は第３図のクロ
ック発生回路の動作説明に用いる波形図である。第３図
において、ｐ−チャネルの第３トランジスタＴ３ｐおよ
びｎ−チャネルの第４トランジスタＴ４ｎが、第２図に
示すスイッチ回路ＳＷの具体的な構成例である。その他
の構成は、既述したものと変わらない。このクロック発
生回路の動作を第４図の波形図を参照しながら説明する
。先ず、入力クロ、りＩＮが第４図（４）の［相］に示
す如く時刻ｔ１で立上る。この人力クロックＩＮはイン
バータＩＮＶを通して第４図（Ｂ）の［相］で示す如く
立下る。［相］は第３図中のノードＮ１における電圧波
形である。このとき、ノードＮ２のレベルは末だ電源ｖ
ｃｅ側に保たれておシ（後述）、導通状態の第４トラン
ジスタＴ４ｎを通して、ノードＮ１のｖａｓ側レベルが
ノードＮ４に転達される。このため、第４図（Ｂ）の時
刻ｔ２以降でノードＮ４のレベルが下降するのに伴って
、遅延回路ＤＬ、による遅延を受けて、時刻ｔ３よシノ
ードＮ２のレベルも第４図（Ｂ）のＯの如く下降する。
示す回路図、第４図（４）および（Ｂ）は第３図のクロ
ック発生回路の動作説明に用いる波形図である。第３図
において、ｐ−チャネルの第３トランジスタＴ３ｐおよ
びｎ−チャネルの第４トランジスタＴ４ｎが、第２図に
示すスイッチ回路ＳＷの具体的な構成例である。その他
の構成は、既述したものと変わらない。このクロック発
生回路の動作を第４図の波形図を参照しながら説明する
。先ず、入力クロ、りＩＮが第４図（４）の［相］に示
す如く時刻ｔ１で立上る。この人力クロックＩＮはイン
バータＩＮＶを通して第４図（Ｂ）の［相］で示す如く
立下る。［相］は第３図中のノードＮ１における電圧波
形である。このとき、ノードＮ２のレベルは末だ電源ｖ
ｃｅ側に保たれておシ（後述）、導通状態の第４トラン
ジスタＴ４ｎを通して、ノードＮ１のｖａｓ側レベルが
ノードＮ４に転達される。このため、第４図（Ｂ）の時
刻ｔ２以降でノードＮ４のレベルが下降するのに伴って
、遅延回路ＤＬ、による遅延を受けて、時刻ｔ３よシノ
ードＮ２のレベルも第４図（Ｂ）のＯの如く下降する。
これら一連の状態変化に応じて、第１トランジスタＴ１
ｐはオン、第２トランジスタＴ２ｎはオフとなυ、ツー
トストラップコンデンサＣの一端はｖｃｏに向って充電
される（第４図（Ｂ）における時刻ｔｌ以降の出力クロ
、りＯの立上υ参照）。これは通常のＣ−ＭＯ８回路動
作である。時刻ｔ２よシｔ３を経由する際には、ノード
Ｎ４のレベルが立下り、ノードＮ２のレベルも立下るこ
とから、第３トランジスタＴ３．がオン、第４トランジ
スタＴ４ｎがオフする。
ｐはオン、第２トランジスタＴ２ｎはオフとなυ、ツー
トストラップコンデンサＣの一端はｖｃｏに向って充電
される（第４図（Ｂ）における時刻ｔｌ以降の出力クロ
、りＯの立上υ参照）。これは通常のＣ−ＭＯ８回路動
作である。時刻ｔ２よシｔ３を経由する際には、ノード
Ｎ４のレベルが立下り、ノードＮ２のレベルも立下るこ
とから、第３トランジスタＴ３．がオン、第４トランジ
スタＴ４ｎがオフする。
（第２図のスイッチ回路２１における接点すが閉じた状
態）。このオンとなった第３トランジスタＴりを通じて
、今、コンデンサＣに充電されている電圧がノードＮ４
へ転達される。これは第４図（Ｂ）の時刻ｔ４以降の［
相］の立上りで表わされる。
態）。このオンとなった第３トランジスタＴりを通じて
、今、コンデンサＣに充電されている電圧がノードＮ４
へ転達される。これは第４図（Ｂ）の時刻ｔ４以降の［
相］の立上りで表わされる。
そして、時刻ｔ５以降では、ノードＮ４と出力クロ、り
ＯＵＴは全く同一の電位をもって変化する・かくの如く
、ノードＮ４のレベルがｖａ。側に引き上げられたこと
によシ、第１トランジスタＴ４．はオフとなる。従って
、既に時刻ｔ３よシオフである第２トランジスタＴ２ｎ
と共に第１トランジスタＴＩ、もオフとなる。一方、遅
延回路ＤＬ′２（遅延ならびに反転も行う）による遅延
を受けて前記の時刻ｔ４の近傍よシノードＮ３のレベル
が第４図（Ｂ）のＯの如く上昇する。このノードＮ３の
レベル上昇ハ、ブー ）ストラップコンデンサＣの他端
のレベルを押し上げ、出力クロックＯＵＴのレベルを電
源■ａａのレベルよりも高く押し上げる（第４図（Ｂ）
における時刻ｔ４近傍よ＃）上昇する侶φ参照）・ここ
に、目的とする、入力クロックＩＮよりも高い電圧レベ
ルを有する出力クロックＯＵＴが得られる。
ＯＵＴは全く同一の電位をもって変化する・かくの如く
、ノードＮ４のレベルがｖａ。側に引き上げられたこと
によシ、第１トランジスタＴ４．はオフとなる。従って
、既に時刻ｔ３よシオフである第２トランジスタＴ２ｎ
と共に第１トランジスタＴＩ、もオフとなる。一方、遅
延回路ＤＬ′２（遅延ならびに反転も行う）による遅延
を受けて前記の時刻ｔ４の近傍よシノードＮ３のレベル
が第４図（Ｂ）のＯの如く上昇する。このノードＮ３の
レベル上昇ハ、ブー ）ストラップコンデンサＣの他端
のレベルを押し上げ、出力クロックＯＵＴのレベルを電
源■ａａのレベルよりも高く押し上げる（第４図（Ｂ）
における時刻ｔ４近傍よ＃）上昇する侶φ参照）・ここ
に、目的とする、入力クロックＩＮよりも高い電圧レベ
ルを有する出力クロックＯＵＴが得られる。
その後、時刻ｔ６よシ入カクロツクＩＮが立下ると、ノ
ードＮ１のレベル［相］は立上シｖａ。近傍レベルに保
持される。このとき、第２トランジスタＴ はオンとな
ムコンデンサＣを放電し、出ｎ カクロ、りＯＵＴのレベルもＶＩｌ、に向けて下降する
。
ードＮ１のレベル［相］は立上シｖａ。近傍レベルに保
持される。このとき、第２トランジスタＴ はオンとな
ムコンデンサＣを放電し、出ｎ カクロ、りＯＵＴのレベルもＶＩｌ、に向けて下降する
。
引続き、遅延回路ＤＬ′２による遅延の後ノードＮ２の
レベルが再び上昇し、第４トランジスタＴ４ｎがオン、
第３トランジスタＴ６ がオフする。これは第２図の
スイッチ回路ＳＷにおける接点ａが閉じている状態に相
当し通常のＣ−ＭＯ８回路動作を行う。このとき、第３
トランジスタＴｓｐのオフ、第４トランジスタＴ４ｎの
オンによシ、ノードＮ４は１ノードＮ２の立上シによっ
て充電される。ただし、１４）ランノスタＴ４ｏのスレ
ツショルＰＫ圧Ｖｔｈ分だけその充電レベルは低下する
。又、遅延回路ＤＬ６によりノードＮ３のレベルも下降
する。第４゛図（Ｂ）における時刻ｔ７以降の状態は同
図（Ｂ）の時刻ｔ１以前の状態と等価であり、同様の操
作が繰り返されることになる。
レベルが再び上昇し、第４トランジスタＴ４ｎがオン、
第３トランジスタＴ６ がオフする。これは第２図の
スイッチ回路ＳＷにおける接点ａが閉じている状態に相
当し通常のＣ−ＭＯ８回路動作を行う。このとき、第３
トランジスタＴｓｐのオフ、第４トランジスタＴ４ｎの
オンによシ、ノードＮ４は１ノードＮ２の立上シによっ
て充電される。ただし、１４）ランノスタＴ４ｏのスレ
ツショルＰＫ圧Ｖｔｈ分だけその充電レベルは低下する
。又、遅延回路ＤＬ６によりノードＮ３のレベルも下降
する。第４゛図（Ｂ）における時刻ｔ７以降の状態は同
図（Ｂ）の時刻ｔ１以前の状態と等価であり、同様の操
作が繰り返されることになる。
なお、上述の説明は、ツートストラップコンデンサの他
端の電位を押し上げて、電源ｖ０゜のレベルよりも高い
出力クロ、りＯＵＴを得る場合について述べたが、この
逆の場合も成立する。すなわちｆ −） ス） ラｙデ
コンデンサの他端の電位を押し゛ 下げて、零Ｖ以下の
出力クロックＯＵＴを得ることもできる。ただし、前記
の電源ｖｅｃのレベル零Ｖに置き換え、既述の電源ｖ０
のレベルｖｃｃに置き換え、既述のｐ−チャネルトラン
ジスタをｎ−チャネルトランジスタに置き換え、既述の
ｎ−チャネルトランジスタをｐ−チャネルトランジスタ
に置き換え、そして第４図囚の入力り口、りＩＮの波形
はｖａ。から零Ｖへ立下シ再びｖｃａへ立上る波形にす
る必要がある・ 第５図は第４図におけるインバータＩＮＶ、遅延回路Ｄ
Ｌ１．ＤＬ′２ の具体例を示す回路図である。
端の電位を押し上げて、電源ｖ０゜のレベルよりも高い
出力クロ、りＯＵＴを得る場合について述べたが、この
逆の場合も成立する。すなわちｆ −） ス） ラｙデ
コンデンサの他端の電位を押し゛ 下げて、零Ｖ以下の
出力クロックＯＵＴを得ることもできる。ただし、前記
の電源ｖｅｃのレベル零Ｖに置き換え、既述の電源ｖ０
のレベルｖｃｃに置き換え、既述のｐ−チャネルトラン
ジスタをｎ−チャネルトランジスタに置き換え、既述の
ｎ−チャネルトランジスタをｐ−チャネルトランジスタ
に置き換え、そして第４図囚の入力り口、りＩＮの波形
はｖａ。から零Ｖへ立下シ再びｖｃａへ立上る波形にす
る必要がある・ 第５図は第４図におけるインバータＩＮＶ、遅延回路Ｄ
Ｌ１．ＤＬ′２ の具体例を示す回路図である。
図示するとおシ、基本的にはＣ−ＭＯＳインバータの組
合せからなる。それぞれ対応する箇所にＩ ＮＶ。
合せからなる。それぞれ対応する箇所にＩ ＮＶ。
ＤＬｌ、 Ｄ弓が印されている。ＤＬ、内の遅延用コ／
デンサＣｄは必要に応じて設ければ良い。又、ＤＬｌ２
は遅延のみならず反転も行うので、奇数段（図では３段
）のＣ−ＭＯＳインバータから構成する。
デンサＣｄは必要に応じて設ければ良い。又、ＤＬｌ２
は遅延のみならず反転も行うので、奇数段（図では３段
）のＣ−ＭＯＳインバータから構成する。
（７）発明の効果
以上詳細に説明したとおシ、本発明によれば、低駆動電
力化に適し且つ電流供給能力を低下させることのないク
ロ、り発生回路が実現される。
力化に適し且つ電流供給能力を低下させることのないク
ロ、り発生回路が実現される。
第１図は従来のクロ、り発生回路の一例を示す回路図、
第２図は本発明によるクロック発生回路の重要な部分を
取シ出して簡略に示す回路図、第３図は本発明に基づく
クロック発生回路の一実施例を示す回路図、第４図（４
）および（Ｂ）は第３図のりａ、り発生回路の動作説明
に用いる波形図、第５図は第４図におけるインバータＩ
ＮＶ、遅猛回路ＤＬ、 、 ＤＬｌ２の具体例を示す回
路図である。 Ｔ、ｐ・・・ｐ−チャネルの第１トランジスタＴ２ｎ・
・・ｎ−チャネルの第２トランジスタＴ３．・・・ｐ−
チャネルの第３トランジスタＴ４ｎ・・・ｎ−チャネル
の第４トランジスタＳＷ・・・スイッチ回路 Ｍ・・・中間接続点 Ｃ・・・ツートストラップコンデンサ ＩＮ・・・人力クロック ＯＵＴ・・・出力クロ、
りｖｃｅ・・・第１電源 Ｖ。・・・第２電源
第１図 第２図 Ｖｓｓ ｉ 第４図 手続補正書 昭和５８年 ８月 １日 特許庁長官 若 杉 和夫 殿 １、事件の表示 昭和５７年 特許願 第１１１５３２号２゜発明の名
称 クロック発生回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２ン富士通株式会社 ４、代理人 （外 ３名） ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 明細書の「発明の詳細な説明」の欄を次のとおシ補正し
ます。 （７）第１５頁第１行目 「レベル」とｒ零ＶＪの間に「を」を挿入します。 （イ）第１５頁第２行目 「レベル」と「■ｃｏ」の間に「を」を挿入します。
第２図は本発明によるクロック発生回路の重要な部分を
取シ出して簡略に示す回路図、第３図は本発明に基づく
クロック発生回路の一実施例を示す回路図、第４図（４
）および（Ｂ）は第３図のりａ、り発生回路の動作説明
に用いる波形図、第５図は第４図におけるインバータＩ
ＮＶ、遅猛回路ＤＬ、 、 ＤＬｌ２の具体例を示す回
路図である。 Ｔ、ｐ・・・ｐ−チャネルの第１トランジスタＴ２ｎ・
・・ｎ−チャネルの第２トランジスタＴ３．・・・ｐ−
チャネルの第３トランジスタＴ４ｎ・・・ｎ−チャネル
の第４トランジスタＳＷ・・・スイッチ回路 Ｍ・・・中間接続点 Ｃ・・・ツートストラップコンデンサ ＩＮ・・・人力クロック ＯＵＴ・・・出力クロ、
りｖｃｅ・・・第１電源 Ｖ。・・・第２電源
第１図 第２図 Ｖｓｓ ｉ 第４図 手続補正書 昭和５８年 ８月 １日 特許庁長官 若 杉 和夫 殿 １、事件の表示 昭和５７年 特許願 第１１１５３２号２゜発明の名
称 クロック発生回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２ン富士通株式会社 ４、代理人 （外 ３名） ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 明細書の「発明の詳細な説明」の欄を次のとおシ補正し
ます。 （７）第１５頁第１行目 「レベル」とｒ零ＶＪの間に「を」を挿入します。 （イ）第１５頁第２行目 「レベル」と「■ｃｏ」の間に「を」を挿入します。
Claims (1)
- 【特許請求の範囲】 １、第１電源および第２電源間に直列接続される第１ト
ランジスタおよび第２トランジスタと、該第１および第
２トランジスタの中間接続点に一端が接続されるゲート
ストラップコンデンサとを含み、前記第１トランジスタ
をオン、前記第２トランジスタをオフにして該プートス
トラップコンデンサを前記第１電源のレベル近傍まで充
電し、その充電の間、遅延回路によって遅延された入力
クロックで該プートストラップコンデンサの他端の電位
を押し上げ又は押し下げてその一端に、該第１電源と第
２電源の電位差よシ大きな電圧振幅を有する出力クロ、
りを発生させる回路であって、前記第１トランジスタを
第１チヤネル形のトランジスタで構成すると共に前記第
２トランジスタを第２チヤネル形のトランジスタで構成
し、且つ該第１および第２トランジスタの各ダートおよ
び前記中間接続点間の接続を切り換えるスイッチ回路を
設け、該スイッチ回路は、前記ブートスドラ、プコンデ
ンサの他端の電位を押し上げ又は押し下げる期間中のみ
前記第１トランジスタの？−トと前記中間接続点とを短
絡し、当該期間中以外の期間は前記第１および第２トラ
ンジスタの各？−）を互いに短絡することを特徴とする
クロ、り発生回路。 ２、スイッチ回路が第１チヤネル形の第３トランジスタ
と第２チヤネル形の第４トランジスタをＭし、該第３ト
ランジスタは前記第１トランジスタのダートおよび前記
中間接続点の間に接続され、該第４トランジスタは該第
１トランジスタと前記第２トランジスタの各ダート間に
接続され、該第３トランジスタおよび第４トランジスタ
の各ダートには、前記入力クロックを所定時間遅延させ
たクロ、りが印加される特許請求の範囲第１項記載のク
ロック発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111532A JPS594223A (ja) | 1982-06-30 | 1982-06-30 | クロツク発生回路 |
| DE8383303289T DE3374826D1 (en) | 1982-06-30 | 1983-06-07 | Clock pulse generating circuit |
| EP83303289A EP0098060B1 (en) | 1982-06-30 | 1983-06-07 | Clock pulse generating circuit |
| US06/502,570 US4574203A (en) | 1982-06-30 | 1983-06-09 | Clock generating circuit providing a boosted clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111532A JPS594223A (ja) | 1982-06-30 | 1982-06-30 | クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594223A true JPS594223A (ja) | 1984-01-11 |
Family
ID=14563725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111532A Pending JPS594223A (ja) | 1982-06-30 | 1982-06-30 | クロツク発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4574203A (ja) |
| EP (1) | EP0098060B1 (ja) |
| JP (1) | JPS594223A (ja) |
| DE (1) | DE3374826D1 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198620A (ja) * | 1984-03-21 | 1985-10-08 | Sharp Corp | Ｌｓｉ化したタイミング発生回路 |
| US4639622A (en) * | 1984-11-19 | 1987-01-27 | International Business Machines Corporation | Boosting word-line clock circuit for semiconductor memory |
| US4689496A (en) * | 1985-03-27 | 1987-08-25 | Ncr Corporation | Two clock boot circuit |
| JPS62183621A (ja) * | 1986-02-08 | 1987-08-12 | Fujitsu Ltd | クロツク発生回路 |
| US4814647A (en) * | 1987-04-06 | 1989-03-21 | Texas Instruments Incorporated | Fast rise time booting circuit |
| US4950920A (en) * | 1987-09-30 | 1990-08-21 | Kabushiki Kaisha Toshiba | Complementary signal output circuit with reduced skew |
| US4823024A (en) * | 1988-06-29 | 1989-04-18 | Ncr Corporation | Signal edge trimmer circuit |
| US4954731A (en) * | 1989-04-26 | 1990-09-04 | International Business Machines Corporation | Wordline voltage boosting circuits for complementary MOSFET dynamic memories |
| US4989127A (en) * | 1989-05-09 | 1991-01-29 | North American Philips Corporation | Driver for high voltage half-bridge circuits |
| JPH082016B2 (ja) * | 1989-06-20 | 1996-01-10 | 日本電気株式会社 | 昇圧回路 |
| JP2607733B2 (ja) * | 1990-05-31 | 1997-05-07 | シャープ株式会社 | 半導体記憶装置の昇圧回路 |
| JPH04132309A (ja) * | 1990-09-22 | 1992-05-06 | Mitsubishi Electric Corp | 出力バッファ回路 |
| US5270580A (en) * | 1991-07-29 | 1993-12-14 | Fujitsu Limited | Pulse generator circuit for producing simultaneous complementary output pulses |
| US5130566A (en) * | 1991-07-29 | 1992-07-14 | Fujitsu Limited | Pulse generator circuit for producing simultaneous complementary output pulses |
| KR950004637B1 (ko) * | 1993-01-19 | 1995-05-03 | 삼성전자주식회사 | 플로우팅 감지 회로 |
| JP2570984B2 (ja) * | 1993-10-06 | 1997-01-16 | 日本電気株式会社 | 出力回路 |
| TW271011B (ja) * | 1994-04-20 | 1996-02-21 | Nippon Steel Corp | |
| KR0154157B1 (ko) * | 1994-04-29 | 1998-12-15 | 김주용 | 반도체 소자의 부스트랩 회로 |
| US5672992A (en) * | 1995-04-11 | 1997-09-30 | International Rectifier Corporation | Charge pump circuit for high side switch |
| DE69533309D1 (de) * | 1995-05-17 | 2004-09-02 | St Microelectronics Srl | Laden eines Bootstrap-Kondensators mittels eines lateralen DMOS-Transistors |
| KR0179852B1 (ko) * | 1995-10-25 | 1999-04-15 | 문정환 | 차지 펌프 회로 |
| US5952851A (en) * | 1997-09-16 | 1999-09-14 | Programmable Microelectronics Corporation | Boosted voltage driver |
| US6232821B1 (en) * | 2000-01-15 | 2001-05-15 | Cirrus Logic, Inc. | System for allowing below-ground and rail-to-rail input voltages |
| US6734713B1 (en) * | 2001-03-30 | 2004-05-11 | Skyworks Solutions, Inc. | System for improving the parasitic resistance and capacitance effect of a transistor-based switch |
| US6486816B2 (en) * | 2001-04-03 | 2002-11-26 | Texas Instruments Incorporated | CDAC operation at low supply voltages |
| KR100432652B1 (ko) * | 2002-08-01 | 2004-05-22 | 삼성에스디아이 주식회사 | 레벨 시프터 및 평판 표시 장치 |
| US8170150B2 (en) * | 2008-03-21 | 2012-05-01 | Broadcom Corporation | Digitally controlled phase interpolator circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4061933A (en) * | 1975-12-29 | 1977-12-06 | Mostek Corporation | Clock generator and delay stage |
| DE2851825A1 (de) * | 1978-11-30 | 1980-06-12 | Siemens Ag | Integrierte halbleiterschaltung mit mis-feldeffekttransistoren |
| JPS5648715A (en) * | 1979-09-28 | 1981-05-02 | Nec Corp | Delay signal generating circuit |
| JPS5693422A (en) * | 1979-12-05 | 1981-07-29 | Fujitsu Ltd | Level-up circuit |
-
1982
- 1982-06-30 JP JP57111532A patent/JPS594223A/ja active Pending
-
1983
- 1983-06-07 EP EP83303289A patent/EP0098060B1/en not_active Expired
- 1983-06-07 DE DE8383303289T patent/DE3374826D1/de not_active Expired
- 1983-06-09 US US06/502,570 patent/US4574203A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0098060A3 (en) | 1985-05-15 |
| EP0098060B1 (en) | 1987-12-02 |
| DE3374826D1 (en) | 1988-01-14 |
| US4574203A (en) | 1986-03-04 |
| EP0098060A2 (en) | 1984-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS594223A (ja) | クロツク発生回路 | |
| US5677645A (en) | Vccp pump for low voltage operation | |
| JPS62230220A (ja) | 相補性絶縁ゲ−ト型論理回路 | |
| JPH05276016A (ja) | ランダム論理適用のための動的レイショレス・サーキットリー | |
| JPH06318395A (ja) | 集積回路用出力バッファー回路 | |
| JP2636749B2 (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| US4001601A (en) | Two bit partitioning circuit for a dynamic, programmed logic array | |
| US5059816A (en) | High speed booster circuit | |
| US5406506A (en) | Domino adder circuit having MOS transistors in the carry evaluating paths | |
| JPH0254698B2 (ja) | ||
| US4016430A (en) | MIS logical circuit | |
| KR20000074505A (ko) | 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치 | |
| US20020167335A1 (en) | Low power dynamic logic circuit | |
| JPS5842558B2 (ja) | アドレス バッファ回路 | |
| US4496852A (en) | Low power clock generator | |
| KR100232893B1 (ko) | 반도체 메모리 장치용 로우 디코더 | |
| JP3055165B2 (ja) | 出力バッファ回路 | |
| JPH04177694A (ja) | 信号発生回路 | |
| JPH0774620A (ja) | バツフア回路 | |
| JPH05167432A (ja) | 論理回路 | |
| JPS6062238A (ja) | 論理回路 | |
| JP2919187B2 (ja) | 基板電位供給回路 | |
| JPS62613B2 (ja) | ||
| JPS58121829A (ja) | 駆動回路 | |
| JPH07192464A (ja) | ブートストラップ回路 |