JPH04132309A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は出力バッファ回路に関し、特に、出力バッフ
ァ回路の低消費電力化に関する。

［従来の技術］ 論理回路、メモリ回路などの種々の回路の出力には、負
荷駆動能力を増大させるために出力バッファ回路が設け
られる。第７図は、従来の出力バッファ回路の構成の一
例を示す回路図である。

第７図において、出力バッファ回路１０ａは、種々の回
路から信号を受ける入力端子１３および出力信号が導出
される出力端子１４を有する。出力端子１４には、外部
負荷２０が接続される。出力バッファ回路１０ａは、Ｐ
チャネルＭＯ３）ランジスタからなるプルアップトラン
ジスタ１１およびＮチャネルＭＯ３）ランジスタからな
るプルダウントランジスタ１２を含む。プルアップトラ
ンジスタ１１は、電源端子１５と出力端子１４との間に
接続される。プルダウントランジスタ１２は、接地端子
１６と出力端子１４との間に接続される。プルアップト
ランジスタ１１およびプルダウントランジスタ１２のゲ
ートは入力端子１３に接続される。一方、外部負荷２０
は外部負荷容量２１および外部負荷抵抗２２を含む。

入力端子１３に与えられる信号が“Ｌ”　（論理レベル
）のとき、プルアップトランジスタ１１がオンし、プル
ダウントランジスタ１２がオフする。

それにより、出力端子１４から導出される出力信号が“
Ｈ”　（論理レベル）となり、外部負荷容量２１が充電
される。また、入力端子１３に与えられる信号が°Ｈ”
のとき、プルアップトランジスタ１１がオフし、プルダ
ウントランジスタ１２がオンする。それにより、出力端
子１４から導出される出力信号が“Ｌ”となり、外部負
荷容量２１が放電される。

通常、プルアップトランジスタ１１およびプルダウント
ランジスタ１２は、半導体集積回路内の最小のトランジ
スタの約１０倍のサイズを有している。そのため、負荷
駆動能力が増大する。

［発明が解決しようとする課題］ 上記のように、従来の出力バッファ回路では、外部負荷
容量２１のための充電電流および放電電流は、すべてプ
ルアップトランジスタ１１またはプルダウントランジス
タ１２を介して流れる。そのため、トランジスタ抵抗の
熱損失により消費電力が増大するという問題がある。

この発明の目的は、外部負６エの充放電時にトランジス
タを流れる電流を減少させることにより、消費電力が低
減された出力バッファ回路を得ることである。

［課題を解決するための手段］ この発明に係る出力バッファ回路は、出力信号が導出さ
れる出力端子、入力信号に応答して出力端子を充電する
ための充電手段、人力信号に応答して出力端子を放電す
るための放電手段、および電荷を蓄積するための電荷蓄
積手段を備える。その出力バッファ回路は、スイッチ手
段をさらにｉえる。スイッチ手段は、充電手段による充
電時の一定期間に、電荷蓄積手段から出力端子に電荷を
供給し、放電手段による放電時の一定期間に、出力端子
から電荷蓄積手段に電Ｇｊを供給する。

［作用］ この発明に係る出力バッファ回路においては、充電手段
および放電手段による出力端子の充放電の際に、電荷蓄
積手段およびスイッチ手段を用いて出力端子の充放電の
一部が行なわれる。そのため、充電手段および放電手段
による充放電電流が低減される。したがって、充電手段
および放電手段における熱損失が低減され、出力バッフ
ァ回路の消費電力が低減する。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。

第１図は、この発明の一実施例による出力バッファ回路
の構成を示す回路図である。

出力バッファ回路１０は、入力信号ＡＩ、Ａ２をそれぞ
れ受ける入力端子３ａ、３ｂおよび出力信号Ｂが導出さ
れる出力端子４を有する。出力バッファ回路１０は、Ｐ
チャネルＭＯ５）ランジスタからなるプルアップトラン
ジスタ１、ＮチャネルＭＯＳトランジスタからなるプル
ダウントランジスタ２、ＮチャネルＭＯＳトランジスタ
からなるスイッチ５および電荷保存用容量６を含む。プ
ルアップトランジスタ１は電源端子７と出力端子４との
間に接続される。プルダウントランジスタ２は接地端子
８と出力端子４との間に接続される。

プルアップトランジスタ１のゲートは入力端子３ａに接
続され、プルダウントランジスタ２のゲートは入力端子
３ｂに接続される。出力端子４と接地端子８との間に、
スイッチ５および電荷保存用容ｊｉ１６が直列に接続さ
れる。スイッチ５のゲートには、後述する制御回路から
制御信号Ｓが与えられる。

出力端子４には、外部負荷２０が接続される。

外部負荷２０は、外部負荷容量２１および外部負荷抵抗
２２を含む。

第２図は、制御回路の構成を示す回路図である。

第２図において、制御回路３０は、所定の回路の出力信
号を入力信号Ａとして受け、入力信号Ａ１、Ａ２および
制御信号Ｓを発生する。制御回路３０は、遅延回路３１
、ＯＲゲート３２、ＡＮＤゲート３３および排他的論理
和ゲート３４を含む。

入力信号Ａを受ける入力端子３は、遅延回路３１の入力
端子、ＯＲゲート３２の一方の入力端子、ＡＮＤゲート
３３の一方の入力端子および排他的論理和ゲート３４の
一方の入力端子に接続される。

遅延回路３１の出力端子は、ＯＲゲート３２の他方の入
力端子、ＡＮＤゲート３３の他方の入力端子および排他
的論理和ゲート３４の他方の入力端子に接続される。Ｏ
Ｒゲート３２の出力端子から入力信号Ａ１が導出され、
ＡＮＤゲート３３の出力端子から入力信号Ａ２が導出さ
れる。また、排他的論理和ゲート３４の出力端子から制
御信号Ｓが導出される。出力バッファ回路１０および制
御回路３０が８力回路４０を構成する。

次に、第３図の波形図を参照しながら第１図および第２
図に示される出力バッファ回路１０の動作を説明する。

第３図において、Ｃは電荷保存用容量６の両端の電位差
を表わしている。

人力信号Ａおよび入力信号ＡＩ、Ａ２が“Ｌ”のとき、
プルアップトランジスタ１はオン状態であり、プルダウ
ントランジスタ２およびスイッチ５はオフ状態である。

また、外部負荷２０内の外部負荷容量２１は充電状態に
ある。

入力信号Ａが“Ｌ”から“Ｈｏに変化すると、入力信号
Ａコが“Ｌ”から“Ｈ”に変化する。それにより、プル
アップトランジスタ１がオフする。

同時に、制御信号Ｓが“Ｈ”になる。それにより、スイ
ッチ５がオンし、外部負荷容ｆｆ１２１に蓄積された電
荷が電荷保存用容量６に供給される。電荷保存用容量６
にある程度電荷が蓄積されたときに、入力信号Ａ２が“
Ｌ“から“Ｈ”に変化する。それにより、プルダウント
ランジスタ２がオンする。

同時に、制御信号Ｓが“Ｌｏに変化する。それによりス
イッチ５がオフする。その結果、外部負荷容量２１に残
った電荷がプルダウントランジスタ２を介して接地端子
８に放電される。したがって、出力信号Ｂが“Ｌ”にな
る。

このように、出力信号Ｂが“Ｌｏのときは、プルアップ
トランジスタ１がオフ状態、プルダウントランジスタ２
がオン状態であり、電荷保存用容量６は充電されており
、外部負荷容量２１には電荷が蓄積されていない。

次に、入力信号Ａが“Ｈｏから“Ｌ”に変化すると、入
力信号Ａ２が“Ｈ”から“Ｌｏに変化する。それにより
、プルダウントランジスタ２がオフする。同時に、制御
信号Ｓが“Ｈ”に変化する。

それにより、スイッチ５がオンし、電荷保存用容量６に
蓄積された電荷が外部負荷容量２１に供給される。外部
負荷容ｆｆ１２１にある程度電荷が蓄積されたときに、
入力信号Ａ１が“Ｈｏから“Ｌ”に変化する。それによ
り、プルアップトランジスタ１がオンする。同時に、制
御信号Ｓが“Ｌ”に変化する。それにより、スイッチ５
がオフする。

その結果、プルアップトランジスタ１を介して外部負荷
容量２１が完全に充電される。したがって、出力信号Ｂ
は“Ｈｏになる。

このように、出力信号Ｂが“Ｈｏのときは、プルアップ
トランジスタ１がオン状態、プルダウントランジスタ２
がオフ状態であり、電荷保存用容量６は放電されており
、外部負荷容ｆｆ１２１には電荷が蓄積されている。

次に、電荷保存用容量６の充放電プロセスを詳細に説明
する。

ここでは、電荷保存用容ｆｆ１６の容量値をＣ８とし、
外部負荷容量２１の容量値をＣＬとする。また、出力信
号Ｂが“Ｈｏであるときの出力端子４の電位をＶとし、
出力信号Ｂが“Ｌｏである゛ときの出力端子４の電位を
０とする。

電荷保存用容量６の充電時には、外部負荷容量２１は出
力端子４の電位Ｖにより充電されている。

この状態でスイッチ５をオンすると、外部負荷容１ｉ２
１に蓄積されていた電荷ＣＬｖの一部が電荷保存用容ｆ
１６に分配され、電荷保存用容量６が充電される。この
とき出力端子４に表われる電位は電荷保存用容ｆｆ１６
の放電時には、出力端子４の電位が０なので、外部負荷
容量２１に電荷は蓄積されない。この状態でスイッチ５
をオンすると、電荷の一部が、外部負荷容！２１に分配
される。

■となる。したがって、外部負荷容量２１には上記のよ
うに、外部負荷容量２１の再充電の際には、放電時に外
部負荷容量２１から電荷保存用を利用することができる
。外部負荷容量２１の最大蓄積電荷をＣＬ■とすると、
次式で示される割ここで、Ｃ，−Ｃ，、すなわち外部負
荷容量２１の容量値と電荷保存用容量６の容量値とが等
しいとき、再充電に用いられる電荷の割合が最大となる
。理論的には、外部負荷容ｆｆ１２１に蓄積されていた
電荷の２５％を再充電に用いることができる。

このように、電荷保存用容量６を用いることにより、外
部負荷容量２１に蓄積されていた電荷を外部負荷容ｆｆ
１２１の再充電に用いることができるので、プルアップ
トランジスタ１およびプルダウントランジスタ２を流れ
る電流を低減することができる。

第４図および第５図はこの実施例の出力バッファ回路お
よび従来の出力バッファ回路におけるトランジスタ電流
のシュミレーション結果を示す図である。

第４図および第５図の縦軸は直列に接続されているプル
アップトランジスタ１およびプルダウントランジスタ２
を流れるトランジスタ電流を示し、横軸は時間を示して
いる。第４図は、外部負荷容量２１の容量値Ｃ５が５ｐ
Ｆであり、電荷保存用容Ｎ６の容量値Ｃ３が１ｐＦであ
る場合のシミュレーション結果を示す。また、第５図は
、外部負荷容量２１の容量値ＣＬが５ｐＦであり、電荷
保存用容量６の容量値ＣＳが５ｐＦである場合のシミュ
レーション結果を示す。

第４図において、破線で示されるＬｌが従来の出力バッ
ファ回路のシミュレーション結果であり、実線で示され
るＬ２がこの実施例の出力バッファ回路のシミュレーシ
ョン結果である。第５図において、破線で示されるＬｌ
が従来の出力バッファ回路のシミュレーション結果であ
り、実線で示されるＬ３がこの実施例の出力バッファ回
路のシミュレーション結果である。

従来の出力バッファ回路のシミュレーション結果Ｌ１と
この実施例の出力バッファ回路のシミュレーション結果
Ｌ２．Ｌ３とを比較すると、この実施例の出力バッファ
回路において従来の出力バッファ回路よりもトランジス
タ電流が低減されていることがわかる。

上記実施例の出力バッファ回路１０によれば、外部負６
ｊ２０を充放電する際に、電荷保存用容量６を用いて外
部負荷２０に蓄積される電荷を有効に利用することがで
きる。そのため、プルアップトランジスタ１およびプル
ダウントランジスタ２に流れる電流を低減することがで
き、出力バッファ回路１０の消費電力を低減することが
できる。

また、外部負荷容ｆｆ１２１の容ｆｆｉ値と電荷保存用
容量６の容量値とを等しくすることにより、消費電力の
低減の効果を最大にすることができる。

さらに、電荷保存用容量６の充放電の制御を行なうため
の制御信号Ｓを入力信号Ａから生成することができるの
で、外部から制御信号を与えるための制御端子を設ける
必要がない。

第６図は、上記実施例の出力バッファ回路を用いた半導
体集積回路の一例を示す図である。

半導体集積回路１００は、論理回路１０１．１０２およ
び記憶回路１０３を含む。論理回路１０１．１０２およ
び記憶回路１０３の出力端子にはそれぞれ出力回路４０
が接続されている。各出力回路４０は、第２図に示され
るように、出力バッファ回路１０および制御回路３０を
含む。それらの出力回路４０の出力端子はそれぞれパッ
ドＰに接続されている。

第６図の半導体集積回路１００においては、この実施例
の出力バッファ回路が用いられているので、消費電力が
低減される。

なお、この実施例の出力バッファ回路は、第６図の半導
体集積回路に限らず、２値信号を出力する種々の回路に
用いることができる。

なお、上記実施例では、出力バッファ回路１０のスイッ
チ５を制御回路３０により生成される制御信号Ｓにより
制御しているが、スイッチ５を外部から与えられる制御
信号により制御してもよい。

また、制御回路３０の構成は第２図に示される構成に限
らず、その他の回路構成を用いてもよい。

［発明の効果］ 以上のようにこの発明によれば、出力端子を充放電する
際に、出力端子に接続される外部負荷の電荷を電荷蓄積
手段により有効に利用することができる。そのため、充
電手段および放電手段による充放電電流を低減すること
ができる。したがって、出力バッファ回路の消費電力を
低減することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による出力バッファ回路の
構成を示す回路図である。第２図は第１図の出力バッフ
ァ回路を制御するための制御回路の構成を示す回路図で
ある。第３図は第１図の出力バッファ回路の動作を説明
するための波形図である。第４図および第５図は従来の
出力バッファ回路および第１図の実施例の出力バッファ
回路におけるトランジスタ電流のシミュレーション結果
を示す図である。第６図は第１図の実施例の出力バッフ
ァ回路が用いられる半導体集積回路の一例を示す図であ
る。第７図は従来の出力バッファ回路の構成を示す回路
図である。 図において、１はプルアップトランジスタ、２はプルダ
ウントランジスタ、３ａ、３ｂは入力端子、４は出力端
子、５はスイッチ、６は電荷保存用容量、１０は出力バ
ッファ回路である。 なお、各図中同一符号は同一または相当部分を示す。 、１０ 第１図 第２図 ψ １−力レア・ノアトランジスタ ２：７ルダ吟ントランシ”スタ ３α：入７７４子 ３ｂ二人７７場子 ４：出力躊子 ５：ス不７テ ６：電荷体８甲券１ １０：出、カバ・、′７−ｒ回】＆ ｚＯ：　７）Ｑ　ず電荷 ２１：り１−８ｐ曽荷計 ２２：ｙｔ−ｑ貞荷柩坑 Ｌ−−−−Ｊ 第３図 第６図 １００：モ勘刺μｔｅ％−

Claims (1)

1. 【特許請求の範囲】 出力信号が導出される出力端子、 入力信号に応答して前記出力端子を充電するための充電
   手段、 入力信号に応答して前記出力端子を放電するための放電
   手段、 電荷を蓄積するための電荷蓄積手段、および前記充電手
   段による充電時の一定期間に前記電荷蓄積手段から前記
   出力端子に電荷を供給し、前記放電手段による放電時の
   一定期間に前記出力端子から前記電荷蓄積手段に電荷を
   供給するスイッチ手段を備えた、出力バッファ回路。