JP2900941B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2900941B2 JP2900941B2 JP1054998A JP5499889A JP2900941B2 JP 2900941 B2 JP2900941 B2 JP 2900941B2 JP 1054998 A JP1054998 A JP 1054998A JP 5499889 A JP5499889 A JP 5499889A JP 2900941 B2 JP2900941 B2 JP 2900941B2
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Description
【発明の詳細な説明】 〔概 要〕 試験のための高電圧検出回路を内蔵した半導体装置に
関し、 DC的または／及びAC的ノイズによる試験機能の誤動作
を防止することを目的とし、 DC的ノイズによる誤動作を防止するために、パッドの
電圧の試験モード電圧Vth1より低い電圧Vth2を検出する
高電圧検出回路を付加し、さらにこれにパッドの寄生容
量の電荷放電用のスイッチング素子を接続し、DC的ノイ
ズに対してはこのスイッチング素子をオンにしてパッド
上の電荷を放電し、また、AC的ノイズによる誤動作を防
止するために、試験モード電圧Vth1の検出信号の接続が
所定期間持続したか否かを判別する持続判別回路を付加
し、これにより、試験モード電圧Vth1の検出信号が所定
期間持続した場合のみその検出信号を有効にするもので
ある。
関し、 DC的または／及びAC的ノイズによる試験機能の誤動作
を防止することを目的とし、 DC的ノイズによる誤動作を防止するために、パッドの
電圧の試験モード電圧Vth1より低い電圧Vth2を検出する
高電圧検出回路を付加し、さらにこれにパッドの寄生容
量の電荷放電用のスイッチング素子を接続し、DC的ノイ
ズに対してはこのスイッチング素子をオンにしてパッド
上の電荷を放電し、また、AC的ノイズによる誤動作を防
止するために、試験モード電圧Vth1の検出信号の接続が
所定期間持続したか否かを判別する持続判別回路を付加
し、これにより、試験モード電圧Vth1の検出信号が所定
期間持続した場合のみその検出信号を有効にするもので
ある。
本発明は試験のために高電圧検出回路を内蔵した半導
体装置に関する。
体装置に関する。
近年、メモリ、ロジック等、LSIの容量、性能の向上
は、飛躍的に伸びている。反面、製品の試験、評価も従
来と同じ方法では、不充分となって来た。そこで、最近
は、デバイス自体に試験、評価をサポートする特殊機能
を持っていて、試験、評価の時短、効率向上に役だてて
いる。この特殊機能は、ユーザが通常使用時には、作動
しないよう、特定パッドに通常条件外の高電圧を加えた
時のみ、作動する様になっている。しかし、デバイスの
マルチプレクス化、高速化等に対応するため、ライター
等が複雑化してノイズが電源、各パッドに乗り易くなっ
ていて、通常使用条件でも特殊機能が、動作してしまう
ことがある。この問題は、今度、益々深刻なものになっ
ていくと予想され、ノイズに強い高電圧検出回路を開発
する必要がある。
は、飛躍的に伸びている。反面、製品の試験、評価も従
来と同じ方法では、不充分となって来た。そこで、最近
は、デバイス自体に試験、評価をサポートする特殊機能
を持っていて、試験、評価の時短、効率向上に役だてて
いる。この特殊機能は、ユーザが通常使用時には、作動
しないよう、特定パッドに通常条件外の高電圧を加えた
時のみ、作動する様になっている。しかし、デバイスの
マルチプレクス化、高速化等に対応するため、ライター
等が複雑化してノイズが電源、各パッドに乗り易くなっ
ていて、通常使用条件でも特殊機能が、動作してしまう
ことがある。この問題は、今度、益々深刻なものになっ
ていくと予想され、ノイズに強い高電圧検出回路を開発
する必要がある。
従来の試験回路は、第６図に示すように、Ｐチャネル
トランジスタ11,12,13、及びＮチャネルトランジスタ14
よりなる高電圧検出回路１、及び高電圧検出回路１の出
力を波形整形するインバータ2,3（各々はＰチャネルト
ランジスタ及びＮチャネルトランジスタの対）よりな
る。すなわち、高電圧検出回路１は、アドレス信号、制
御信号用パッドと共用であるパッドP0に印加された電圧
V0が通常モードの電源電圧VCCより十分高い電圧Vth1を
超えたことを検出し、この場合に、試験指令信号（ハイ
レベル）を送出する。これにより、図示しない回路によ
り特殊の試験機能を行わせるようにするものである。上
記電圧Vth1は、Ｐチャネルトランジスタの段数に依存
し、すなわち、 Vth1＝VCC＋Vth（11）＋Vth（12）＋ Vth（13）＋α ただし、Vth（11）はトランジスタ11のしきい値電圧 Vth（12）はトランジスタ12のしきい値電圧 Vth（13）はトランジスタ13のしきい値電圧 αはバックゲート効果によりしきい値電圧の
ずれ分 によって決定される。なお、第６図（及び他の図）にお
けるトランジスタはすべてエンハンスメント型であり、
また、インバータ2,3の段数は適宜変更される。
トランジスタ11,12,13、及びＮチャネルトランジスタ14
よりなる高電圧検出回路１、及び高電圧検出回路１の出
力を波形整形するインバータ2,3（各々はＰチャネルト
ランジスタ及びＮチャネルトランジスタの対）よりな
る。すなわち、高電圧検出回路１は、アドレス信号、制
御信号用パッドと共用であるパッドP0に印加された電圧
V0が通常モードの電源電圧VCCより十分高い電圧Vth1を
超えたことを検出し、この場合に、試験指令信号（ハイ
レベル）を送出する。これにより、図示しない回路によ
り特殊の試験機能を行わせるようにするものである。上
記電圧Vth1は、Ｐチャネルトランジスタの段数に依存
し、すなわち、 Vth1＝VCC＋Vth（11）＋Vth（12）＋ Vth（13）＋α ただし、Vth（11）はトランジスタ11のしきい値電圧 Vth（12）はトランジスタ12のしきい値電圧 Vth（13）はトランジスタ13のしきい値電圧 αはバックゲート効果によりしきい値電圧の
ずれ分 によって決定される。なお、第６図（及び他の図）にお
けるトランジスタはすべてエンハンスメント型であり、
また、インバータ2,3の段数は適宜変更される。
〔発明が解決しようとする課題〕 しかしながら、第６図においては、パッドP0及びその
配線にはキャパシタＣ等の容量結合があり、この結果、
DC的なノイズによりパッドP0の電圧V0が上述のVth1以上
になることがあり、この結果、試験回路が誤動作すると
いう課題がある。また、スパイク等のAC的ノイズがパッ
ドP0にのり、やはり、パッドP0の電圧V0が上述のVth1以
上になることがあり、この結果、試験回路が誤動作する
という課題がある。
配線にはキャパシタＣ等の容量結合があり、この結果、
DC的なノイズによりパッドP0の電圧V0が上述のVth1以上
になることがあり、この結果、試験回路が誤動作すると
いう課題がある。また、スパイク等のAC的ノイズがパッ
ドP0にのり、やはり、パッドP0の電圧V0が上述のVth1以
上になることがあり、この結果、試験回路が誤動作する
という課題がある。
したがって、本発明の目的は、DC的または／及びAC的
ノイズによる誤動作を防止することにある。
ノイズによる誤動作を防止することにある。
上述の課題を解決するための手段は、第1A図、第1B
図、第1C図に示される。
図、第1C図に示される。
第1A図においては、本来の第１の高電圧検出回路１の
検出電圧Vth1より低い電圧Vth2を検出する第２の高電圧
検出回路４を付加し、さらに、パッドP0と接地端子GND
との間にスイッチング手段５を設け、これを第２の高電
圧検出回路４の出力によりオン、オフする。すなわち、
DC的ノイズによりパッドP0の電圧V0が上昇するが、本来
の試験モード電圧Vth1より低い場合（ただし、通常モー
ドの電源電圧VCCより高い）、第２の高電圧検出回路４
はスイッチング手段５をオンにする。これにより、DC的
なノイズで寄生容量の容量結合によるパッドP0の電圧V0
の上昇があった場合には、スイッチング手段５のオンに
よりパッドP0上の電荷は放電されることになる。つま
り、DC的なノイズは実質的に排除される。
検出電圧Vth1より低い電圧Vth2を検出する第２の高電圧
検出回路４を付加し、さらに、パッドP0と接地端子GND
との間にスイッチング手段５を設け、これを第２の高電
圧検出回路４の出力によりオン、オフする。すなわち、
DC的ノイズによりパッドP0の電圧V0が上昇するが、本来
の試験モード電圧Vth1より低い場合（ただし、通常モー
ドの電源電圧VCCより高い）、第２の高電圧検出回路４
はスイッチング手段５をオンにする。これにより、DC的
なノイズで寄生容量の容量結合によるパッドP0の電圧V0
の上昇があった場合には、スイッチング手段５のオンに
よりパッドP0上の電荷は放電されることになる。つま
り、DC的なノイズは実質的に排除される。
第1B図においては、本来の高電圧検出回路１の出力
（ハイレベル）が所定期間Ｔ持続したか否かを判別する
持続判別回路６を設け、高電圧検出回路１の出力が所定
期間Ｔを持続した場合のみ、その出力を制御信号たとえ
ば試験指令信号として送出するようにしたものである。
これにより、短かい周期のAC的ノイズがパッドP0にのり
その電圧V0が動いても、実質的に排除される。
（ハイレベル）が所定期間Ｔ持続したか否かを判別する
持続判別回路６を設け、高電圧検出回路１の出力が所定
期間Ｔを持続した場合のみ、その出力を制御信号たとえ
ば試験指令信号として送出するようにしたものである。
これにより、短かい周期のAC的ノイズがパッドP0にのり
その電圧V0が動いても、実質的に排除される。
第1C図においては、第1A図の構成要素及び第1B図の構
成要素とを合体させたものである。これにより、DC的ノ
イズ及びAC的ノイズが共に実質的に排除される。
成要素とを合体させたものである。これにより、DC的ノ
イズ及びAC的ノイズが共に実質的に排除される。
第２図は本発明に係る半導体装置の第１の実施例を示
す回路図であって、第６図の回路に、高電圧検出回路４
及びスイッチングトランジスタとしてのＮチャネルトラ
ンジスタ５が付加されている。高電圧検出回路４は高電
圧検出回路１と同様な構成であるが、高電圧検出回路１
に比較してＰチャネルトランジスタの段数が少ない。す
なわち、高電圧検出回路４の検出電圧Vth2は高電圧検出
回路１の検出電圧Vth1より低い。また、Ｎチャネルトラ
ンジスタ５は本来の高電圧（＞Vth1）がパッドP0に印加
された場合には本来の高電圧検出回路１が動作するのに
十分な程小型であるものとする。したがって、パッドP0
の電圧V0が、DC的ノイズにより、 Vth2＜V0＜Vth1 となった場合には、高電圧検出回路１の出力はハイレベ
ルとならないが、高電圧検出回路４の出力はハイレベル
となり、この結果、トランジスタ５はオンとなり、DC的
ノイズによって上昇したパッドP0の電圧V0は立下ること
になる。また、他の手段により、パッドP0の電圧V0が試
験モードとされ、 V0＞Vth1 となった場合には、両高電圧発生回路1,4もハイレベル
出力を送出するが、この場合には、トランジスタ５のオ
ン電流は小さく、したがって、高電圧検出回路１のハイ
レベル出力は確保される。この結果、試験指令信号（ハ
イレベル）も確保される。
す回路図であって、第６図の回路に、高電圧検出回路４
及びスイッチングトランジスタとしてのＮチャネルトラ
ンジスタ５が付加されている。高電圧検出回路４は高電
圧検出回路１と同様な構成であるが、高電圧検出回路１
に比較してＰチャネルトランジスタの段数が少ない。す
なわち、高電圧検出回路４の検出電圧Vth2は高電圧検出
回路１の検出電圧Vth1より低い。また、Ｎチャネルトラ
ンジスタ５は本来の高電圧（＞Vth1）がパッドP0に印加
された場合には本来の高電圧検出回路１が動作するのに
十分な程小型であるものとする。したがって、パッドP0
の電圧V0が、DC的ノイズにより、 Vth2＜V0＜Vth1 となった場合には、高電圧検出回路１の出力はハイレベ
ルとならないが、高電圧検出回路４の出力はハイレベル
となり、この結果、トランジスタ５はオンとなり、DC的
ノイズによって上昇したパッドP0の電圧V0は立下ること
になる。また、他の手段により、パッドP0の電圧V0が試
験モードとされ、 V0＞Vth1 となった場合には、両高電圧発生回路1,4もハイレベル
出力を送出するが、この場合には、トランジスタ５のオ
ン電流は小さく、したがって、高電圧検出回路１のハイ
レベル出力は確保される。この結果、試験指令信号（ハ
イレベル）も確保される。
第３図は本発明に係る半導体装置の第２の実施例を示
す回路図であって、第６図の構成要素に対して遅延回路
61及びノア回路62よりなる持続判別回路６を付加してあ
る。なお、第６図のインバータ３の役目はノア回路62に
よりされている。また、遅延回路61は所定期間Ｔを決定
するものであり、複数のインバータにより適宜設計で
き、ノア回路62も周知の論理回路である。
す回路図であって、第６図の構成要素に対して遅延回路
61及びノア回路62よりなる持続判別回路６を付加してあ
る。なお、第６図のインバータ３の役目はノア回路62に
よりされている。また、遅延回路61は所定期間Ｔを決定
するものであり、複数のインバータにより適宜設計で
き、ノア回路62も周知の論理回路である。
第３図の回路動作を第4A図、第4B図を参照して説明す
る。第4A図に示すように、AC的ノイズのためのパッドP0
上の電圧V0が、一瞬、高電圧検出回路１の検出電圧Vth1
を超えると、高電圧検出回路１の出力電圧V1は、一瞬、
ハイレベルとなり、この結果、インバータ２の出力V
2は、一瞬、ローレベルとなる。インバータ２の出力V2
は遅延回路61によって所定期間Ｔだけ遅延され、ノア回
路62の一入力に供給され、また、他方の入力にはインバ
ータ２の出力V2が直接供給される。したがって、AC的ノ
イズによる一瞬の期間τがτ＜Ｔであれば、ノア回路62
の出力（試験指令信号）はローレベルに保持される。つ
まり、AC的ノイズによっては試験指令信号は送出されな
い。
る。第4A図に示すように、AC的ノイズのためのパッドP0
上の電圧V0が、一瞬、高電圧検出回路１の検出電圧Vth1
を超えると、高電圧検出回路１の出力電圧V1は、一瞬、
ハイレベルとなり、この結果、インバータ２の出力V
2は、一瞬、ローレベルとなる。インバータ２の出力V2
は遅延回路61によって所定期間Ｔだけ遅延され、ノア回
路62の一入力に供給され、また、他方の入力にはインバ
ータ２の出力V2が直接供給される。したがって、AC的ノ
イズによる一瞬の期間τがτ＜Ｔであれば、ノア回路62
の出力（試験指令信号）はローレベルに保持される。つ
まり、AC的ノイズによっては試験指令信号は送出されな
い。
他方、本来の試験モードでは、パッドP0上の電圧V0は
所定期間Ｔ以上高く保持される。すなわち、第4B図に示
すように、V0＞Vth1の状態が期間Ｔ以上保持される。こ
の結果、高電圧検出回路１の出力V1はハイレベルとなっ
た後は、インバータ２の出力V2は所定期間Ｔ後もローレ
ベルに保持され、この結果、ノア回路62の両入力は所定
期間Ｔ後にハイレベルとなり、試験指令信号が送出され
ることになる。
所定期間Ｔ以上高く保持される。すなわち、第4B図に示
すように、V0＞Vth1の状態が期間Ｔ以上保持される。こ
の結果、高電圧検出回路１の出力V1はハイレベルとなっ
た後は、インバータ２の出力V2は所定期間Ｔ後もローレ
ベルに保持され、この結果、ノア回路62の両入力は所定
期間Ｔ後にハイレベルとなり、試験指令信号が送出され
ることになる。
第５図は本発明に係る半導体装置の第３の実施例を示
す回路図であって、第１の実施例及び第２の実施例を結
合したものである。これにより、DC的ノイズ及びAC的ノ
イズによる誤動作が共に防止される。
す回路図であって、第１の実施例及び第２の実施例を結
合したものである。これにより、DC的ノイズ及びAC的ノ
イズによる誤動作が共に防止される。
なお、上述の実施例における高電圧検出回路1,4のト
ランジスタの段数は図示の例に限定されるものでなく、
検出電圧Vth1,Vth2に応じて適宜変更され得るが、高電
圧検出回路４のトランジスタの段数は高電圧検出回路１
のそれより常に少ない。
ランジスタの段数は図示の例に限定されるものでなく、
検出電圧Vth1,Vth2に応じて適宜変更され得るが、高電
圧検出回路４のトランジスタの段数は高電圧検出回路１
のそれより常に少ない。
以上説明したように本発明によれば、試験用パッドの
周辺回路による容量結合によるDC的ノイズもしくは／及
びAC的ノイズによる試験回路の誤動作を防止できる。
周辺回路による容量結合によるDC的ノイズもしくは／及
びAC的ノイズによる試験回路の誤動作を防止できる。
第1A図、第1B図、第1C図は本発明の基本構成を示すブロ
ック図、 第２図、第３図、第５図は、本発明に係る半導体装置の
第１、第２、第３の実施例を示す回路図、 第4A図、第4B図は第３図の回路動作を示すタイミング
図、 第６図は従来の半導体装置における試験回路の一例を示
す回路図である。 １……第１の高電圧発生回路、 2,3……インバータ、 ４……第２の高電圧発生回路、 ５……スイッチングトランジスタ ６……持続判別回路。
ック図、 第２図、第３図、第５図は、本発明に係る半導体装置の
第１、第２、第３の実施例を示す回路図、 第4A図、第4B図は第３図の回路動作を示すタイミング
図、 第６図は従来の半導体装置における試験回路の一例を示
す回路図である。 １……第１の高電圧発生回路、 2,3……インバータ、 ４……第２の高電圧発生回路、 ５……スイッチングトランジスタ ６……持続判別回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 昭52−124273（ＪＰ，Ｕ) 特公 昭59−28986（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 H01L 27/04 H01L 21/822 G01R 19/165
Claims (2)
- 【請求項１】パッド（P0）と、 前記パッド（P0）に印加された電圧（V0）が電源電圧
（VCC）より高い第１のしきい値電圧（Vth1）を超えた
ことを検出する第１の高電圧検出回路（１）と、 前記パッド（P0）に印加された電圧（V0）が前記電源電
圧（Vcc）と前記第１のしきい値電圧（Vth1）との間の
第２のしきい値電圧（Vth2）を超えたことを検出する第
２の高電圧検出回路（４）と、 前記第２の高電圧検出回路（４）からの出力が供給され
るスイッチング手段（５）とを有し、 前記スイッチング手段（５）が、前記第２の高電圧検出
回路（４）からの出力に基づいて前記パッド（P0）を接
地端子（GND）に接続することを特徴とする半導体装
置。 - 【請求項２】前記第１の高電圧検出回路（１）からの出
力が供給される持続判定回路（６）を有し、 前記持続判定回路（６）は、前記第１の高電圧検出回路
（１）からの出力の所定のレベルが所定の時間持続した
場合には制御信号を発生する請求項１に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054998A JP2900941B2 (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054998A JP2900941B2 (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02236178A JPH02236178A (ja) | 1990-09-19 |
| JP2900941B2 true JP2900941B2 (ja) | 1999-06-02 |
Family
ID=12986329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1054998A Expired - Lifetime JP2900941B2 (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900941B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3282188B2 (ja) * | 1991-06-27 | 2002-05-13 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH0580085A (ja) * | 1991-09-20 | 1993-03-30 | Fujitsu Ltd | 電圧検出回路および該回路を備えた半導体記憶装置 |
| KR0138233B1 (ko) * | 1994-12-16 | 1998-06-15 | 김광호 | 마이크로 컨트롤러의 테스트회로 |
| JP6907827B2 (ja) * | 2017-09-01 | 2021-07-21 | 株式会社Ihi | ラインノイズ試験装置 |
| JP6907828B2 (ja) * | 2017-09-01 | 2021-07-21 | 株式会社Ihi | ラインノイズ試験装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52124273U (ja) * | 1976-03-16 | 1977-09-21 | ||
| JPS6040870B2 (ja) * | 1982-08-10 | 1985-09-12 | 松下電工株式会社 | 電気かみそりの外刃 |
-
1989
- 1989-03-09 JP JP1054998A patent/JP2900941B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02236178A (ja) | 1990-09-19 |
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Legal Events
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