JPH02236178A

JPH02236178A - 半導体装置

Info

Publication number: JPH02236178A
Application number: JP1054998A
Authority: JP
Inventors: Hirokazu Yamazaki; 山崎　浩和; Takao Akaogi; 隆男赤荻; Masanobu Yoshida; 吉田　正信
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-09
Filing date: 1989-03-09
Publication date: 1990-09-19
Anticipated expiration: 2014-06-02
Also published as: JP2900941B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕試験のために高電圧検出回路を内蔵した半導体装置に関
し、ＤＣ的または／及びＡＣ的ノイズによる試験機能の誤動
作を防止することを目的とし、ＤＣ的ノイズによる誤動
作を防止するために、パッドの電圧の試験モード電圧Ｖ
Ｌｈｌ　より低い電圧Ｖｔｈ２を検出する高電圧検出回
路を付加し、さらにこれにパッドの寄生容量の電荷放電
用のスイッチング素子を接続し、ＤＣ的ノイズに対して
はこのスイッチング素子をオンにしてパッド上の電荷を
放電し、また、ＡＣ的ノイズによる誤動作を防止するた
めに、試験モード電圧Ｖｔｈｌの検出信・号の持続が所
定期間持続したか否かを判別する持続判別回路を付加し
、これにより、試験モード電圧Ｖｔｈｌの検出信号が所
定期間持続した場合のみその検出信号を有効にす゜るも
のである。

〔産業上の利用分野〕

本発明は試験のために高電圧検出回路を内蔵した半導体
装置に関する。

〔従来の技術〕

近年、メモリ、ロジック等、ＬＳＩの容量、性能の向上
は、飛躍的に伸びている。反面、製品の試験、評価も従
来と同じ方法では、不充分となって来た。そこで、最近
は、デバイス自体に試験、評価をサポートする特殊機能
を持っていて、試験、評価の時短、効率向上に役だてて
いる。この特殊機能は、ユーザが通常使用時には、作動
しないよう、特定パッドに通常条件外の高電圧を加えた
時のみ、作動する様になっている。しかし、デバイスの
マルチプレクス化、高速化等に対応するため、ライター
等が複雑化してノイズが電源、各パッドに乗り易くなっ
ていて、通常使用条件でも特殊機能が、動作してしまう
ことがある。この問題は、今後、益々深刻なものになっ
ていくと予想され、ノイズに強い高電圧検出回路を開発
する必要がある。

従来の試験回路は、第６図に示すように、Ｐチャネルト
ランジスタ１１　，　１２　，　１３、及びＮチャネル
トランジスタ１４よりなる高電圧検出回路ｌ１及び高電
圧検出回路１の出力を波形整形するインバータ２．３（
各々はＰチャネルトランジスタ及びＮチャネルトランジ
スタの対）よりなる。すなわち、高電圧検出回路１は、
アドレス信号、制御信号用パッドと共用であるパッドＰ
０に印加された？圧ｖ０が通常モードの電源電圧Ｖｃｃ
より十分高い電圧Ｖｔｈ＋を超えたことを検出し、この
場合に、試験指令信号（ハイレベル）を送出する。これ
により、図示しない回路により特殊の試験機能を行わせ
るようにするものである。上記電圧Ｖい，は、Ｐチャネ
ルトランジスタの段数に依存し、すなわち、Ｖｒｈ＋　＝Ｖｃ−。＋　Ｖ　ｔｈ　（１１）　＋　Ｖ
　ｔｈ　（１２）　＋Ｖ■（１３）＋α ただし、ｖｔｈ（ｕ）はトランジスタ１１のしきい値電
圧Ｖｔｈ（１２）はトランジスタ１２のしきい値電圧Ｖｉｈ（１３）はトランジスタ１３のしきい値電圧 αはバックゲート効果によりしきい値電圧のずれ分によって決定される。なお、第６図（及び他の図）にお
けるトランジスタはすべてエンハンスメント型であり、
また、インバータ２．３の段数は適宜変更される。

〔発明が解決しようとする課題〕

しかしながら、第６図においては、パッドＰ０及びその
配線にはキャパシタＣ等の容量結合があり、この結果、
ＤＣ的なノイズによりパツドＰ。

の電圧Ｖ０が上述のＶｔｈｌ以上になることがあり、こ
の結果、試験回路が誤動作するという課題がある。また
、スパイク等のＡＣ的ノイズがパツドＰ０にのり、やは
り、パッドＰ。の電圧Ｖ０が上述のＶＢＩＩ以上になる
ことがあり、この結果、試験回路が誤動作するという課
題がある。

したがって、本発明の目的は、ＤＣ的または／及びＡＣ
的ノイズによる誤動作を防止することにある。

〔課題を解決するための手段および作用〕上述の課題を
解決するための手段は、第ＩＡ図、第ＩＢ図、第ＩＣ図
に示される。

第ＩＡ図においては、本来の第１の高電圧検出回路１の
検出電圧Ｖｔｈｌより低い電圧Ｖ　ｔｈ２を検出する第
２の高電圧検出回路４を付加し、さらに、パッドＰ。と
接地端子ＧＮＤとの間にスイッチング手段５を設け、こ
れを第２の高電圧検出回路４の出力によりオン、オフす
る。すなわち、ＤＣ的ノイズによりバッドＰ。の電圧Ｖ
０が上昇するが、本来の試験モード電圧Ｖｔｈｌより低
い場合（ただし、通常モードの電源電圧Ｖｃｃより高い
）、第２の高電圧検出回路４はスイッチング手段５をオ
ンにする。これにより、ＤＣ的なノイズで寄生容量の容
量結合によるパッドＰ０の電圧ｖ０の上昇があった場合
には、スイッチング手段５のオンによりパッドＰ０上の
電荷は放電されることになる。

つまり、ＤＣ的なノイズは実質的に排除される。

第ＩＢ図においては、本来の高電圧検出回路１の出力（
ハイレベル）が所定期間Ｔ持続したか否かを判別する持
続判別回路６を設け、高電圧検出回路１の出力が所定期
間Ｔを持続した場合のみ、その出力を制御信号たとえば
試験指令信号として送出するようにしたものである。こ
れにより、短かい周期のＡＣ的ノイズがパッドＰ０にの
りその電圧Ｖ０が動いても、実質的に排除される。

第ＩＣ図においては、第ＩＡ図の構成要素及び第ＩＢ図
の構成要素とを合体させたものである。

これにより、ＤＣ的ノイズ及びＡＣ的ノイズが共に実質
的に排除される。

〔実施例〕

第２図は本発明に係る半導体装置の第１の実施例を示す
回路図であって、第６図の回路に、高電圧検出回路４及
びスイッチングトランジスタとしてのＮチャネルトラン
ジスタ５が付加されている。

高電圧検出回路４は高電圧検出回路ｌと同様な構成であ
るが、高電圧検出回路１に比較してＰチャネルトランジ
スタの段数が少ない。すなわち、高電圧検出回路４の検
出電圧Ｖ　ｔｈ２は高電圧検出回路１の検出電圧Ｖｔｈ
．より低い。また、Ｎチャネルトランジスタ５は本来の
高電圧（＞Ｖｔｈ＋）がバッドＰ０に印加された場合に
は本来の高電圧検出回路１が動作するのに十分な程小型
であるものとする。したがって、・パッドＰ０の電圧Ｖ
０が、ＤＣ的ノイズにより、Ｖｔｈ２＜　Ｖｏ　＜　Ｖｔｈ＋となった場合には、高電圧検出回路１の出力はハイレベ
ルとならないが、高電圧検出回路４の出力はハイレベル
となり、この結果、トランジスタ５はオンとなり、ＤＣ
的ノイズによって上昇したパッドＰ。の電圧Ｖ。は立下
ることになる。また、他の手段により、パッドＰ。の電
圧Ｖ。が試験モードとされ、Ｖ　ｏ　　＞　Ｖ　ｉ　ｈ　Ｉとなった場合には、両高電圧発生回路１・４もハイレベ
ル出力を送出するが、この場合には、トランジスタ５の
オン電流は小さく、したがって、高電圧検出回路ｌのハ
イレベル出力は確保される。

この結果、試験指令信号（ハイレベル）も確保される。

第３図は本発明に係る半導体装置の第２の実施例を示す
回路図であって、第６図の構成要素に対して遅延回路６
ｌ及びノア回路６２よりなる持続判別回路６を付加して
ある。なお、第６図のインバータ３の役目はノア回路６
２によりされている。

また、遅延回路６１は所定期間Ｔを決定するものであり
、複数のインバータにより適宜設計でき、ノア回路６２
も周知の論理回路である。

第３図の回路動作を第４Ａ図、第４Ｂ図を参照して説明
する。第４Ａ図に示すように、ＡＣ的ノイズのためにパ
ッドＰ。上の電圧Ｖ。が、一瞬、高電圧検出回路１の検
出電圧Ｖｔｈ１　を超えると、高電圧検出回路ｌの出力
電圧ｖ１は、一瞬、ハイレベルとなり、この結果、イン
バータ２の出力Ｖ２は、一瞬、ローレベルとなる。イン
バータ２の出力Ｖ２は遅延回路６ｌによって所定期間Ｔ
だけ遅延され、ノア回路６２の一人力に供給され、また
、他方の入力にはインバータ２の出力Ｖ２が直接供給さ
れる。したがって、ＡＣ的ノイズによる一瞬の期間τが
ｒ＜Ｔであれば、ノア回路６２の出力（試験指令信号）
はローレベルに保持される。つまり、ＡＣ的ノイズによ
っては試験指令信号は送出されない。

他方、本来の試験モードでは、バッドＰ０上の電圧Ｖｏ
は所定期間Ｔ以上高く保持される。すなわち、第４Ｂ図
に示すように、Ｖ．　＞ＶＬｈ，の状態が期間Ｔ以上保
持される。この結果、高電圧検出回路ｌの出力Ｖ１　は
ハイレベルとなった後は、インバータ２の出力Ｖ２は所
定期間Ｔ後もローレベルに保持され、この結果、ノア回
路６２の両入力は所定期間Ｔ後にハイレベルとなり、試
験指令信号が送出されることになる。

第５図は゛本発明に係る半導体装置の第３の実施例を示
す回路図であって、第１の実施例及び第２の実施例を結
合したものである。これにより、ＤＣ的ノイズ及びＡＣ
的ノイズによる誤動作が共に防止される。

なお、上述の実施例における高電圧検出回路１．４のト
ランジスタの段数は図示の例に限定されるものでなく、
検出電圧ＶＬｈｌ＋　Ｖｔｈ２に応じて適宜変更され得
るが、高電圧検出回路４のトランジスタの段数は高電圧
検出回路１のそれより常に少ない。

〔発明の効果〕

以上説明したように本発明によれば、試験用パッドの周
辺回路による容量結合によるＤＣ的ノイズもしくは／及
びＡＣ的ノイズによる試験回路の誤動作を防止できる。

【図面の簡単な説明】

第ＩＡ図、第ＩＢ図、第ＩＣ図は本発明の基本構成を示
すブロック図、第２図、第３図、第５図は、本発明に係る半導体装置の
第１、第２、第３の実施例を示す回路図、第４Ａ図、第
４Ｂ図は第３図の回路動作を示すタイミング図、第６図は従来の半導体装置における試験回路の一例を示
す回路図である。１・・・第１の高電圧発生回路、２．３・・・インバータ、４・・・第２の高電圧発生回路、５・・・スイッチングトランジスタ６・・・持続判別回路。ＧＮＤ第ＩＡ図第１Ｂ図第２の実施例第図試験指令信号異常な場合の動作第４Ａ図試験指令慣号一一一一一一「一一一一第４Ｂ図　正常な場合の動作

Claims

【特許請求の範囲】１、パッド（Ｐ＿０）と、該パッドに印加された電圧（Ｖ＿０）が通常モードの電
源電圧（Ｖ＿ｃ＿ｃ）より高い第１のしきい値電圧（Ｖ
＿ｔ＿ｈ＿１）を超えたことを検出する第１の高電圧検
出回路（１）と、前記パッドに印加された電圧が前記通常モードの電源電
圧（Ｖ＿ｃ＿ｃ）と前記第１のしきい値電圧（Ｖ＿ｔ＿
ｈ＿１）との間の第２のしきい値電圧（Ｖ＿ｔ＿ｈ＿２
）を超えたことを検出する第２の高電圧検出回路（４）
と、前記パッドと接地端子（ＧＮＤ）との間に接続され、該
パッドに印加された電圧が前記第２のしきい値電圧を超
えたときにオンとされるスイッチング手段（５）と、を具備し、前記パッドに印加された電圧が前記第１のし
きい値を超えたときに前記第１の高電圧検出回路が制御
信号を発生するようにした半導体装置。２、パッド（Ｐ＿０）と、該パッドに印加された電圧（Ｖ＿０）が通常モードの電
源電圧（Ｖ＿ｃ＿ｃ）より高いしきい値電圧（Ｖ＿ｔ＿
ｈ＿１）を超えたことを検出する高電圧検出回路（１）
と、該高電圧検出回路の出力が所定期間持続したか否か
を判別する持続判別回路（６）と、を具備し、前記パッドに印加された電圧が前記しきい値
を超えた状態にあって該状態が前記所定期間持続したと
きに前記持続判別回路が制御信号を発生するようにした
半導体装置。３、パッド（Ｐ＿０）と、該パッドに印加された電圧（Ｖ＿０）が通常モードの電
源電圧（Ｖ＿ｃ＿ｃ）より高い第１のしきい値電圧（Ｖ
＿ｔ＿ｈ＿１）を超えたことを検出する第１の高電圧検
出回路（１）と、前記パッドに印加された電圧が前記通常モードの電源電
圧（Ｖ＿ｃ＿ｃ）と前記第１のしきい値電圧（Ｖ＿ｔ＿
ｈ＿１）との間の第２のしきい値電圧（Ｖ＿ｔ＿ｈ＿２
）を超えたことを検出する第２の高電圧検出回路（４）
と、前記パッドと接地端子（ＧＮＤ）との間に接続され、該
パッドに印加された電圧が前記第２のしきい値電圧を超
えたときにオンとされるスイッチング手段（５）と、前記第１の高電圧検出回路の出力が所定期間持続したか
否かを判別する持続判別回路（６）と、を具備し、前記
パッドに印加された電圧が前記第１のしきい値を超えた
状態にあって該状態が前記所定期間持続したときに前記
持続判別回路が制御信号を発生するようにした半導体装
置。