KR100569382B1 - 데이터 선택 논리 회로 - Google Patents

Abstract

본 발명에 따른 데이터 선택 논리 회로는 다수의 서로 다른 입력신호들 중에서 선택신호에 의해 어느 하나의 입력신호를 선택하여 전송하는 기능을 수행하기 위해, 입력신호들을 선택신호의 상태에 따라 선택적으로 전송하는 다수의 논리 수단들과, 서로 다른 입력신호들이 입력되는 입력단자들과 다수의 논리 수단들을 선택신호의 상태에 따라 물리적으로 단절시키는 다수의 스위치 수단들을 포함하여, 다수의 서로 다른 입력 신호들 선택 신호에 따라 MOS 스위치의 물리적인 상태가 설정되어 내부 게이트 캐패시턴스(gate capacitance) 성분을 충전 또는 방전시키지 않기 때문에 소비 전력을 줄일 수 있다.

Description

데이터 선택 논리 회로{Data selection logic circuit}

도 1은 종래 기술에 따른 데이터 선택 논리 회로를 나타낸 상세 회로도.

도 2는 본 발명에 따른 데이터 선택 논리 회로를 나타낸 상세 회로도.

본 발명은 다수의 서로 다른 입력 신호들 중의 하나를 선택적으로 출력하는 데이터 선택 논리 회로에 관한 것으로, 보다 상세하게는 다수의 서로 다른 입력 신호들 중에서 선택되지 않은 입력신호가 입력되는 입력단자를 선택 신호에 따라서 그 물리적 연결 상태를 끊음으로써, 내부 게이트 캐패시턴스(gate capacitance) 성분을 충전 또는 방전시키지 않도록 하는 데이터 선택 논리 회로에 관한 것이다.

일반적으로 데이터 선택 논리 회로 중에서 가장 널리 사용되는 멀티플렉서(multiplexer; 이하 MUX라 한다)는 디지털 디자인에서 가장 널리 사용되는 게이트 중의 하나이고, 데이터 통신에서 여러 개의 송신 장치가 하나의 전송로를 공유하면서 각각 독립적으로 데이터를 전송할 수 있도록 해 주는 장치이다.

또한 MUX는 디지털통신의 다중화 장치로써 복수회로의 입력신호 중에서 선택제어 신호에 의해 어느 하나의 입력신호를 선택하여 출력회로에 실어주는 기능을 수행하는 데이터 선택 논리회로이다.

도 1은 종래 기술에 따른 데이터 선택 논리 회로를 나타낸 상세 회로도이다. 여기서는 2:1 MUX를 예를 들어 설명한다.

MUX는 서로 다른 입력신호들(I0, I1)을 선택신호(S)와 인버터(INV)에 의해 반전된 신호(/S)에 따라 선택적으로 출력하는 AND 게이트들(AND1, AND2)과, AND 게이트들(AND1, AND2)로부터 출력된 신호들을 OR 연산하여 출력신호(Y)로써 선택된 입력신호를 출력하는 OR 게이트(OR)를 포함한다.

종래 기술에 따른 MUX의 구조에서 특정 입력 신호가 선택되었을 때 선택되지 못한 신호들의 천이(transition)가 MUX 내부로 전파(propagation)되어 내부 게이트 캐패시터(gate capacitor)들을 충전 또는 방전시켜 불필요한 전력이 소모되는 문제점이 있다.

상기 문제점을 해결하기 위한 본 발명의 목적은, 다수의 서로 다른 입력신호들이 입력되는 입력단자에 선택신호에 따라 그 연결 상태가 결정되는 MOS 스위치를 연결하여 선택되지 않은 입력신호들의 입력단자를 물리적으로 단절하여 소모되는 전력을 줄이는 것이다.

상기 목적을 달성하기 위한 본 발명의 데이터 선택 논리 회로는 다수의 서로 다른 입력신호들 중에서 선택신호에 의해 어느 하나의 입력신호를 선택하여 전송하는 기능을 수행하는 데이터 선택 논리회로에 있어서, 상기 입력신호들을 상기 선택 신호의 상태에 따라 선택적으로 전송하는 다수의 논리 수단들; 및 상기 서로 다른 입력신호들이 입력되는 입력단자들과 상기 다수의 논리 수단들을 상기 선택신호의 상태에 따라 물리적으로 단절시키는 다수의 스위치 수단들을 포함하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 데이터 선택 논리 회로를 나타낸 상세 회로도이다. 여기서는 2:1 MUX를 예를 들어 설명한다.

MUX는 서로 다른 입력신호들(IN0, IN1)이 입력되는 입력단자들을 선택신호(S) 및 인버터(INV)에 의해 반전된 신호(/S)에 따라 선택적으로 연결하는 NMOS 트랜지스터들(NM1, NM2)과, NMOS 트랜지스터들(NM1, NM2)에 의해 선택적으로 연결된 입력단자를 통해 입력된 입력신호들(IN0, IN1)을 선택신호(S)와 인버터(INV)에 의해 반전된 신호(/S)에 따라 선택적으로 출력하는 AND 게이트들(AND1, AND2)과, AND 게이트들(AND1, AND2)로부터 출력된 신호들을 OR 연산하여 선택된 입력신호를 출력신호(Y)로써 출력하는 OR 게이트(OR)를 포함한다.

이와 같이 구성된 본 발명에 따른 MUX의 동작을 설명하면 다음과 같다.

먼저, 선택 신호(S)가 하이 레벨인 경우 제1 입력신호(IN0)가 인가되는 입력단자를 선택적으로 연결하는 NMOS 트랜지스터(NM1)가 턴 온 되어 제1 입력신호(IN0)가 제1 AND 게이트(AND1)에 입력된다. 이때, 선택 신호(S)가 하이 레벨이기 때문에 제1 입력신호(IN0)가 OR 게이트(OR)에 입력된다. 따라서 MUX의 출력신호로(Y)써 제1 입력신호(IN0)가 출력된다.

또한, 제2 입력신호(IN1)가 인가되는 입력단자를 선택적으로 연결하는 NMOS 트랜지스터(NM2)가 턴 오프 되어 물리적으로 연결이 끊어진다. 따라서 제2 입력신호(IN1)의 천이(transition)가 더 이상 제2 AND 게이트(AND2)에 영향을 주지 않기 때문에 제2 AND 게이트(AND2)의 게이트 캐패시턴스를 충전 또는 방전시키지 않는다. 따라서 MUX 내부에서 전력 소모가 줄어든다.

한편, 선택 신호(S)가 로우 레벨인 경우 인버터(INV)에 의해 반전된 선택신호(/S)가 하이 레벨이 되기 때문에 제2 입력신호(IN1)가 인가되는 입력단자를 선택적으로 연결하는 NMOS 트랜지스터(NM2)가 턴 온 되어 제2 입력신호(IN1)가 제2 AND 게이트(AND2)에 입력된다. 이때, 인버터(INV)로부터 출력된 신호(/S)가 하이 레벨이기 때문에 제2 입력신호(IN1)가 OR 게이트(OR)에 입력된다. 따라서 MUX의 출력신호(Y)로써 제2 입력신호(IN1)가 출력된다.

또한, 제1 입력신호(IN0)가 인가되는 입력단자를 선택적으로 연결하는 NMOS 트랜지스터(NM1)가 턴 오프 되어 물리적으로 연결이 끊어진다. 따라서 제1 입력신호(IN0)의 천이(transition)가 더 이상 제1 AND 게이트(AND1)에 영향을 주지 않기 때문에 제1 AND 게이트(AND1)의 게이트 캐패시턴스를 충전 또는 방전시키지 않는다. 따라서 MUX 내부에서 전력 소모가 줄어든다.

이상에서 살펴본 바와 같이, 본 발명에 따른 데이터 선택 논리 회로는 다수의 서로 다른 입력신호들이 입력되는 입력단자들을 선택신호에 따라 상태가 설정되는 MOS 스위치를 연결하여 선택되지 않은 입력신호들의 입력단자를 물리적으로 단절하여 내부에서 소모되는 전력을 줄일 수 있는 효과가 있다. 결과적으로 VLSI(very large scale integrated circuit)의 전력 소모를 줄일 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 다수의 서로 다른 입력신호들 중에서 선택신호에 의해 어느 하나의 입력신호를 선택하여 출력하는 기능을 수행하는 데이터 선택 논리회로에 있어서,

   상기 입력신호들과 상기 선택 신호들을 논리 조합하여, 상기 입력신호들을 상기 선택신호의 상태에 따라 선택적으로 출력하는 다수의 논리 수단들; 및

   상기 입력신호들이 입력되는 입력단자들과 그에 대응하는 상기 다수의 논리 수단들을 상기 선택신호의 상태에 따라 물리적으로 단절시키는 다수의 스위치 수단들을 포함하는 것을 특징으로 하는 데이터 선택 논리 회로.
2. 제 1 항에 있어서,

   상기 스위치 수단은 MOS 스위치인 것을 특징으로 하는 데이터 선택 논리 회로.
3. 제 1 항에 있어서,

   상기 논리 수단은 상기 선택 신호의 상태에 따라 상기 스위치 수단에 의해 연결된 입력단자를 통해 입력된 상기 입력신호를 선택적으로 전송하는 다수의 전송 수단을 포함하는 것을 특징으로 하는 데이터 선택 논리 회로.
4. 제 3 항에 있어서,

   상기 논리 수단은 상기 전송 수단으로부터 출력된 신호들을 조합하여 선택된 신호의 논리 상태를 출력하는 논리 조합 수단을 더 포함하는 것을 특징으로 하는 데이터 선택 논리 회로.

Images