KR100269294B1 - 저전력소모로데이터라인을구동하는반도체메모리장치 - Google Patents

저전력소모로데이터라인을구동하는반도체메모리장치 Download PDF

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Abstract

본 발명은 저전력 소모로 데이터 라인을 구동하는 반도체 메모리 장치에 관한 것으로, 데이터를 전송하는 데이터 라인을 구비하는 반도체 메모리 장치에 있어서, 소정의 제어신호에 응답하여 입력되는 데이터를 상기 데이터 라인으로 출력하는 데이터 라인 구동부, 상기 데이터 라인 구동부로 입력되는 데이터가 하이 레벨일 때 상기 데이터 라인을 상기 반도체 메모리 장치의 전원 전압보다 낮은 소정 전압으로 충전시키는 데이터 라인 충전부, 상기 소정 전압을 동작 전압으로 사용하며 상기 데이터 라인의 전압을 그대로 유지하는 데이터 래치부, 및 상기 데이터 래치부로부터 출력되는 상기 데이터 라인의 데이터를 수신하는 수신부를 포함함으로써 반도체 메모리 장치의 전력 소모가 감소된다.

Description

저전력소모로 데이터 라인을 구동하는 반도체 메모리 장치{Semiconductor memory apparatus driving data line throgh low voltage consumption}
본 발명은 저전력소모로 데이터 라인을 구동하는 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 데이터 라인의 동작시 스윙전압을 작게 함으로써 데이터 라인의 동작에 의한 전력 소모를 줄이고 고주파수의 동작 실현이 가능한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고주파수(High frequency)를 구현하면서 저전력 소모에 대한 회로 기술 개발이 필요하게 된다. 고주파수 동작을 위해서는 칩의 동작이 빠른 시간에 자주 이루어져야함으로 칩 내부의 기생 캐패시터의 로딩(loading)을 위한 충전과 방전이 자주 이루어져서 그 만큼 전력 소모의 증대를 가져오게 된다. 이와 같은 소모전력은 다음의 수학식 1과 같이 표현된다.
P = cvf
여기서, P 는 소모전력을, c는 기생 캐패시터의 용량을, v는 인가전압을, f는 동작주파수를 각각 나타낸다.
수학식 1에서 살펴본 바와 같이, 칩의 소모전력은 기생 캐패시터의 용량과, 인가전압 및 동작 주파수에 비례하며, 동작 주파수를 크게 하기 위해서는 그 만큼 전력 소모의 증가를 수반한다. DRAM 같은 반도체 메모리 장치에서 소모전력의 증가는 칩의 온도 저항(thermal resistance)을 증가시키므로써 온도를 상승시키고, 이 온도 상승으로 인하여 리프래쉬 타임을 감소시킨다. DRAM 의 리프래쉬 타임은 반도체 메모리 장치의 중요한 성능 중의 하나이므로 리프래쉬 타임의(Refresh time) 감소는 반도체 메모리 장치의 성능을 떨어뜨리는 결과를 초래한다.
도 1은 종래 기술의 데이터 라인의 제어회로를 나타낸 도면이다.
도 1에 도시된 장치는 소정의 구동 제어신호(DE)에 의해 데이터 라인을 구동하는 데이터 라인 구동부(100), 데이터 라인의 기생 캐패시터(102), 구동된 데이터 라인의 데이터를 유지하는 데이터 래치부(104), 소정의 수신 제어신호(RE)에 의해 데이터 래치부(104)로부터 데이터 라인의 데이터를 수신하는 수신부(106)로 이루어진다.
도 2는 도 1에 도시된 데이터 라인 제어회로의 상세한 구성을 나타낸 도면으로서, 데이터 라인 구동부(100)의 상세한 구성은 입력되는 데이터를 반전시키는 제1 인버터(1002), 제1 인버터(1002)의 출력신호를 반전시키는 제2 인버터(1004), 제2 인버터(1004)의 출력신호와 DE 신호를 입력으로 하여 논리곱하는 제1 낸드게이트(1006), 제1 인버터(1002)의 출력신호와 DE 신호를 입력으로 하여 논리곱하는 제2 낸드게이트(1008), 제1 낸드게이트(1006)의 출력신호와 제2 낸드 게이트(1008)의 출력신호를 반전시키는 제3 인버터(1010)의 출력신호 각각의 게이트단에 연결되어 제어되는 VCC전압과 VSS전압 사이에 직렬로 연결된 PMOS 트랜지스터(1012)와 NMOS 트랜지스터(1014)로 이루어진다. 또한, 래치부(104)는 두 개의 인버터로 구성되며, 데이터 수신부(106)의 상세한 구성은 신호에 의해 스위칭 동작이 수행되는 스위칭 수단(40), 스위칭 수단(40)에 의해 출력된 래치부(104)의 데이터를 유지하는 두 개의 인버터를 병렬로 연결한 래치수단(42)과 래치수단(42)의 출력신호를 반전시키는 인버터(44)로 이루어진다.
이와 같이 구성되는 종래의 데이터 라인 제어회로의 동작을 살펴보면, 데이터 라인 구동부(100)에 의해 데이터 라인(D1)(D2)이 구동되는데, 여기서 데이터 라인의 스윙전압은 VCC 내지 0 볼트로서, VCC 전압은 전 칩에 사용되는 전압이고 데이터 라인은 기생 캐패시터(102)를 가지고 있기 때문에 스윙전압이 높을수록, 기생 캐패시터(102)의 용량이 클수록, 데이터 라인의 동작 주파수가 클수록 전력소모는 증가한다. 즉, 데이터 라인 구동부(100)는 입력되는 데이터와 소정의 구동 제어신호인 데이터 인에이블 신호(DE)에 의해 데이터 라인을 구동한다. 즉, DE가 "하이"레벨로 인에이블되면 데이터의 상태에 따라 데이터 라인을 VCC 또는 0으로 구동하며 데이터 라인의 데이터는 데이터 래치부(104)에 유지되고, 데이터 수신부(106)는 소정의 수신 제어신호인 데이터 수신 인에이블 신호(RE)에 따라 동작된다 즉, RE가 "하이" 레벨이면 데이터 라인의 데이터를 유지하고 있는 데이터 래치부(104)로부터 데이터를 수신하고, RE가 "로우" 레벨이면 데이터 래치부(104)로부터 데이터를 수신하지 않는다. 다시 말해서 데이터 라인(102)의 데이터는 래치부(104)에 유지되어 있다.
반도체 메모리 장치에서 칩의 전력 소모는 데이터 라인의 동작에 의한 기생 캐패시터의 충/방전에 의해 소모되며, 그 소모량은 캐패시터의 용량과 충전되는 전압 및 동작 주파수에 비례하며, 기생 캐패시터의 용량은 데이터 라인의 길이와 폭(width)에 따라 다르므로 전력소모를 줄이는 방법은 칩의 동작전압을 낮춰야 한다. 그러나 칩의 동작 전압을 낮추게 되면 전력소모는 감소하지만 동작속도가 느려져서 성능을 저하시키는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 창출된 것으로서, 캐패시터의 용량이 큰 즉, 로딩이 큰 데이터 라인의 스윙전압레벨을 줄여 전력소모를 감소시키면서도 빠른 동작 주파수를 얻는 저전력소모로 데이터 라인을 구동하는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
도 1은 종래 기술의 데이터 라인의 제어회로를 나타낸 도면이다.
도 2는 도 1에 도시된 데이터 라인 제어회로의 상세한 구성을 나타낸 도면이다.
도 3은 본 발명에 따른 데이터 라인 구동 회로를 나타낸 도면이다.
도 4는 도 3에 도시된 데이터 라인 제어회로의 상세한 구성을 나타낸 도면이다.
도 5는 도 3에 도시된 장치의 제어 타이밍을 나타낸 도면이다.
상기의 목적을 달성하기 위하여 본 발명은,
데이터를 전송하는 데이터 라인을 구비하는 반도체 메모리 장치에 있어서, 소정의 제어신호에 응답하여 입력되는 데이터를 상기 데이터 라인으로 출력하는 데이터 라인 구동부, 상기 데이터 라인 구동부로 입력되는 데이터가 하이 레벨일 때 상기 데이터 라인을 상기 반도체 메모리 장치의 전원 전압보다 낮은 소정 전압으로 충전시키는 데이터 라인 충전부, 상기 소정 전압을 동작 전압으로 사용하며 상기 데이터 라인의 전압을 그대로 유지하는 데이터 래치부, 및 상기 데이터 래치부로부터 출력되는 상기 데이터 라인의 데이터를 수신하는 수신부를 포함하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 데이터 라인 구동부는 상기 입력되는 데이터가 로우 레벨일 때 상기 데이터 라인을 접지 전압으로 구동한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 3은 본 발명에 따른 데이터 라인 구동 회로를 나타낸 도면이다.
도 3에 도시된 장치는 소정의 제어신호(DE)에 의해 데이터 라인을 구동하는 데이터 라인 구동부(300), 데이터 라인의 기생 캐패시터(304), 데이터 라인 충전부(302), 구동된 데이터 라인의 데이터를 유지하는 데이터 래치부(306), 소정의 수신 제어신호(RE)에 의해 데이터 래치부(306)로부터 데이터 라인의 데이터를 수신하는 수신부(308)로 이루어진다. 여기서, 데이터 라인(304)을 제외한 데이터 라인 구동부(300)와 데이터 라인 수신부(308)는 칩의 동작 전압(VCC)에 의해 동작되고, 데이터 라인과 데이터 래치부(306)는 데이터 라인의 저전압 스윙을 위해 칩의 동작 전압(VCC)보다 낮은 레벨의 전압(VCCD)에 의해 동작된다. 즉, VCCD는 1/2VCC 이하이다.
도 3은 도 2에 도시된 본 발명에 따른 데이터 라인 구동회로의 상세한 구성을 나타낸 도면으로서, 데이터 라인 구동부(300)와 충전부(302)의 상세한 구성은 입력 데이터를 반전시키는 제1인버터(3002), 제1 인버터(3002)와 DE신호를 입력으로 하여 논리곱하는 낸드게이트(3004), 낸드 게이트(3004)의 출력신호를 반전시키는 제2인버터(3006), PRE 신호와 제2인버터(3006)의 출력신호가 각 게이트단에 연결되고 VCC전압과 VSS전압 사이에 직렬로 연결되어 동작하는 PMOS 트랜지스터(3010)와 NMOS 트랜지스터(3008)로 이루어진다. 기생 캐패시터(304)와 래치부(306)는 종래의 기술과 동일한 구성이다. 또한 데이터 수신부(308)의 상세한 구성은 래치부(306)의 출력신호와 1/2 VCCD 신호를 비교하는 비교수단(3080), 데이터의 수신이 완료되면 프리차지하는 프리차지 수단(3082) 및 RE 신호가 로우이면 받아들인 데이터를 유지하는 래치수단(3084)으로 이루어진다.
도 2에 도시된 본 발명에 의한 데이터 라인 구동 회로의 동작을 살펴보면 다음과 같다.
데이터 라인 구동부(300)에 의해 데이터 라인이 구동될 때 즉, 데이터 라인 인에이블 신호(DE)가 "하이" 레벨로 인에이블되면, 입력되는 데이터의 상태에 따라 데이터 라인의 기생 캐패시터에 전압이 스윙된다. 즉, 입력 데이터가 로우레벨이면 데이터 구동부(300)의 NMOS 트랜지스터(3008)가 동작되어 데이터 라인의 기생 캐패시터(304)는 로우 레벨로 방전되어, 수신부(308)에서는 데이터 라인의 데이터를 수신하며, 데이터 라인의 기생 캐패시터(304)는 충전부(302)에 의해 VCCD 전압으로 충전된다. 반면, 입력 데이터가 하이이면 데이터 라인의 기생 캐패시터(304)는 VCCD전압을 유지함으로 데이터 라인 구동부(300)의 동작속도는 높은 전압인 VCC에 의해 동작함으로 정상적으로 유지되고, 데이터 라인의 동작 속도는 높은 전압인 VCCD에 의해 동작함으로 전력소모를 줄임과 동시에 데이터 라인의 방전시 전압인 VCC보다 낮은 레벨인 VCCD를 활성화전압으로 방전하기 때문에 데이터 라인의 방전 속도를 그 만큼 빨리 할 수 있어서 디바이스의 속도를 개선할 수 있다. 데이터 라인의 전압 VCCD는 수신부(308)에서 감지할 수 있을 만큼의 전압이 필요함으로 NMOS 트랜지스터(3008)의 임계전압이 Vtn이면 수신부(308)에서 데이터 라인의 값을 받아들일 수 있으므로 VCC-Vtn 만큼의 전력 소모를 줄일 수 있다. 본 발명의 목적에서 처럼 본 회로수단의 사용은 칩의 소모전력을 줄임과 동시에 동작 속도를 빠르게 하여 고주파수 수행이 가능하다. 수신부(308)에서의 데이터 수신은 데이터 라인 인에이블 신호(RE)가 하이레벨로 인에이블되면 증폭기에 의해 데이터의 값이 1/2 VCCD와의 비교를 통하여 데이터를 받아들이고 RE가 로우레벨이 되면 데이터를 유지한다.
도 5는 도 3에 도시된 장치의 제어 타이밍을 나타낸 도면으로서, 데이터가 발생하면 DE 가 하이 레벨이 되어 데이터가 로우이면 데이터 라인을 로우레벨로 방전하고, 데이터가 하이 레벨이면 라인 데이터를 충전 레벨인 VCCD 레벨을 유지하며 수신부(308)에 의해 수신부의 인에이블 신호인 RE가 하이 레벨로 인에이블되면 데이터 라인의 값을 수신부(308)가 받아들이고 RE가 로우이면 수신부(308)는 받아들인 신호를 유지하고 데이터 라인의 수신이 완료되면 데이터 라인의 DE을 디스에이블시키고 충전신호 PRE에 의해 데이터 라인을 VCCD로 충전하는 것을 보여주는 것이며, 여기서 D1,D2는 데이터 라인의 구동부의 출력쪽과 수신부의 입력쪽을 나타낸 것이다.
상술한 바와 같이 본 발명에 의하면, 데이터 라인의 동작시 스윙전압을 작게 함으로써 데이터 라인의 동작에 의한 전력 소모를 줄이고 고주파수의 동작 실현이 가능한 효과를 갖는다.

Claims (2)

  1. 데이터를 전송하는 데이터 라인을 구비하는 반도체 메모리 장치에 있어서,
    소정의 제어신호에 응답하여 입력되는 데이터를 상기 데이터 라인으로 출력하는 데이터 라인 구동부;
    상기 데이터 라인 구동부로 입력되는 데이터가 하이 레벨일 때 상기 데이터 라인을 상기 반도체 메모리 장치의 전원 전압보다 낮은 소정 전압으로 충전시키는 데이터 라인 충전부;
    상기 소정 전압을 동작 전압으로 사용하며 상기 데이터 라인의 전압을 그대로 유지하는 데이터 래치부; 및
    상기 데이터 래치부로부터 출력되는 상기 데이터 라인의 데이터를 수신하는 수신부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이터 라인 구동부는 상기 입력되는 데이터가 로우 레벨일 때 상기 데이터 라인을 접지 전압으로 구동하는 것을 특징으로 하는 반도체 메모리 장치.
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