KR100362897B1 - 전하 재사용을 이용한 저 소비전력 메모리 및 비메모리 장치 - Google Patents
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Abstract
본 발명은 완전히 소비되는 게이트 커패시턴스의 전하를 다음에 구동될 워드라인에 전송하여 재사용함으로써 전력소비를 절감하는 전하 재사용을 이용한 저전력 메모리 및 비메모리 장치에 관한 것이다.
본 발명은 다수의 디코더들과, 다수의 워드라인들을 구비한 메모리 및 비메모리 장치에 있어서, 제 1워드라인과 접지단 사이에 연결되어 제 1워드라인이 방전되는 것을 제어하는 제 1전송 제어부와, 제 2워드라인과 접지단 사이에 연결되어 제 2워드라인이 방전되는 것을 제어하는 제 2전송 제어부와, 제 1워드라인의 타단과 제 2워드라인의 타단 사이에 연결되고 제 1전송 제어 신호에 응답하여 제 1워드라인의 전압이 제 2워드라인으로 전송되는 것을 제어하는 제 1전송 스위치와, 제 1전송 스위치와 제 2워드라인의 타단 사이에 연결되고 제 2전송 제어 신호에 응답하여 제 2워드라인의 전압이 제 1워드라인으로 전송되는 것을 제어하는 제 2전송 스위치로 구성된다.
Description
본 발명은 저전력 메모리 및 비메모리 장치에 관한 것으로서, 더욱 상세하게는 완전히 소비되는 게이트 커패시턴스의 전하를 다음에 구동될 워드라인에 전송하여 재사용함으로써 전력소비를 절감하는 전하 재사용을 이용한 저전력 메모리 및 비메모리 장치에 관한 것이다.
메모리 중 에스램(SRAM)은 디램(DRAM)과 같이 기억된 내용을 읽고, 기억시킬 수 있는 메모리로 여섯 개의 쌍안정 회로로된 플립플롭으로 구성되어 디램에서 필요로 하는 기억 보유 동작인 리프레쉬 동작이 불필요하며, 점차 그 응용분야가 급속도로 확대되고 있다.
일반적으로 메모리중 에스램(SRAM)은 저소비 전력 에스램과 고속 에스램으로 분류된다. 저소비 전력 에스램은 건전지로 동작되는 휴대용 단말기, 휴대용 컴퓨터 등과 같이 데이터 보유가 필요한 휴대용 기기를 비롯하여 프린터, 팩시밀리 등과 같은 일반전자기기에 널리 사용되고 있으며, 특히, 휴대용 기기의 증가는 상대적으로 저전력을 요구하게 되고 있다.
한편, 참고 도면 도 1은 종래의 에스램 반도체 장치의 메모리 셀 회로도이다.
도 1에 도시된 바와 같이, 종래의 에스램 램 반도체 장치(10)는 다수의 메모리 셀들(11, 12, 13 및 14)과, 다수의 프리차지부(3 및 4)와, 다수의 워드라인들(6 및 7)로 구성된다.
상기 메모리 셀들(11, 12, 13 및 14)에는 '0'또는 '1'의 데이터가 저장되며,제 1 및 제 2 메모리 셀(11 및 12)는 제 1워드라인(6)에 연결되고, 제 3 및 제 4메모리 셀들(13 및 14)은 제 2워드라인(7)에 연결되어 있다.
상기 제 1프리차지부(3)는 제 1 및 제 3메모리 셀들(11 및 13) 에 연결되어 제 1 및 제 3메모리 셀들(11 및 13)을 프리차지(precharge)시키고, 상기 제 2프리차지부(4)는 제 2 및 제 4메모리 셀들(12 및 14)에 연결되어 제 2 및 제 4메모리 셀들(12 및 14)을 프리차지시킨다.
제 1 내지 제 4메모리 셀들(11, 12, 13 및 14)은 그 구성 및 기능이 모두 동일하다. 각 메모리 셀을 제 2메모리 셀(12)을예를 들어 설명한다.
제 2메모리 셀(12)은 제 1 및 제 2 PMOS 트랜지스터들(21 및 22)과 제 1 및 제 2 NMOS 트랜지스터들(31 및 32) 및 패스 트랜지스터들(33 및 34)인 제 3 및 제 4 NMOS 트랜지스터들(33 및 34)로 구성된다. 상기 패스 트랜지스터들(33 및 34)의 게이트에 제 1워드라인(6)이 연결되어 상기 패스 트랜지스터들(33 및 34)의 게이팅을 제어한다. 상기 제 1PMOS 트랜지스터(21)의 게이트는 제 1NMOS 트랜지스터(31)의 게이트 및 제 2NMOS 트랜지스터(32)의 입력단에 연결되고, 상기 제 2PMOS 트랜지스터(22)의 게이트는 제 1NMOS 트랜지스터(31)의 게이트 및 제 2NMOS 트랜지스터(32)의 입력단에 연결되어 있다.
따라서, 상기 제 1PMOS 트랜지스터(21)를 흐르는 전류는 제 1PMOS 트랜지스터(21)와 제 1NMOS 트랜지스터(31)의 게이트들에서 전하의 손실을 보충하고, 상기 제 2PMOS 트랜지스터(21)를 흐르는 전류는 제 2PMOS 트랜지스터(22)와 제 2NMOS 트랜지스터(32)의 게이트들에서 전하의 손실을 보충한다. 예를 들어, 제 2메모리셀(12)이 제 1PMOS 트랜지스터(21)의 게이트전압을 '0'으로 만드는 동작이라면, 제 1PMOS 트랜지스터(21)를 흐르는 전류는 제 2NMOS 트랜지스터(22)의 입력 캐패시턴스의 전하를 그대로 유지하게 된다. 이와 동시에 제 1NMOS 트랜지스터(31)의 입력 캐패시턴스가 방전하여 제 1NMOS 트랜지스터(31)의 게이트는 접지된다.
하지만, 상기와 같은 종래의 메모리 및 비메모리 장치들의 동작에서는 데이터의 읽기, 쓰기 동작시 디코터에 의한 워드라인 직접구동을 통하여 워드라인을 직접구동하고 이에 사용된 전류를 완전히 방출하는 방식을 사용하기 때문에 전력 효율이 나빠지는 문제점이 있다.
또한, 종래의 에스램 반도체 장치의 메모리 셀들(11, 12, 13 및 14)에 의해 소모되는 전력을 감소시키기 위해서, 메모리 셀을 저전압에서 동작시키는 연구가 진행되고 있는데, 이 경우 상대적으로 문턱전압(VT)이 낮게 되어 처리속도에 문제가 있고, 또한 집적도가 증가함에 따라 준문턱 전류(subthreshold current)도 증가하고, 신호 전하를 줄임으로써 에러율이 증가되는 등 해결해야 할 많은 문제점이 있다.
따라서, 저전압을 사용하지 않고도 메모리 셀에 의해 소요되는 전력을 감소시킬 수 있는 방법을 도모함이 기대된다.
본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 워드라인 구동시 사용된 전하를 완전히 방전하지 않고 이중 일부를 다음 워드라인 구동에 재사용함으로써, 각 메모리 셀들에 의해 소모되는 전력을 감소시킬 수있는 전하 재사용을 이용한 저전력 메모리 및 비메모리 장치를 제공하는 것이다.
도 1은 종래의 에스램 장치의 셀 회로도.
도 2는 본 발명의 일실시예에 따른 저전력 에스램 반도체 장치의 회로도.
도 3은 도 2에 도시된 저전력 메모리 셀에 대한 등가 회로도.
도 4는 도 2에 도시된 에스램 반도체 장치의 각 스위칭소자에 대한 신호 타이밍도.
도 5는 도 4에 도시된 신호 타이밍들에 따른 도 3의 커패시턴스들에서의 전하 충/방전 과정을 설명하기 위한 도면으로서,
도 5a는 Cg1=Cg2=Cline일 경우의 충/방전 과정에 대한 도면,
도 5b는 Cg1=Cg2≫Cline일 경우의 충/방전 과정에 대한 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
53, 54 : 프리차지부 56, 57 : 워드라인
61, 62, 63, 64 : 메모리 셀 71, 72 : 전송 스위치
75, 76 : 전송 제어부 79, 80 : 디코더
이와 같은 목적을 달성하기 위해서 본 발명에 따른 전하 재사용을 이용한 저전력 메모리 및 비메모리 장치는 제 1 및 제 2디코더들과, 상기 제 1 및 제 2디코더에 각각 일단들이 연결된 제 1 및 제 2워드라인들; 상기 제 1워드라인과 접지단 사이에 연결되고 제 1제어 신호에 응답하여 상기 제 1워드라인이 방전되는 것을 제어하는 제 1전송 제어부; 상기 제 2워드라인과 접지단 사이에 연결되고 제 2제어 신호에 응답하여 상기 제 2워드라인이 방전되는 것을 제어하는 제 2전송 제어부; 상기 제 1워드라인의 타단과 상기 제 2워드라인의 타단 사이에 연결되고 제 1전송 제어 신호에 응답하여 상기 제 1워드라인의 전압이 상기 제 2워드라인으로 전송되는 것을 제어하는 제 1전송 스위치; 및 상기 제 1전송 스위치와 상기 제 2워드라인의 타단 사이에 연결되고 제 2전송 제어 신호에 응답하여 상기 제 2워드라인의 전압이 상기 제 1워드라인으로 전송되는 것을 제어하는 제 2전송 스위치를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1전송 스위치는 상기 제 1워드라인의 타단에 제 1전극이 연결되고 상기 제 2전송 스위치에 제 2전극이 연결되며 상기 제 1전송 제어 신호를 게이트 입력으로 하는 NMOS 트랜지스터이고, 상기 제 2전송 스위치는 상기 제 1전송스위치에 제 1전극이 연결되고 상기 제 2워드 라인의 타단에 제 2전극이 연결되며 상기 제 2전송 제어 신호를 게이트 입력으로 하는 NMOS 트랜지스터인 것이 바람직하다.
또한, 상기 제 1전송 제어부는 상기 제 1워드라인에 드레인이 연결되고 접지단에 소오스가 연결되며 상기 제 1제어 신호를 게이트 입력으로 하는 NMOS 트랜지스터이고, 상기 제 2전송 제어부는 상기 제 2워드라인에 드레인이 연결되고 접지단에 소오스가 연결되며 상기 제 2제어 신호를 게이트 입력으로 하는 NMOS 트랜지스터인 것이 바람직하다.
본 발명의 바람직한 실시예를 첨부 도면에 의거 상세히 설명하면 다음과 같다.
첨부된 도면 도 2는 본 발명의 일실시예에 따른 에스램 반도체 장치의 회로도이다.
도 2에 도시된 바와 같이, 본 발명은 제 1, 제 2, 제 3 및 제 4메모리 셀들(61, 62, 63 및 64)과, 제 1 및 제 2프리차지부(53 및 54)와, 제 1및 제 2워드라인들(56 및 57)과, 제 1 및 제 2전송 스위치들(71 및 72)과, 제 1 및 제 2전송 제어부들(75 및 76)과, 제 1 및 제2디코더들(79 및 80)로 구성될 수 있다.
상기 제 1 및 제 2디코더들(79 및 80)은 전원 전압(Vdd)에 소오스들이 연결되고 각각 제 1 및 제 2디코더 제어 신호들(SC1 및 SC2)를 그 게이트 입력 신호들로 갖는 PMOS 트랜지스터들로 구성된다. 상기 제 1 및 제 2디코드들(79 및 80)은상기 제 1 및 제 2디코더 제어 신호들(SC1 및 SC2)이 논리 로우(low)이면 턴온(turn-on)되고, 상기 제 1 및 제 2디코더제어 신호들(SC1 및 SC2)이 논리 하이(high)이면 턴오프(turn-off)된다.
상기 제 1디코더(79)에 제 1워드라인(56)의 일단이 연결되고, 상기 제 2디코더(80)에 제 2워드라인(57)의 일단이 연결된다. 따라서 상기 제 1디코더(79)가 턴온되면 상기 제 1워드라인(56)은 상기 전원 전압(Vdd)에 의해 충전되고, 상기 제 2디코더(80)가 턴온되면 상기 제 2워드라인(57)은 상기 전원 전압(Vdd)에 의해 충전된다.
상기 제 1, 제 2, 제 3 및 제 4메모리 셀들(61, 62, 63 및 64)에는 '0' 또는 '1'의 데이터가 저장되는 곳으로, 제 1 및제 2메모리 셀들(61 및 62)은 제 1워드라인(56)에 연결되고, 제 3 및 제 4메모리 셀들(63 및 64)은 제 2워드라인(57)에 연결되어 있다.
상기 제 1프리차지부(53)는 제 1 및 제 3메모리 셀들(61 및 63)에 연결되어 프리차지신호(Pre)가 액티브(active)될 때, 제 1 및 제 3메모리 셀들(61 및 63)을 프리차지시키고, 상기 제 2프리차지부(54)는 제 2 및 제 4메모리 셀들(62 및 64)에 연결되어 프리차지 신호(Pre)가 액티브될 때 제 2 및 제 4메모리 셀들(62 및 64)을 프리차지시킨다. 상기 제 1프리차지부(53)는 상기 전원 전압(Vdd)에 소오스들이 연결되고 상기 제 1 및 제 2메모리 셀들(61 및 62)에 드레인들이 연결되며 프리차지 신호(Pre)를 그 게이트 입력 신호로 갖는 PMOS 트랜지스터들로 구성된다. 따라서 상기 제 1프리차지부(53)는 상기프리차지 신호(Pre)가 논리 로우로 액티브이면 상기 제 1 및 제 3메모리 셀들(61 및 63)을 프리차지시키고, 상기 프리차지 신호(Precharge)가 논리 하이로 인액티브(inactive)이면 비활성화된다. 상기 제 2프리차지부(54)는 상기 제 1프리차지부(53)와 동일한 구성을 갖고, 동일한 동작을 수행한다.
상기 제 2메모리 셀(62)은 데이터를 전달하는 패스 트랜지스터들(93 및 94)인 두 개의 NMOS 트랜지스터들(93 및 94)과,데이터를 래치하는 두 개의 PMOS 트랜지스터들(81 및 82) 및 두 개의 NMOS 트랜지스터들(91 및 92)로 구성되어 있다. 상기 패스 트랜지스터들(93 및 94)의 게이트에 제 1워드라인(56)이 연결되어 상기 패스 트랜지스터들(93 및 94)의 게이팅을 제어한다. 상기 제 1, 제 3 및 제 4메모리 셀들(61, 63 및 64)은 상기 제 2메모리 셀(62)과 그 구성과 동작이 동일하다.
상기 제 1 및 제 2전송 제어부들(75 및 76)은 상기 제 1 및 제 2워드라인들(56 및 57)에 드레인들이 각각 연결되고 소오스들은 접지(GND)에 연결되며, 게이트 입력들로는 각각 제 1제어 신호(SD1)와 제 2제어 신호(SD2)를 갖는 NMOS 트랜지스터들로 구성된다. 상기 제 1 및 제 2제어 신호들(SD1 및 SD2)이 논리 하이일 때 상기 제 1 및 제 2전송 제어부들(75 및76)은 활성화된다.
상기 제 1전송 스위치(71)는 제 1전극이 상기 제 1워드라인(56)에 연결되고 제 1전송 제어 신호(ST1)를 게이트 입력 신호로 갖는 NMOS 트랜지스터로 구성한다. 따라서 상기 제 1전송 제어 신호(ST1)가 논리 하이이면 상기 제 1전송 스위치(71)는 턴온된다.
상기 제 2전송 스위치(72)는 제 1전극이 상기 제 1전송 스위치(71)의 제 2전극에 연결되고 제 2전극은 상기 제 2워드라인(57)에 연결되며, 제 2전송 제어 신호(ST2)를 게이트 입력 신호로 갖는 NMOS 트랜지스터로 구성한다. 따라서 상기 제 2전송 제어 신호(ST2)가 논리 하이이면 상기 제 2전송 스위치(72)는 턴온된다.
한편, 도 3은 상기 도 2에 도시된 에스램 반도체 장치의 메모리 셀에 대한등가 회로도이다. 도 3에 도시된 바와 같이, 제 1캐패시터(Cg1)는 상기 제 1 및 제 2메모리 셀들(61 및 62)의 패스 트랜지스터들(93, 94, 95 및 96)의 게이트 캐패시턴스를 등가적으로 나타내고, 제 2캐패시터(Cg2)는상기 제 3 및 제 4메모리 셀들(63 및 64)의 패스 트랜지스터들(97, 98, 99 및 100)의 게이트 캐패시턴스를 등가적으로 나타낸다. 라인 캐패시터(Cline)는 제 1 및 제 2전송 스위치들(71 및 72)의 게이트 캐패시턴스를 나타낸다.
이하, 도 4와 도 5a 및 도 5b를 참조하여 도 3에 도시된 회로의 동작을 설명한다.
도 4는 상기 도 2에 도시된 반도체장치의 스위칭소자에 대한 신호 타이밍도들이고, 도 5a 및 도 5b는 상기 도 3에서 Cg1=Cg2=Cline일 경우와 Cg1=Cg2≫Cline일 경우에 대한 도 4에 도시된 신호 타이밍에 따른 전하의 충/방전 과정을 설명하기 위한 도면이다.
먼저, 도 5a를 참조하면, t1은 초기 상태로서 제 1전송 제어 신호(ST1)만 액티브된 상태이다. 따라서 제 1, 제 2 및 라인캐패시터들(Cg1, Cg2 및 Cline)에는 전하가 충전되어 있지 않다. t2가 되면 제 1디코더 신호(SC1)와 제 1전송 제어 신호(ST1) 및 제 2제어 신호(SD1)가 액티브된다. 그러면, 제 1캐패시터(Cg1)와 라인 캐패시터(Cline)에 전하가 충전된다. t3이 되면 제 1 및 제 2전송 제어 신호들(ST1 및 ST2)이 액티브되어 제 1캐패시터(Cg1)는 방전하므로 제 1, 제 2 및 라인캐패시터들(Cg1, Cg2 및 Cline)은 각각 (2/3)씩 충전되어 있다. t4가 되면 제 1제어 신호(SD1)와 제 2디코더 신호(SC2)및 제 2전송 제어 신호(ST2)가 액티브된다. 그로인하여 제 1캐패시터(Ca1)는 완전히 방전되고, 제 2 및 라인 캐패시터들(Ca2 및 Cline)이 충전된다. t5가 되면 제 1전송 제어 신호(ST1)와 제 2디코더 신호(SC2) 및 제 2전송 제어 신호(ST2)가 액티브되므로 제 1, 제 2 및 라인 캐패시터들(Cg1, Cg2 및 Cline)은 모두 (2/3)씩 충전된다. t6가 되면 t2와 마찬가지로 제 1 및 라인 캐패시터들(Cg1 및 Cline)이 충전되고 제 2캐패시터(Cg2)는 방전된 상태가 된다.
이와 같이 제 1, 제 2 및 라인 캐패시터들(Cg1, Cg2 및 Cline)의 캐패시턴스가 동일할 경우, 전단에 구동된 메모리 셀의패스 트랜지스터들(93~100)의 게이트 캐패시턴스 전하를 66%만 방전함으로써 33.3%의 전하를 절약하게 된다.
다음, 도 5b를 참조하면, 도 5b에서는 라인 캐패시터(Cline)의 캐패시턴스가 제 1 및 제 2캐패시터들(Cg1 및 Cg2)의 캐패시턴스보다 월등히 작으므로 도면에서 무시될 수 있다.
t1은 초기 상태로서 제 1전송 제어 신호(ST1)만 액티브된 상태이다. 따라서, 제 1 및 제 2캐패시터들(Cg1 및 Cg2)에는 전하가 충전되어 있지 않다. t2가 되면, 제 1디코더 신호(SC1)와 제 1전송 제어 신호(ST1) 및 제 2제어 신호(ST2)가 액티브된다. 그러면, 제 1캐패티서(Cg1)에 전하가 충전된다. t3이 되면 제 1및 제 2전송 제어 신호들(ST1 및 ST2)이 액티브되어 제 1캐패시터(Cg1)는 방전하므로 제 1 및 2캐패시터들(Cg1 및 Cg2)은 각각 (1/2)씩 충전된다. t4가 되면 제 1제어 신호(SD1)와 제 2디코더 신호(SC2) 및 제 2전송 제어 신호(ST2)가 액티브된다. 그로 인하여 제 1캐패시터(Cg1)는 완전히 방전되고, 제 2캐패시터(Cg2)가 충전된다. t5가 되면 제 1전송 제어 신호(ST1)와 제 2디코더 신호(SC2) 및 제 2전송 제어 신호(ST2)가액티브되므로 제 1 및 제 2캐패시터들(Cg1 및 Cg2)은 모두(1/2)씩 충전된다. t6가 되면 t2와 마찬가지로 제 1캐패시터(Cg1)가 충전되고 제 2캐패시터(Cg2)는 방전된 상태가 된다.
이와 같이 제 1 및 제 2캐패시터들(Cg1 및 Cg2)의 캐패시턴스는 서로 동일하면서 라인캐패시터(Cline)의 캐패시턴스보다 월등히 클 경우 전하의 재사용율은 약 50%가 된다.
한편, 본 발명에 대한 일실험예로서 한 워드라인에 16비트의 셀이 연결됐을 경우, 0ns에서 45ns까지의 소비전력은, 디코더에서 직접 메모리 셀을 구동할 경우는 10.777mW이고, 본 발명에 따른 전하 재사용을 적용할 경우는 0ns에서 45ns까지의 소비전력은 16ns, 26ns, 36ns에서 2.0mA의 피크전류가 전송되어 재사용되므로 10.439mW가 되었다. 따라서, 본 발명에 의하면, 1024bit가 연결될시 매 클럭 마다 2.704mW의 전력을 절약하는 효과를 갖는다.
본 발명은 전술한 실시예에 국한되지 않고 본 발명의 기술 사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다.
상기한 바와 같이 이루어지는 본 발명에 의하면, 워드라인 구동시 사용된 전하를 완전히 방전하지 않고 재사용하기 때문에 소비전력의 절감을 도모할 수 있고, 전하의 재사용을 위한 별도의 커패시턴스를 만들지 않음으로써 커패시터에 따른 부피의 증가를 없앨 뿐만 아니라 처리속도의 저하도 유발시키지 않는 효과가 있다.
Claims (5)
- 제 1 및 제 2디코더들(79, 80);상기 제 1 및 제 2디코더들(79, 80)에 각각 일단들이 연결된 제 1 및 제 2워드라인들(56, 57);상기 제 1워드라인(56)과 접지단(GND) 사이에 연결되고 제 1제어 신호에 응답하여 상기 제 1워드라인(56)이 방전되는 것을 제어하는 제 1전송 제어부(75);상기 제 2워드라인(57)과 접지단(GND) 사이에 연결되고 제 2제어 신호에 응답하여 상기 제 2워드라인(57)이 방전되는 것을 제어하는 제 2전송 제어부(76);상기 제 1워드라인(56)의 타단과 상기 제 2워드라인(57)의 타단 사이에 연결되고 제 1전송 제어 신호에 응답하여 상기 제1워드라인(56)의 전압이 상기 제 2워드라인(57)으로 전송되는 것을 제어하는 제 1전송 스위치(71); 및상기 제 1전송 스위치(71)와 상기 제 2워드라인(56)의 타단 사이에 연결되고 제 2전송 제어 신호에 응답하여 상기 제 2워드라인(57)의 전압이 상기 제 1워드라인(56)으로 전송되는 것을 제어하는 제 2전송 스위치(72)를 포함하는 것을 특징으로하는 전하 재사용을 이용한 저전력 메모리 및 비메모리 장치.
- 제 1항에 있어서, 상기 제 1전송 스위치(71)는 상기 제 1워드라인(56)의 타단에 제 1전극이 연결되고 상기제 2전송 스위치(72)에 제 2전극이 연결되며 상기 제 1전송 제어 신호를 게이트 입력으로 하는 NMOS 트랜지스터인 것을 특징으로 하는 전하 재사용을 이용한 저전력 메모리 및 비메모리 장치.
- 제 1항에 있어서, 상기 제 2전송 스위치(72)는 상기 제 1전송 스위치(71)에 제 1전극이 연결되고 상기 제2워드 라인(57)의 타단에 제 2전극이 연결되며 상기 제 2전송 제어 신호를 게이트 입력으로 하는 NMOS 트랜지스터인 것을 특징으로 하는 전하 재사용을 이용한 저전력 메모리 및 비메모리 장치.
- 제 1항에 있어서, 상기 제 1전송 제어부(57)는 상기 제 1워드라인(56)에 드레인이 연결되고 접지단(GND)에 소오스가 연결되며 상기 제 1제어 신호를 게이트 입력으로 하는 NMOS 트랜지스터인 것을 특징으로 하는 전하 재사용을 이용한 저전력 메모리 및 비메모리 장치.
- 제 1항에 있어서, 상기 제 2전송 제어부(76)는 상기 제 2워드라인(57)에 드레인이 연결되고 접지단(GND)에 소오스가 연결되며 상기 제 2제어 신호를 게이트 입력으로 하는 NMOS 트랜지스터인 것을 특징으로 하는 전하 재사용을 이용한 저전력 메모리 및 비메모리 장치.
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