KR100758885B1 - 플래시 메모리용 고속 디코더 - Google Patents

Abstract

본 발명은 저전압 응용에 있어서 부스트 회로의 기생 용량 부하를 감소시키기 위해서 NMOS 회로를 사용하는 플래시 메모리용 워드선 구동기에 관한 것이다. 구동 트랜지스터의 게이트의 턴온 후에 단기간에 걸쳐서 구동기의 소스-드레인 회로의 턴온을 지연시키는 지연 방식으로 구동 트랜지스터의 게이트 용량에 의해 보조적인 부스트를 제공하도록 할 수 있다.

Description

플래시 메모리용 고속 디코더{HIGH SPEED DECODER FOR FLASH MEMORY}

도 1은 본 발명에 이용되는 플래시 메모리의 단면을 도시하는 회로도.

도 2는 본 발명의 워드선 구동기를 도시하는 회로도.

도 3은 본 발명에 이용되는 부스트 회로의 회로도.

도 4는 본 발명의 글로벌 x 디코더의 회로도.

도 5는 워드선 게이트 구동기의 회로도.

도 6a 및 도 6b는 본 발명에 이용되는 Vx 디코더의 회로도.

도 7은 본 발명의 동작으로 인한 파형을 도시하는 시간-진폭의 도면.

본 발명은 플래시 메모리용 디코더에 관한 것으로서, 특히 효율적인 부스트(boost) 동작을 보증하기 위해서 시간 지연 방식과 결합하여 NMOS 구동 회로를 이용하는 고속 x 디코더에 관한 것이다.

종래의 플래시 메모리는 블록에 배열되어 있는 부동 게이트 트랜지스터의 어레이 및 코어셀로 구성되어 있고, 부동 게이트 트랜지스터의 어레이의 특정 워드선 및 특정 비트선에 전원을 공급함으로써 개별적으로 어드레스 가능하다. 코어 셀 상의 "0"은 코어셀에 대해 4V 크기의 높은 턴온 임계 전압에 해당하고, 반면에 코어 셀 상의 "1"은 2V 크기의 낮은 턴온 임계 전압에 해당한다. 각각의 셀에 대한 워드선은 트랜지스터의 제어 게이트에 결합되고, 어드레스에 대한 비트선은 소스-드레인 회로에 전원을 공급한다. 소스-드레인 회로에 전원이 공급되는 동안에 셀의 워드선을 전술한 임계 전압 사이의 전압으로 구동시킴으로써 셀은 판독된다. 전류가 흐르면, 셀은 "1"을 포함하고, 전류가 흐르지 않으면, 셀은 "0"을 포함한다.

종래에, 플래시 메모리용의 워드선 구동 회로는 CMOS 구조로 결합되어 실행되었다. 이러한 CMOS 구조는 통상 5V 또는 그 이상의 V_CC 전원에서 잘 작동되었고, 여기서 기생 셀의 용량은 중요한 고려 대상이 되지 않았다. 그러나, 최근에는 전자 장치, 특히 플래시 메모리의 소형화의 진행에 수반하여 V_CC 전원의 크기가 점점 작아져서, 3V 크기에 이르게 되었다.

이러한 더욱 낮아진 V_CC 전원 때문에, 전압 부스팅 회로를 사용하여 부스트 전압(V_BST)을 제어 게이트에 공급할 필요가 있다. 이러한 전압 부스팅 회로는 기생 용량 부하의 영향에 매우 민감하다. 셀이 선택되기 위하여 글로벌 워드선이 낮아야 하는 것이 x 디코더에 대한 CMOS 구동기의 특징이다. 결과적으로, 선택되지 않는 모든 셀의 워드선은 높아야 하고, 이러한 동작 조건은 부스트 회로를 로딩시키고 속도를 저하시키게 된다. 따라서, 고속 동작을 위해서, 부스트 회로를 로딩시키지 않고 부스팅을 증가시키는 방법을 제공하는 것이 필요하다.

본 발명의 목적은 특수한 부스트를 제공하기 위해, 구동 트랜지스터의 게이트 용량을 이용하는 시간 지연 어드레싱 방식과 결합하여, NMOS 트랜지스터를 사용하는 워드선 구동기를 제공함으로써, 전술한 문제점을 해결하는 것이다.

도 1은 종래의 플래시 메모리(10)를 도시하고 있다. 플래시 메모리(10)는 예를 들어, 8 ×8 코어 셀의 어레이 또는 부동 게이트 트랜지스터(14)를 포함하는 블록(12)으로 배열된다. 각각의 블록(12)은 로컬 x 디코더(16)를 구비하고 있고, 그 입력이 양의 글로벌 워드선(PGW)과, 음의 글로벌 워드선(NGW)과, 8 개의 수직 워드선(AVW₀∼AVW₇)(도 1에서)이다. 로컬 x 디코더(16)의 출력은 워드선(WL₀∼WL₇)이고, 그 각각의 출력은 블록(12) 내의 각 행의 코어 셀(14)에 대한 워드선으로서 동작한다. 소정의 수평 행의 각각의 코어 셀(14)은 비트선 트랜지스터(Y₀∼Y₇) 중 선택된 하나의 비트선 트랜지스터를 턴온함으로써 어드레스 지정된다.

도 2는 본 발명에 따른 로컬 x 디코더(16)를 상세히 도시하고 있다. 도 1의 8×8의 블록의 경우, 워드선 신호(WL₀∼WL₇)를 생성하는 8 개의 구동기(20₀∼20₇)가 존재한다. 각각의 구동기는 직렬 결합된 한쌍의 n-트랜지스터(22, 24)와 워드선 게이트 n-트랜지스터(26)로 구성되어 있다. 트랜지스터(26)의 제어 게이트는 워드선 게이트 신호(WLG)에 결합되고, 이러한 워드선 게이트 신호(WLG)의 생성에 대해서는 도 5를 참조하여 상세히 설명한다.

WL₀ 등과 같은 1 개의 로컬 워드선이 선택된다면, PGW 및 WLG는 하이 상태이고, NGW는 로우 상태가 된다. 만약 AVWL₀이 이러한 상태하에서 로우에서 하이로 되면, WL₀은 AVWL₀ 레벨까지 상승할 것이다. AVWL₀, WLG 및 PGW는 도 3에 도시된 바와 같이, 부스트 전압원(V_BST)으로부터 전원 공급된다. 부스트 전압 발생기(30)는 부스트 커패시터(34)와 노드(38)에서 직렬로 결합되고, n-채널 트랜지스터(36)의 게이트-소스 회로와 병렬로 결합되는 인버터(32)로 구성될 수 있다.

통상적으로 높은 킥백(kickback) 전압(V_K)은 커패시터(34)의 V_BST 출력이 트랜지스터(36)를 통해 V_CC에 접속되도록 인버터(32)의 입력에 인가된다. 셀이 판독될 때, V_K는 로우가 되고, 노드(38)는 하이가 되어서 V_CC로 되고, 트랜지스터(36)가 차단됨으로써, V_BST는 V_CC와 커패시터(34)에 저장된 전압의 합과 일치한다. 판독 동작 후에, V_K는 하이 상태로 복귀하고 다음의 판독 동작을 위한 회로를 준비한다.

본 발명의 구동 회로의 경우 전술한 바와 같이, 단지 하나의 블록의 PGW는 WL₀ 등과 같은 로컬 워드선을 선택하기 위해 하이 상태가 될 것이다. PGW, WLG 및 AVWL이 모두 V_BST로부터 전원 공급되기 때문에, 도 3의 V_BST 발생기의 부하 용량은 고속의 워드선 구동이 가능하도록 최소한으로 억제된다.

전술한 회로는 V_BST 부하 문제를 해결할 수 있을 지라도, 본 발명에 따른 회로의 최적의 동작을 위해 특별한 타이밍 방식이 필요하다. 풀업 트랜지스터(22, 24)는 n-채널 트랜지스터이기 때문에, 트랜지스터(22)의 게이트인 노드(28)는 트랜지스터(22)를 턴온시키기에 충분하도록 하이 상태를 유지해야 한다. 본 발명에 따르면, 자체-부스팅 방식이 사용된다. 이러한 목적을 위해, PGW 및 WLG가 V_BST 레벨까지 상승하는 동안 노드(28)가 충분히 높은 전압에 도달할 때까지 AVWL 및 WL은 로우 상태를 유지한다. 그 후, AVWL이 V_BST까지 상승하도록 허용될 때, 트랜지스터(22)의 채널 용량의 작용에 의해 노드(28)의 전압은 V_BST 이상으로 자동적으로 승압된다.

통상적으로, 판독 동작은 외부 어드레스 입력에서의 변화가 있을 때마다 발생되는 내부의 ATD(어드레스 전이 검출) 펄스에 의해 수행된다. 이와 같이, 도 3과 관련하여 설명된 킥백 신호(V_K)는 ATD가 어드레스의 변화 직후 하이인 동안에 ATD 펄스에 의해 V_BST = V_CC로 유리하게 교체될 수 있고, V_BST는 ATD가 짧은 간격 후에 다시 로우(low) 상태로 복귀될 때 승압된다.

ATD 펄스는 본 발명의 회로에서 다수의 기능에 유용하다. 도 4는 본 발명에 따른 글로벌 x 디코더(40)를 도시하고 있다. 외부 어드레스는 NAND 디코드 게이트(42)에 의해 디코딩되고 트랜지스터(44a, 44b)로 구성되는 PGW 발생기에 제공된다. NAND 게이트(42)의 출력은 NOR 게이트(46)에 대한 입력을 구성하고, NOR 게이트(46)의 다른 입력은 ATD 펄스이다. NOR 게이트(46)의 출력은 NGW 신호를 형성하기 위해 인버터(48)에 의해 반전된다.

이와 같이, ATD 펄스의 기간 동안, NGW는 하이 상태가 될 것이고, PGW가 선택된다. 이때, 로컬 워드선(WL)은 도 2의 트랜지스터(24)에 의해 로우 상태가 된다. ATD 펄스의 끝에서, NGW 선 중의 하나가 선택되어 로우가 될 것이고, 도 3의 V_BST 발생기는 승압된 V_BST 전압을 출력할 것이다. 이로 인하여 도 2의 로컬 디코더가 로컬 워드선(WL)을 구동하도록 준비하게 할 수 있다.

도 5는 WLG 구동기의 바람직한 실시예를 도시하고 있다. WLG 신호는 수직 블록에 공통이다. 만약 수직 블록이 선택되면, WLG 신호는 V_BST가 될 것이고, 수직 블록이 선택되지 않으면, V_CC가 될 것이다. 이것은 도 5에 도시된 바와 같이 수행된다. 도 5의 수직 블록이 선택될 때, NAND 게이트(50)는 n-채널 트랜지스터(51)를 턴온시키고 노드(52)가 로우가 되도록 한다. 이것은 V_BST가 WLG를 통과하도록 트랜지스터(54)를 턴온시키고, 반면에 트랜지스터(56)는 오프된다. 만약 도 5의 블록이 선택되지 않는 경우라면, 노드(52)는 하이 상태가 되고, 트랜지스터(54)는 턴오프되고, 트랜지스터(56)는 턴온되고, V_CC가 WLG에 제공된다. 동시에, 트랜지스터(58a)는 턴오프되고, 트랜지스터(58b)는 턴온되고, 트랜지스터(58c)는 턴온되어, 트랜지스터(56)의 동작을 개선시키기 위해 노드(52)를 승압한다.

트랜지스터(22)의 채널 용량이 여분의 부스트를 위해 충전될 수 있도록, 도 2의 노드(28)가 V_BST로 충전될 때까지 AVWL 신호의 활성화를 지연시킬 필요성이 있다. 도 6a는 이러한 작업을 수행하기 위한 지연 회로(59)를 도시하고 있다. 이 도면에서, 셀렉터 NAND 게이트(60)는 인버터(62a, 62b), 커패시터(64) 및 NOR 게이트(66)에 의해 확장된 ATD 펄스인 추가의 입력(Nd)을 갖고 있다. 지연 회로(59)의 다른 버전은 도 6b에 도시되어 있는데, 이 도면에서 Nd는 단지 도 3의 노드(38)의 전환 신호이다.

ATD 또는 노드(38)가 하이 상태일 때, Nd는 로우 상태가 되고, ATD 펄스의 종료 후인 지연 시간이 경과된 후, 하이 상태로 복귀된다. 이와 같이, 특정의 AVWL이 선택될 지라도, Nd가 다시 하이 상태가 될 때까지[트랜지스터(68a)가 오프, 트랜지스터(68b)가 온, 트랜지스터(68c)가 온 상태임], 로우 상태를 유지한다[트랜지스터(68a)가 온, 트랜지스터(68b)가 오프, 트랜지스터(68c)가 오프 상태임]. 이 결과로서, AVWL이 로우 상태(0V)에서 하이 상태(V_BST)로 변화할 때, 트랜지스터(22)의 게이트 용량이 충전되고, 트랜지스터(22)의 게이트 전압에 결합되는데 필요한 시간을 허용한다.

도 7은 본 발명의 회로의 동작에서, 명세서에서 설명된 각종 신호의 시간 관계를 도시하고 있다.

본 발명에 따르면, 효율적인 부스트 동작을 보증하기 위해 시간 지연 방식과 결합하여 NMOS 구동 회로를 이용하는 고속의 x 디코더가 실현된다.

Claims (9)

1. 플래시 메모리용 어드레스 회로러서,

   a) V_CC 전원과;

   b) 상기 전원으로부터 V_CC 보다 큰 부스트 전압(boost voltage)을 주기적으로 생성하도록 배치된 부스트 회로와;

   c) 상기 플래시 메모리의 선택된 워드선을 어드레싱하기 위해 상기 부스트 전압에 의해 구동되는 x 디코더 회로

   를 포함하고,

   d) 상기 부스트 회로 상의 기생 용량의 부하를 최소한으로 억제하기 위해서 주어진 어드레스에 대하여 1 개의 워드선만을 하이 상태로 하도록 상기 x 디코더 회로가 배치되는 것을 특징으로 하는 플래시 메모리용 어드레스 회로.
2. 제1항에 있어서, 상기 x 디코더는 NMOS 회로를 포함하는 것인 플래시 메모리용 어드레스 회로.
3. 제1항에 있어서, 상기 부스트 전압에 의해 구동되는 수직의 x 디코더 회로를 더 포함하고,

   상기 수직 x 디코더는 주어진 어드레스에 대하여 1 개의 수직 워드선만을 하이 상태로 하도록 상기 수직 x 디코더가 배치되는 것인 플래시 메모리용 어드레스 회로.
4. a) 블록의 각 행과 결합된 글로벌 워드선과;

   b) 블록 내의 메모리 셀의 각 행과 결합된 로컬 워드선

   을 포함하고,

   c) 제어 게이트가 글로벌 워드선 구동기에 의해 제어되는, 한쌍의 직렬 결합된 트랜지스터를 구비하는 수직의 워드선 구동기에 의해 상기 로컬 워드선에 전원이 공급되며,

   d) 상기 구동기들의 타이밍을 결정하여, 상기 트랜지스터의 소스-드레인 회로에 전원이 공급되기 전 사전 결정된 시간에 상기 제어 게이트가 작동됨으로써, 상기 제어 게이트의 작동에 의해 상기 트랜지스터 채널의 용량에서 구축된 전압이 소스-드레인 회로에 전원이 공급될 때 상기 트랜지스터에 대해 턴온 부스트를 제공하는 것을 특징으로 하는 블록형 플래시 메모리용 어드레스 회로.
5. 코어 셀의 어레이를 각각 포함하며, 블록의 각각의 행이 양의 레일(rail) 및 음의 레일을 갖는 개별적인 글로벌 워드선과 결합되고, 블록 내의 셀의 각각의 행이 로컬 워드선을 가지며, 블록 내의 셀의 각각의 행은 개별적인 수직 워드선과 결합되는 블록의 어레이로 배치된 플래시 메모리에 있어서, 로컬 x 디코더는,

   a) 상기 수직 워드선 중의 하나의 워드선과 접지 사이에 직렬 결합된 제1 및 제2 n-트랜지스터를 포함하고, 상기 로컬 워드선은 상기 제1 및 제2 트랜지스터 사이에 접속되며,

   b) 상기 제1 트랜지스터의 게이트는 워드선 게이트 트랜지스터를 통해 상기 글로벌 워드선의 양의 레일에 결합되고,

   c) 상기 제2 트랜지스터의 게이트는 상기 글로벌 워드선의 음의 레일에 결합되는 것을 특징으로 하는 로컬 x 디코더.
6. 제5항에 있어서, 상기 글로벌 워드선, 상기 워드선 게이트 및 상기 수직 워드선은 부스트 전압원에 의해 전원 공급되는 것인 로컬 x 디코더.
7. 글로벌 워드선의 양의 레일 및 음의 레일을 출력하기 위한 글로벌 x 디코더에 있어서,

   a) 선택될 때에 출력이 하이 상태인 디코드 게이트와;

   b) 어드레스의 선택 후 하이 펄스를 발생하는 어드레스 전이 검출 신호원과;

   c) 상기 어드레스 전이 검출 펄스 기간 중에는 V_CC 전원 전압이고, 상기 어드레스 전이 검출 펄스 기간 후에는 부스트 전압으로 상승하는 부스트 전압원과;

   d) 상기 부스트 전압원으로부터 접지로 직렬 결합된 p-채널 트랜지스터 및 n-채널 트랜지스터 - 여기에서, 상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 게이트는 서로 결합되고 상기 디코드 게이트의 출력에 동작 가능하게 결합됨 - 와;

   e) 상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 소스-드레인 회로의 상호 결합부에 결합된 상기 글로벌 워드선의 양의 레일과;

   f) 상기 부스트 전압원과 상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 상기 결합된 게이트 사이에 결합된 p-채널 부스팅 트랜지스터 - 여기에서, 상기 부스팅 트랜지스터의 게이트는 상기 양의 레일에 결합됨 - 와;

   g) 상기 디코드 게이트와 상기 어드레스 전이 검출 펄스의 출력이 입력이 되는 NOR 게이트와;

   h) 상기 글로벌 워드선의 상기 음의 레일을 형성하기 위해 상기 NOR 게이트의 출력을 반전시키도록 결합된 인버터

   를 포함하는 것을 특징으로 하는 글로벌 x 디코더.
8. a) 워드선 게이트의 신호 출력과;

   b) 상기 워드선 게이트에 대응하는 수직 블록이 선택될 때, 게이트의 출력이 하이 상태가 되는 수직 블록 선택 디코드 게이트와;

   c) 어드레스 전이 검출 펄스 기간 중에는 V_CC 전원 전압이고, 상기 어드레스 전이 검출 펄스 기간 후에는 부스트 전압으로 상승하는 부스트 전압원과;

   d) 상기 부스트 전압원으로부터 접지로 직렬 결합된 p-채널 트랜지스터 및 n-채널 트랜지스터 - 여기에서, 상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 게이트는 서로 결합되고 상기 디코드 게이트의 출력에 동작 가능하도록 결합됨 - 와;

   e) 상기 부스트 전압원과 상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 상기 결합 게이트 사이에 결합된 p-채널 부스팅 트랜지스터 - 여기에서, 상기 부스팅 트랜지스터의 게이트는 상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 소스-드레인 회로의 상호 결합부에 결합됨 - 와;

   f) 상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 소스-드레인 회로의 상호 결합부에 결합된 게이트를 갖는 p-채널 및 n-채널 스위칭 트랜지스터와;

   g) 상기 부스트 전압원과 상기 워드선 게이트의 신호 출력 사이에 결합된 상기 p-채널 스위칭 트랜지스터의 소스-드레인 회로와;

   h) 상기 V_CC 전원 전압과 상기 워드선 게이트의 신호 출력 사이에 결합되는 상기 n-채널 스위칭 트랜지스터의 소스-드레인 회로

   를 포함하는 것을 특징으로 하는 플래시 메모리용 워드선 게이트 구동기.
9. a) 수직 워드선 신호 출력과;

   b) 수직 워드선 선택 디코드 게이트 - 여기에서, 상기 게이트는 선택선 입력 및 추가 입력을 갖는 NAND 게이트임 - 와;

   c) 여기에서, 상기 추가 입력이 검출 펄스의 전두부(前頭部) 에지에서 로우 상태가 되고, 상기 검출 펄스의 후미부(後尾部) 에지 뒤의 사전 결정된 길이 시간에 하이 상태가 되도록 지연시키기 위하여 상기 추가 입력은 검출 펄스에 결합되고,

   d) 어드레스 전이 검출 펄스 기간 중에는 V_CC 전원 전압이고, 상기 어드레스 전이 검출 펄스 기간 후에 부스트 전압으로 상승하는 부스트 전압원과;

   e) 상기 부스트 전압원으로부터 접지에 직렬 결합되는 p-채널 트랜지스터 및 n-채널 트랜지스터 - 여기에서, 상기 p-채널 트랜지스터 및 n-채널 트랜지스터의 게이트는 서로 결합되고 상기 디코드 게이트의 출력에 동작 가능하게 결합됨 - 와;

   f) 상기 부스트 전압원과 상기 p-채널 트랜지스터 및 n-채널 트랜지스트의 상기 결합 게이트 사이에 결합된 p-채널 부스팅 트랜지스터 - 여기에서, 상기 부스팅 트랜지스터의 게이트가 상기 수직 워드선 신호 출력에 결합됨 - 를 포함하고,

   g) 여기에서, 상기 수직 워드선 신호 출력은 그 소스-드레인 회로 내에서 상기 p-채널 트랜지스터 및 n-채널 트랜지스터 사이의 상호 결합부에 결합되는 것을 특징으로 하는 플래시 메모리용 수직 x 디코더.

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