TW550577B - High speed decoder for flash memory - Google Patents

Description

550577 A7 B7 cc 而 五、發明説明 發明領域 本發明係關於快閃記憶體用之解碼器，且更特別關於 使用與-時間延遲設計組合的N则驅動器電路、來破定 有效率升壓操作的快速乂解碼器。 發明背景. 快閃記憶體傳統上由一陣列之浮接問極電晶體、或核 心胞70來組成，其被配置成方塊、且可藉由激勵陣列之一 特定字组線和一特定位元線來個別地定址。在一核心胞元 上的對應於針對該胞元、在4謂級上的一高導通臨界 電壓，而“1，，對應於2V等級上的一低導通臨界電壓。各胞 元之字組線被連接於其電晶體之控制閘極，且針對其位址 的位元線激勵其源極-汲極電路。藉由在其源極·汲極電路 被激勵時，把其字組線驅動至上述臨界電壓間的一電壓、 來讀取一胞元。若電流流通，則胞元含有一個“丨”；若不， 則它含有一個“0”。 傳統上，針對快閃記憶體的字組線驅動器電路已在 CMOS構圖中被執行。這些構圖用5V或更多之習用強健v 源來良好工作，其中寄生胞元電容並非一明顯考量。然 近來’一般增加的電子電路之微小化、特別是快閃記憶體 已導致3V等級上的較小vcc供應源。 由於此較低Vcc，需要使用一電壓提升電路、來把一 提升電壓提供於控制閘極。此一電路對載有寄生電容十分 敏感。係一CMOS驅動器之本質地，係泛在字組線的一 X解 碼器必須為低、使胞元被選取。結果，所有未選定胞元之 (請先閲讀背面之注意事項再填窝本頁) -*· 4 550577 五、發明説明（2 字組線必須為高，其係載入升 電路、且使它慢下來的一 情況。因此對於快速操作，Μ u、， 功王在不载入升壓電路下、來 提供增加提升之方法。 發明之概要 本發明藉由提供使用舆使用驅動器電晶體之閘極電 容來提㈣外升壓的—時間延遲定址設計組合之NMOS電 晶體的字組線，來解決上述問題。 圖式之簡單描述 第1圖係顯示使用本發明的快閃記憶體之一部段的電 路圖； 第2圖係顯示本發明的字組線驅動器之電路圖； 第3圖係使用在本發明中的_升壓電路之電路圖； 第4圖係在本發明中的一泛在X解碼器之電路圖； 第5圖係字組線閘極驅動器之電路圖； 第6a和6b圖係使用在本發明tfVx解碼器之電路 圖；及 第7圖係說明在操作本發明中遭遇的波形之一組時間_ 幅度圖。 整佳實施例之詳細描沭 第1圖說明一典型快閃記憶體10。記憶體1〇習用上配 置成含有例如一陣列之8x8核心胞元、或浮接閘極電晶體14 的方塊12。各方塊12包括其輸入係一正數泛在字組線 PGW、一負數泛在字組線NGW、和（在第！圖中）八條垂直 字組線AVW〇至AVWy的一局部X解碼器16。局部解碼器16 本紙張尺度適用中國國家標準（CNS) A4規格⑵狀撕公蒼）

.«- .訂— (請先閲讀背面之注意事項再填寫本頁) 550577 A7 _B7___ 五、發明説明（3 ) (請先閲讀背面之注意事項再填寫本頁) 之輸出係字組線WL〇至WL7，其各用為針對方塊12中的一 水平列之核心胞元14的字組線。一給定水平列之個別核心 胞元14係由使位元線電晶體YG至Y7的一選定者導通來定 址。 第2圖顯示根據本發明的局部X解碼器16之細節。對於 第1圖之8x8方塊，有八個驅動器20〇至207、來產生字組線 信號WL〇至WL7。各個驅動器由一串接對組之η電晶體22、 24和-字組線閘極η電晶體26來組成。電晶體26之控制閘極 被連接至一字組線閘極信號WLG，其產生與第5圖連結地 被描述於下。 若如WL〇的一局部字組線要被選取，則PGW和WLG將 為高、且NGW將為低。若AVWL〇在那些情況下由低變高， 貝4 WL〇將變高至AVWL〇位準。AVWL〇、WLG和PGW最佳由 如說明於第3圖中者的一提升電壓源VBST來供應。提升電壓 產生器30可由於節點38處與一升壓電容器34串聯、和與一η 通道電晶體36之閘極-源極電路並聯的一反相器32來組成。 -正常上高的踢回電壓VK被施於反相器32之輸入，使 得電容器34之VBST輸出透過電晶體36來連接於Vcc。當一 胞元要被讀取時，VK變低、節點38變高至Vcc，且在電晶 體36現在被截止下、VBST變成Vcc加儲存在電容器34上的 電壓。在一讀取操作後，VK回到高、且使電路準備次一讀 取操作。 在新穎·驅動器電路中、如上指出地，只有一方塊之 PGW將為高、來選擇如WL〇的一局部字組線。由於PGW、 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 550577 A7 _____ _ B7 五、發明説明（4 ) WLG和AVWL都由VBST來供應，第3圖之vBST產生器的載入 電容被最小4匕、來允許高速之字組線驅動。 雖然上述電路解決vbst載入問題，針對新穎電路之最 佳操作、需要一特定時序設計。因為拉上電晶體22和24係η 通道電晶體，故係電晶體22之閘極的節點28必須保持充分 南、來使它們導通。依據本發明，一自我升壓設計被使用。 因此’AVWL和WL被保持低，直到節點28在PGW和WLG 上升到Vbst之位準期間、達到一充分高電壓為止。然後， 當AVWL被允許上升到VBST時，於節點28的電壓因電晶體 22之通道電容的作用、而自動提升超過vBST。 習用上，一讀取操作係由無論何時在外部位址輸入上 有一改變時所產生的一内部ATD(位址轉移檢測）脈波來實 施。因此，與上面第3圖連結所討論的踢回信號νκ可由ATD 脈波來有利地取代，使在ATD緊接著位址改變後為高時 Vbst=Vcc、且在ATD於一短期間後變回至低時乂⑽了被提升。 ATD脈波有用於新穎電路中的多數功能。第4圖顯示依 據本發明的一總體X解碼器40。外部位址被一 NAND解碼閘 42來解碼，且饋至由電晶體44a和44b組成的PGW產生器。 NAND閘42之輸出也構成至NOR閘46的一輸入，其另一輸 入係ATD脈波。NOR閘46之輸出在反相器48中被反相，來 形成NGW信號。 因此在ATD脈波期間，NGW在PGW被選取時將被迫為 高。在此時期間，局部字組線WL由第2圖中之電晶體24來 強迫為低。於ATD脈波之末端，NGW線之一條將被選擇、 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁) _馨· -、τ. 550577 A7 __B7__ 五、發明説明（5 ) 且變低，且第3圖之VBST產生器將輸出經提升VBST電壓。這 使第2圖之局部解碼器準備來驅動局部字組線WL。 (請先閲讀背面之注意事項再填寫本頁) 第5圖說明WLG驅動器之一較佳實施例。WLG信號係 共同於一垂直方塊。若該垂直方塊被選擇，則WLG信號將 為VBST，不然它應為Vcc。此如第5圖顯示地來完成。當第 5圖之垂直方塊被選擇時，NAND閘50使η通道電晶體51導 通、且迫使節點52為低。這使電晶體54導通，以在電晶體 5 6截止時把〜^丁傳送至\\^0。若第5圖之方塊未被選擇， 則節點52被迫使為高、電晶體54截止、電晶體56導通、且 Vcc施於WLG。同時，電晶體58a截止、58b導通、且58c導 通，使節點52升壓來改善電晶體56之操作。 上面已提到需要來延遲AVWL信號之致動，直到第2圖 中的節點28已有時間來充電高達VBST，使得電晶體22之通 道電容可向上充電，來作一額外升壓。第6a圖顯示用來執 行該工作的一延遲電路59。該圖中，選擇器NAND閘60具 有一額外輸入Nd，其係由反相器62a和62b、電容器64、及 NOR閘66所抽出的ATD脈波。延遲電路59之一替換樣式被 顯示在第6b圖，其中Nd單純係第3圖之節點38的經反相信 號。

Nd在ATD或38變高時、會變低，且在ATD脈波後、以 一延遲時間來回到高。因此，即使一特定AVWL已被選擇， 它將留為低（68a導通、68b截止、68c截止）直到Nd再變高 (68a截止、68b導通、68c導通）為止。這允許電晶體22之閘 極電容有時間來往上充電，且在AVWL自低（0V)改變至高 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 550577 A7 _B7__ 五、發明説明（6 ) (Vbst)時、把其閘極電壓耦合得高。 (請先閲讀背面之注意事項再填寫本頁) 第7圖顯示在操作新穎電路時，在此描述的各種信號 之時間關係。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) 9 550577 A7 B7 五、發明説明（7 ) 元件標號對照 10…快閃記憶體 12…方塊 14…浮接問極電晶體 16…局岩px解碼器 20〇-2〇7 ···驅動裔 22、24···η電晶體 26…字組線閘極η電晶體 28、38、52···節點 30…提升電壓產生器 32、48、62a、62b···反相器 34···升壓電容器 30、51 ···!!通道電晶體 40…總體X解碼器 42…NAND解碼閘 44a、44b、54、56、58a-58c、68a-68c·.·電晶體 46、66-..NOR閘 50…NAND閘 59…延遲電路 60···選擇器NAND閘 64…電容器 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 麵- 訂- 10

Claims (1)

1. 六、申請專利範園 1· 一種快閃記憶體用之定址電路，該定址電路包含·· a) —個Vcc電源供應器； b) —升壓電路，被配置來從該電源供應器、定期地 產生大於Vcc的一提升電壓； c) x解碼裔電路，由該提升電壓來驅動至該記憶體 之位址選定字組線，該x解碼器電路被配置、使得針對 任何給定位址只有一字組線為高、來把該升壓電路上的 寄生電容負载最小化。 2·依據申請專利範圍第！項之定址電路，其中該講碼器包 含NMOS電路。 3. «申請專利範圍幻項之定址電路，其更包含也被該 提升電壓來驅動的垂直父解碼器電路，該垂直X解碼器電 路也被配置、使得針對任何給定位址只有一垂直字組線 為高。 4. -種方塊型㈣記憶體用之定址電路，該定址電路包 含： a) —總體字組線，與各列之方塊相關聯；及 b) -局部字組線’與一方塊内的各列之記憶體胞元 相關聯； C)該局部字組線係由包括其控制閘極係由-總體 字組線驅動器來控制的一對串接電晶體之一垂直字细 線驅動器來激勵； d)该寺驅動器之時序被安排、使得該等控制間極在 該等電晶體之源極-汲極電路被激勵前、於一預定時間 550577 A8 B8 C8 D8 5. 申請專利範圍 來致動，精此在該等電晶體之通道電容上、由致動該等 控制問極所建立的電壓、在其源極·純電路變得被激 勵時、把-導通升壓提供給該等電晶體。 一種局部x解碼器’係在以各含有-陣列之核心胞元的 -陣列之方塊來佈局的一快閃記憶體中，各列之方塊係 與具有正數和負數執道的_分立總體字組線相關聯，一 方塊内的各列之胞元具有—局部字組線、且一方塊内的 各列之胞兀係與一分立垂直字組線相關聯，該X解碼器 包含： a)第一和第二n電晶體，串聯連接在該等垂直字組 線中之-條和接地間’該局部字I線係連接於該等第一 和第二電晶體間； )X第電日日體之閘極係透過一字組線閘極電晶 體，而連接至该總體字組線之該正數執道；及 C)該第二電晶體之閘極係而連接至該總體字組線 之該負數執道。 6.依據申請專利範圍第5項之χ解碼器，其中該總體字組 線、該字組線閘極、和該垂直字組線係由一提升電壓源 來供應。 7· -種總體χ解碼器，用來輸出一總體字組線之一正數執 道和一負數執道，該χ解碼器包含： a) —解碼閘件，在被選擇時其輸出為高； b) —位址轉移檢測信號源，其在選擇一位址隨後、 脈動仔1¾ ; 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公楚） (請先閲讀背面之注意事項再填寫本頁) •訂丨 12 550577

   A8B8C8D8 / C)-提升電壓源，該源在該位址轉移檢測脈波期間 係於vcc供應電壓、而在該位址轉移檢測脈波之後上升 至一提升電壓； d)—個p通道電晶體和一個n通道電晶體，自該提升 電壓源串聯連接至接地，該等電晶體之間極被連接在一 起、且操作性地連接於該解碼閘件之輸出； 亥總體子組線之該正數執道係連接至該等電晶體 的源極-汲極電路之互相連接部； f) 一個P通道升壓電晶體，連接在該提升電壓源和該 等第一命名電晶體之該經連接閘極間，該升壓電晶體之 閘極連接於該正數軌道； g) —個NOR閘，其輸入係該解碼閘件之輸出和該位 址轉移檢測脈波；及 h) —反相為、’連接來把該n〇R閘之輸出反相、來形 成該總體字組線之該負數軌道。 8·種快閃5己丨思體用之字組線閘極驅動器，該閘極驅動器 包含： a) —字組線閘極信號輸出； b) —垂直方塊選擇解碼閘件，該閘件之輸出在對應 於該字、组線閘極的垂直方塊被選擇時、為高； c) 一提升電壓源，該源在該位址轉移檢測脈波期間 係於VCc供應電壓、而在該位址轉移檢測脈波之後上升 至一提升電壓； d) —個p通道電晶體和一個η通道電晶體，自該提升

   (請先閲讀背面之注意事項再填寫本頁)

   本紙張尺度適用中國國家擦準（CNS) Α4規格（210X297公釐) 13 550577 A8 B8 C8 六、申請專利範圍 ~ ^~ ^ 電壓源串聯連接至接地，該等電晶體之閘極被連接在一 起、且操作性地連接於該解碼閘件之輸出； 勻一個P通道升壓電晶體，連接在該提升電壓源和 該等第一命名電晶體之該經連接閘極間，該升壓電晶體 之閘極連接於該等第一命名電晶體的源極-汲極電路之 互相連接部； f) P通道和η通道切換電晶體，使其閘極連接至該等 第-命名電晶體的源極·汲極電路之該互相連接部； g) 該ρ通道切換電晶體之源極_汲極電路係連接在 該提升電壓源和該字組線閘極信號輸出間；及 h) 該n通道切換電晶體之源極·汲極電路係連接在 I 孩Vcc供應電壓和該字組線閘極信號輸出間。 9· 一種快閃記憶體用之垂直χ解碼器，該χ解碼器包含： a) 一垂直字組線信號輸出； b) —垂直字組線選擇解碼閘件，該閘件係具有選擇 線輸入和一額外輸入的一個NAND閘； Ο該額外輸入係連接於一檢測脈波，該檢測脈波被 I 延遲使得該額外輸入於該脈波之領先邊緣變低、但在該 脈波之尾隨邊緣後會變高一預定長度之時間； d) —提升電壓源，該源在該位址轉移檢測脈波期間 係於Vcc供應電壓、而在該位址轉移檢測脈波之後上升 至-提升電壓； e) —個ρ通道電晶體和一個n通道電晶體，自該提升 電壓源串聯連接至接地，該等電晶體之閘極被連接在一 本紙張尺度適細Η家標準（CNS) Μ規格（210X297公釐)-- -14 -

   ................. (請先閲讀背面之注意事項再填寫本頁) 、一叮 550577 A8 B8 C8 D8 六、申請專利範圍 起、且操作性地連接於該解碼閘件之輸出； (請先閲讀背面之注意事項再填寫本頁) 0 一個p通道升壓電晶體，連接在該提升電壓源和 該等第一命名電晶體之該經連接閘極間，該升壓電晶體 之閘極連接於該垂直字組線信號輸出；及 g)該垂直字組線信號輸出係連接至在其源極-汲極 電路中的該等第一命名電晶體間之互相連接部。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) 15