JPH0745074A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0745074A JPH0745074A JP5187911A JP18791193A JPH0745074A JP H0745074 A JPH0745074 A JP H0745074A JP 5187911 A JP5187911 A JP 5187911A JP 18791193 A JP18791193 A JP 18791193A JP H0745074 A JPH0745074 A JP H0745074A
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Abstract
(57)【要約】
【目的】 半導体記憶装置において、ワード線（ＷＬ）
をすばやく、高い電圧まで立ち上げることのできるロウ
デコーダを提供することにある。 【構成】 ワード線（ＷＬ）を駆動するＮＭＯＳトラン
ジスタ９と、前記ワード線をグランドレベルにするＮＭ
ＯＳトランジスタ１０と、ドレインを前記ＮＭＯＳトラ
ンジスタ９のゲートに接続したＮＭＯＳトランジスタ８
と、ＮＭＯＳトランジスタ８のソースを昇圧電圧ＶPPA
レベルに駆動する昇圧電圧（ＶPPA）発生回路１、ＮＭ
ＯＳトランジスタ４、５、ＰＭＯＳトランジスタ６、７
等と、ＮＭＯＳトランジスタ８のゲートを昇圧電圧Ｖ
PPBレベルにしておく昇圧電圧（ＶPPB）発生回路１１と
から構成されるロウデコーダを備えた。
をすばやく、高い電圧まで立ち上げることのできるロウ
デコーダを提供することにある。 【構成】 ワード線（ＷＬ）を駆動するＮＭＯＳトラン
ジスタ９と、前記ワード線をグランドレベルにするＮＭ
ＯＳトランジスタ１０と、ドレインを前記ＮＭＯＳトラ
ンジスタ９のゲートに接続したＮＭＯＳトランジスタ８
と、ＮＭＯＳトランジスタ８のソースを昇圧電圧ＶPPA
レベルに駆動する昇圧電圧（ＶPPA）発生回路１、ＮＭ
ＯＳトランジスタ４、５、ＰＭＯＳトランジスタ６、７
等と、ＮＭＯＳトランジスタ８のゲートを昇圧電圧Ｖ
PPBレベルにしておく昇圧電圧（ＶPPB）発生回路１１と
から構成されるロウデコーダを備えた。
Description
【０００１】
【産業上の利用分野】この発明は、ワード線（ＷＬ）を
十分高く昇圧できるロウデコーダを有する半導体記憶装
置に関するものである。
十分高く昇圧できるロウデコーダを有する半導体記憶装
置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置のロウデコーダの
構成について図５を参照しながら説明する。図５は、従
来の半導体記憶装置のロウデコーダの回路構成を示す図
である。
構成について図５を参照しながら説明する。図５は、従
来の半導体記憶装置のロウデコーダの回路構成を示す図
である。
【０００３】図５において、１は内部に作り込まれた昇
圧電圧（ＶPP）発生回路、２はＮＡＮＤ回路、３はＮＡ
ＮＤ回路２に接続されたインバータ、６及び７はＰＭＯ
Ｓトランジスタ、４、５、８、９及び１０はＮＭＯＳト
ランジスタである。
圧電圧（ＶPP）発生回路、２はＮＡＮＤ回路、３はＮＡ
ＮＤ回路２に接続されたインバータ、６及び７はＰＭＯ
Ｓトランジスタ、４、５、８、９及び１０はＮＭＯＳト
ランジスタである。
【０００４】つぎに、前述した従来の半導体記憶装置の
ロウデコーダの動作について図６を参照しながら説明す
る。図６は、従来の半導体記憶装置のロウデコーダの動
作を示すタイミングチャートである。
ロウデコーダの動作について図６を参照しながら説明す
る。図６は、従来の半導体記憶装置のロウデコーダの動
作を示すタイミングチャートである。
【０００５】図６において、（ａ）は／ＲＡＳ、（ｂ）
はＮＡＮＤ回路２の一方の入力ＸＢ、（ｃ）はＮＡＮＤ
回路２の他方の入力ＸＣ、（ｄ）はＮＡＮＤ回路２の出
力側のノードＮ０、（ｅ）はインバータ３の出力側のノ
ードＮ１、（ｆ）はＰＭＯＳトランジスタ７のゲート側
のノードＮ２、（ｇ）はＰＭＯＳトランジスタ６のゲー
ト側のノードＮ３、（ｈ）は昇圧電圧発生回路１の昇圧
電圧ＶPPA、（ｉ）はＮＭＯＳトランジスタ９のゲート
側のノードＮ４、（ｊ）はＮＭＯＳトランジスタ９のソ
ース側の入力ＲＸ、（ｋ）はＷＬ（ワード線）をそれぞ
れ示す。
はＮＡＮＤ回路２の一方の入力ＸＢ、（ｃ）はＮＡＮＤ
回路２の他方の入力ＸＣ、（ｄ）はＮＡＮＤ回路２の出
力側のノードＮ０、（ｅ）はインバータ３の出力側のノ
ードＮ１、（ｆ）はＰＭＯＳトランジスタ７のゲート側
のノードＮ２、（ｇ）はＰＭＯＳトランジスタ６のゲー
ト側のノードＮ３、（ｈ）は昇圧電圧発生回路１の昇圧
電圧ＶPPA、（ｉ）はＮＭＯＳトランジスタ９のゲート
側のノードＮ４、（ｊ）はＮＭＯＳトランジスタ９のソ
ース側の入力ＲＸ、（ｋ）はＷＬ（ワード線）をそれぞ
れ示す。
【０００６】ＮＡＮＤ回路２の入力ＸＢと入力ＸＣが、
図６（ｂ）及び（ｃ）に示すように、ローレベル（Ｌ：
Ｌｏｗ）からハイレベル（Ｈ：Ｈｉｇｈ）に変わると、
ノードＮ０は図６（ｄ）に示すようにハイレベル（Ｈ）
からローレベル（Ｌ）へ、ノードＮ１は図６（ｅ）に示
すようにローレベル（Ｌ）からハイレベル（Ｈ）に変わ
る。ノードＮ１がハイレベルとなるため、ノードＮ２は
図６（ｆ）に示すようにＶPPAレベルからＧＮＤレベル
に、ノードＮ３は図６（ｇ）に示すようにＧＮＤレベル
からＶPPAレベルに変化する。
図６（ｂ）及び（ｃ）に示すように、ローレベル（Ｌ：
Ｌｏｗ）からハイレベル（Ｈ：Ｈｉｇｈ）に変わると、
ノードＮ０は図６（ｄ）に示すようにハイレベル（Ｈ）
からローレベル（Ｌ）へ、ノードＮ１は図６（ｅ）に示
すようにローレベル（Ｌ）からハイレベル（Ｈ）に変わ
る。ノードＮ１がハイレベルとなるため、ノードＮ２は
図６（ｆ）に示すようにＶPPAレベルからＧＮＤレベル
に、ノードＮ３は図６（ｇ）に示すようにＧＮＤレベル
からＶPPAレベルに変化する。
【０００７】ノードＮ２及びＮ３の電位が、図６（ｆ）
及び（ｇ）に示すように変わるときには、昇圧電圧発生
回路１の出力側のノードからＧＮＤへ電流が流れる。昇
圧電圧発生回路１は、半導体記憶装置内部につくりこん
だ電源回路であって、電流供給能力は小さいため、昇圧
電圧ＶPPAは、図６（ｈ）に示すように、レベルが低下
する。
及び（ｇ）に示すように変わるときには、昇圧電圧発生
回路１の出力側のノードからＧＮＤへ電流が流れる。昇
圧電圧発生回路１は、半導体記憶装置内部につくりこん
だ電源回路であって、電流供給能力は小さいため、昇圧
電圧ＶPPAは、図６（ｈ）に示すように、レベルが低下
する。
【０００８】一方、ノードＮ３が図６（ｇ）に示すよう
に、ローレベル（Ｌ）からＶPPAレベルまで上がると、
ノードＮ４は、図６（ｉ）に示すように（ＶPPA−Ｖｔ
ｈ）まで電位が上昇する。この状態で入力ＲＸが図６
（ｊ）に示すようにローレベル（Ｌ）からハイレベル
（Ｈ）になると、ノードＮ４はセルフブーストがかか
り、ワード線（ＷＬ）は図６（ｋ）に示すように変化す
る。
に、ローレベル（Ｌ）からＶPPAレベルまで上がると、
ノードＮ４は、図６（ｉ）に示すように（ＶPPA−Ｖｔ
ｈ）まで電位が上昇する。この状態で入力ＲＸが図６
（ｊ）に示すようにローレベル（Ｌ）からハイレベル
（Ｈ）になると、ノードＮ４はセルフブーストがかか
り、ワード線（ＷＬ）は図６（ｋ）に示すように変化す
る。
【０００９】
【発明が解決しようとする課題】上述したような従来の
半導体記憶装置では、ロウデコーダが動作したとき、昇
圧電圧発生回路１の昇圧電圧ＶPPAのレベルが下がり、
ＮＭＯＳトランジスタ８のゲート電圧が下がることにな
る。ＮＭＯＳトランジスタ８のゲート電圧が下がると、
ノードＮ４の電位は、ノードＮ３よりもＶｔｈ落ちるの
で、電流消費により電圧の低下した昇圧電圧ＶPPAのレ
ベルよりもさらに、Ｖｔｈ低い値がノードＮ４の電位と
なる。ノードＮ４のプリチャージレベルが十分でない
と、入力ＲＸがローレベル（Ｌ）からハイレベル（Ｈ）
にかわっても、ワード線（ＷＬ）のレベルが十分高くな
らないという問題点があった。
半導体記憶装置では、ロウデコーダが動作したとき、昇
圧電圧発生回路１の昇圧電圧ＶPPAのレベルが下がり、
ＮＭＯＳトランジスタ８のゲート電圧が下がることにな
る。ＮＭＯＳトランジスタ８のゲート電圧が下がると、
ノードＮ４の電位は、ノードＮ３よりもＶｔｈ落ちるの
で、電流消費により電圧の低下した昇圧電圧ＶPPAのレ
ベルよりもさらに、Ｖｔｈ低い値がノードＮ４の電位と
なる。ノードＮ４のプリチャージレベルが十分でない
と、入力ＲＸがローレベル（Ｌ）からハイレベル（Ｈ）
にかわっても、ワード線（ＷＬ）のレベルが十分高くな
らないという問題点があった。
【００１０】この発明は、前述した問題点を解決するた
めになされたもので、ロウデコーダが動作して昇圧電圧
ＶPPAのレベルが低下しても、ノードＮ４のプリチャー
ジレベルを十分高くすることができる半導体記憶装置を
得ることを目的とする。
めになされたもので、ロウデコーダが動作して昇圧電圧
ＶPPAのレベルが低下しても、ノードＮ４のプリチャー
ジレベルを十分高くすることができる半導体記憶装置を
得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明の請求項１に係
る半導体記憶装置のロウデコーダは、次に掲げる手段を
備えたものである。 〔１〕 ワード線を駆動する第１のトランジスタ。 〔２〕 前記ワード線をグランドレベルにする第２のト
ランジスタ。 〔３〕 前記第１のトランジスタのゲートを第１の昇圧
電圧までプリチャージする第３のトランジスタ。 〔４〕 この第３のトランジスタのゲートに第２の昇圧
電圧を供給する昇圧電圧発生手段。 〔５〕 前記第３のトランジスタのソースを前記第１の
昇圧電圧まで駆動する駆動手段。
る半導体記憶装置のロウデコーダは、次に掲げる手段を
備えたものである。 〔１〕 ワード線を駆動する第１のトランジスタ。 〔２〕 前記ワード線をグランドレベルにする第２のト
ランジスタ。 〔３〕 前記第１のトランジスタのゲートを第１の昇圧
電圧までプリチャージする第３のトランジスタ。 〔４〕 この第３のトランジスタのゲートに第２の昇圧
電圧を供給する昇圧電圧発生手段。 〔５〕 前記第３のトランジスタのソースを前記第１の
昇圧電圧まで駆動する駆動手段。
【００１２】この発明の請求項２に係る半導体記憶装置
のロウデコーダは、次に掲げる手段を備えたものであ
る。 〔１〕 ワード線を駆動する第１のトランジスタ。 〔２〕 前記ワード線をグランドレベルにする第２のト
ランジスタ。 〔３〕 前記第１のトランジスタのゲートを第１の昇圧
電圧までプリチャージする第３のトランジスタ。 〔４〕 この第３のトランジスタのゲートに第２の昇圧
電圧を供給する昇圧電圧発生手段。 〔５〕 前記第３のトランジスタのソースを前記第１の
昇圧電圧まで駆動し前記昇圧電圧発生手段より電流供給
能力が大きい駆動手段。
のロウデコーダは、次に掲げる手段を備えたものであ
る。 〔１〕 ワード線を駆動する第１のトランジスタ。 〔２〕 前記ワード線をグランドレベルにする第２のト
ランジスタ。 〔３〕 前記第１のトランジスタのゲートを第１の昇圧
電圧までプリチャージする第３のトランジスタ。 〔４〕 この第３のトランジスタのゲートに第２の昇圧
電圧を供給する昇圧電圧発生手段。 〔５〕 前記第３のトランジスタのソースを前記第１の
昇圧電圧まで駆動し前記昇圧電圧発生手段より電流供給
能力が大きい駆動手段。
【００１３】
【作用】この発明の請求項１に係る半導体記憶装置のロ
ウデコーダにおいては、第１のトランジスタによって、
ワード線が駆動される。また、第２のトランジスタによ
って、前記ワード線がグランドレベルにされる。また、
第３のトランジスタによって、前記第１のトランジスタ
のゲートが第１の昇圧電圧までプリチャージされる。さ
らに、昇圧電圧発生手段によって、この第３のトランジ
スタのゲートに第２の昇圧電圧が供給される。さらに、
駆動手段によって、前記第３のトランジスタのソースが
前記第１の昇圧電圧まで駆動される。
ウデコーダにおいては、第１のトランジスタによって、
ワード線が駆動される。また、第２のトランジスタによ
って、前記ワード線がグランドレベルにされる。また、
第３のトランジスタによって、前記第１のトランジスタ
のゲートが第１の昇圧電圧までプリチャージされる。さ
らに、昇圧電圧発生手段によって、この第３のトランジ
スタのゲートに第２の昇圧電圧が供給される。さらに、
駆動手段によって、前記第３のトランジスタのソースが
前記第１の昇圧電圧まで駆動される。
【００１４】この発明の請求項２に係る半導体記憶装置
のロウデコーダにおいては、第１のトランジスタによっ
て、ワード線が駆動される。また、第２のトランジスタ
によって、前記ワード線がグランドレベルにされる。ま
た、第３のトランジスタによって、前記第１のトランジ
スタのゲートが第１の昇圧電圧までプリチャージされ
る。さらに、昇圧電圧手段によって、この第３のトラン
ジスタのゲートに第２の昇圧電圧が供給される。さら
に、前記昇圧電圧発生手段より電流供給能力が大きい駆
動手段によって、前記第３のトランジスタのソースが前
記第１の昇圧電圧まで駆動される。
のロウデコーダにおいては、第１のトランジスタによっ
て、ワード線が駆動される。また、第２のトランジスタ
によって、前記ワード線がグランドレベルにされる。ま
た、第３のトランジスタによって、前記第１のトランジ
スタのゲートが第１の昇圧電圧までプリチャージされ
る。さらに、昇圧電圧手段によって、この第３のトラン
ジスタのゲートに第２の昇圧電圧が供給される。さら
に、前記昇圧電圧発生手段より電流供給能力が大きい駆
動手段によって、前記第３のトランジスタのソースが前
記第１の昇圧電圧まで駆動される。
【００１５】
実施例１．以下、この発明の実施例１の構成について図
１、図２及び図３を参照しながら説明する。図１は、こ
の発明の実施例１の構成を示す図であり、昇圧電圧発生
回路１〜ＮＭＯＳトランジスタ１０は上述した従来装置
のものと同様である。なお、各図中、同一符号は同一又
は相当部分を示す。
１、図２及び図３を参照しながら説明する。図１は、こ
の発明の実施例１の構成を示す図であり、昇圧電圧発生
回路１〜ＮＭＯＳトランジスタ１０は上述した従来装置
のものと同様である。なお、各図中、同一符号は同一又
は相当部分を示す。
【００１６】図１において、１及び１１は各々、昇圧電
圧発生回路、２はＮＡＮＤ回路、３はＮＡＮＤ回路２に
接続されたインバータ、６及び７はＰＭＯＳトランジス
タ、４、５、８、９及び１０はＮＭＯＳトランジスタで
ある。
圧発生回路、２はＮＡＮＤ回路、３はＮＡＮＤ回路２に
接続されたインバータ、６及び７はＰＭＯＳトランジス
タ、４、５、８、９及び１０はＮＭＯＳトランジスタで
ある。
【００１７】また、昇圧電圧発生回路１は、ＰＭＯＳト
ランジスタ６及び７のソースに接続され、昇圧電圧発生
回路１１は、ＮＭＯＳトランジスタ８のゲートに接続さ
れている。
ランジスタ６及び７のソースに接続され、昇圧電圧発生
回路１１は、ＮＭＯＳトランジスタ８のゲートに接続さ
れている。
【００１８】図２は、この発明の実施例１の昇圧電圧発
生回路１の回路構成を示す図である。また、図３は、こ
の発明の実施例１の昇圧電圧発生回路１１の回路構成を
示す図である。
生回路１の回路構成を示す図である。また、図３は、こ
の発明の実施例１の昇圧電圧発生回路１１の回路構成を
示す図である。
【００１９】図２及び図３において、１２、１３、１
４、１５、１６及び１６Ａはインバータ、１７、１７
Ａ、１８及び１９はキャパシタ（コンデンサ）、２０、
２１、２２、２３、２４及び２５はＮＭＯＳトランジス
タである。
４、１５、１６及び１６Ａはインバータ、１７、１７
Ａ、１８及び１９はキャパシタ（コンデンサ）、２０、
２１、２２、２３、２４及び２５はＮＭＯＳトランジス
タである。
【００２０】クロックφｃが入力されることにより、Ｎ
ＭＯＳトランジスタ２５の出力側のノードには、昇圧電
圧ＶCC＋αが出力される。また、図２に示す昇圧電圧発
生回路１と、図３に示す昇圧電圧発生回路１１を比較す
ると、同じような構成となっているが、図３に示す昇圧
電圧発生回路１１は、ロウデコーダ内のＮＭＯＳトラン
ジスタ８のゲートに電位を与えるだけのために、能力と
しては図２に示す昇圧電圧発生回路１よりも小さくても
よい。従って、昇圧電圧発生回路１１のインバータ１６
Ａは、昇圧電圧発生回路１のインバータ１６より駆動能
力が小さく、また、昇圧電圧発生回路１１のキャパシタ
１７Ａは、昇圧電圧発生回路１のキャパシタ１７より容
量が小さい。
ＭＯＳトランジスタ２５の出力側のノードには、昇圧電
圧ＶCC＋αが出力される。また、図２に示す昇圧電圧発
生回路１と、図３に示す昇圧電圧発生回路１１を比較す
ると、同じような構成となっているが、図３に示す昇圧
電圧発生回路１１は、ロウデコーダ内のＮＭＯＳトラン
ジスタ８のゲートに電位を与えるだけのために、能力と
しては図２に示す昇圧電圧発生回路１よりも小さくても
よい。従って、昇圧電圧発生回路１１のインバータ１６
Ａは、昇圧電圧発生回路１のインバータ１６より駆動能
力が小さく、また、昇圧電圧発生回路１１のキャパシタ
１７Ａは、昇圧電圧発生回路１のキャパシタ１７より容
量が小さい。
【００２１】ところで、この発明の第１のトランジスタ
は、この実施例１ではＮＭＯＳトランジスタ９に相当
し、この発明の第２のトランジスタは、この実施例１で
はＮＭＯＳトランジスタ１０に相当し、この発明の第３
のトランジスタは、この実施例１ではＮＭＯＳトランジ
スタ８に相当し、この発明の昇圧電圧手段は、この実施
例１では昇圧電圧発生回路１１に相当し、この発明の駆
動手段は、この実施例１では昇圧電圧発生回路１、ＮＡ
ＮＤ回路２、インバータ３、ＮＭＯＳトランジスタ４及
び５、並びにＰＭＯＳトランジスタ６及び７から構成さ
れている。
は、この実施例１ではＮＭＯＳトランジスタ９に相当
し、この発明の第２のトランジスタは、この実施例１で
はＮＭＯＳトランジスタ１０に相当し、この発明の第３
のトランジスタは、この実施例１ではＮＭＯＳトランジ
スタ８に相当し、この発明の昇圧電圧手段は、この実施
例１では昇圧電圧発生回路１１に相当し、この発明の駆
動手段は、この実施例１では昇圧電圧発生回路１、ＮＡ
ＮＤ回路２、インバータ３、ＮＭＯＳトランジスタ４及
び５、並びにＰＭＯＳトランジスタ６及び７から構成さ
れている。
【００２２】つぎに、前述した実施例１の動作について
図４を参照しながら説明する。図４は、この発明の実施
例１のロウデコーダの動作を示すタイミングチャートで
ある。
図４を参照しながら説明する。図４は、この発明の実施
例１のロウデコーダの動作を示すタイミングチャートで
ある。
【００２３】図４において、（ａ）は／ＲＡＳ、（ｂ）
はＮＡＮＤ回路２の一方の入力ＸＢ、（ｃ）はＮＡＮＤ
回路２の他方の入力ＸＣ、（ｄ）はＮＡＮＤ回路２の出
力側のノードＮ０、（ｅ）はインバータ３の出力側のノ
ードＮ１、（ｆ）はＰＭＯＳトランジスタ７のゲート側
のノードＮ２、（ｇ）はＰＭＯＳトランジスタ６のゲー
ト側のノードＮ３、（ｈ）は昇圧電圧発生回路１の昇圧
電圧ＶPPA、（ｉ）は昇圧電圧発生回路１１の昇圧電圧
ＶPPB、（ｊ）はＮＭＯＳトランジスタ９のゲート側の
ノードＮ４、（ｋ）はＮＭＯＳトランジスタ９のソース
側の入力ＲＸ、（ｍ）はＷＬ（ワード線）をそれぞれ示
す。なお、（ｉ）、（ｊ）及び（ｍ）における点線は、
従来のレベルを示す。
はＮＡＮＤ回路２の一方の入力ＸＢ、（ｃ）はＮＡＮＤ
回路２の他方の入力ＸＣ、（ｄ）はＮＡＮＤ回路２の出
力側のノードＮ０、（ｅ）はインバータ３の出力側のノ
ードＮ１、（ｆ）はＰＭＯＳトランジスタ７のゲート側
のノードＮ２、（ｇ）はＰＭＯＳトランジスタ６のゲー
ト側のノードＮ３、（ｈ）は昇圧電圧発生回路１の昇圧
電圧ＶPPA、（ｉ）は昇圧電圧発生回路１１の昇圧電圧
ＶPPB、（ｊ）はＮＭＯＳトランジスタ９のゲート側の
ノードＮ４、（ｋ）はＮＭＯＳトランジスタ９のソース
側の入力ＲＸ、（ｍ）はＷＬ（ワード線）をそれぞれ示
す。なお、（ｉ）、（ｊ）及び（ｍ）における点線は、
従来のレベルを示す。
【００２４】ＮＡＮＤ回路２の入力ＸＢ及び入力ＸＣ
が、図４（ｂ）及び（ｃ）に示すように、ノードＮ０
は、図４（ｄ）に示すようにハイレベル（Ｈ）からロー
レベル（Ｌ）へ、ノードＮ１は、図４（ｅ）に示すよう
にローレベル（Ｌ）からハイレベル（Ｈ）にかわるた
め、ＮＭＯＳトランジスタ４がＯＮし、ノードＮ２は、
図４（ｆ）に示すようにＶPPAレベルからＧＮＤレベル
に、ノードＮ３は、図４（ｇ）に示すようにＧＮＤレベ
ルからＶPPAレベルに、その電位が変化する。
が、図４（ｂ）及び（ｃ）に示すように、ノードＮ０
は、図４（ｄ）に示すようにハイレベル（Ｈ）からロー
レベル（Ｌ）へ、ノードＮ１は、図４（ｅ）に示すよう
にローレベル（Ｌ）からハイレベル（Ｈ）にかわるた
め、ＮＭＯＳトランジスタ４がＯＮし、ノードＮ２は、
図４（ｆ）に示すようにＶPPAレベルからＧＮＤレベル
に、ノードＮ３は、図４（ｇ）に示すようにＧＮＤレベ
ルからＶPPAレベルに、その電位が変化する。
【００２５】このとき、ＰＭＯＳトランジスタ６とＮＭ
ＯＳトランジスタ４、ＰＭＯＳトランジスタ７とＮＭＯ
Ｓトランジスタ５を通って、昇圧電圧発生回路１からＧ
ＮＤに向かって電流が流れるため、昇圧電圧発生回路１
の昇圧電圧ＶPPAの電位は図４（ｈ）に示すように低下
する。従って、ノードＮ３のレベルは、図４（ｇ）に示
すように、低下した後のＶPPAレベルになる。
ＯＳトランジスタ４、ＰＭＯＳトランジスタ７とＮＭＯ
Ｓトランジスタ５を通って、昇圧電圧発生回路１からＧ
ＮＤに向かって電流が流れるため、昇圧電圧発生回路１
の昇圧電圧ＶPPAの電位は図４（ｈ）に示すように低下
する。従って、ノードＮ３のレベルは、図４（ｇ）に示
すように、低下した後のＶPPAレベルになる。
【００２６】一方、ＶPPAレベルが低下しても、昇圧電
圧発生回路１１の昇圧電圧ＶPPBのレベルは図４（ｉ）
に示すように変化しないため、ＮＭＯＳトランジスタ８
のゲートは、昇圧電圧発生回路１１の昇圧電圧ＶPPBの
電位（低下する前のＶPPAの電位）となっている。従っ
て、ノードＮ４は、ノードＮ３からＮＭＯＳトランジス
タ８を通ってＶPPAレベルに充電される。
圧発生回路１１の昇圧電圧ＶPPBのレベルは図４（ｉ）
に示すように変化しないため、ＮＭＯＳトランジスタ８
のゲートは、昇圧電圧発生回路１１の昇圧電圧ＶPPBの
電位（低下する前のＶPPAの電位）となっている。従っ
て、ノードＮ４は、ノードＮ３からＮＭＯＳトランジス
タ８を通ってＶPPAレベルに充電される。
【００２７】次に、入力ＲＸが、図４（ｋ）に示すよう
にローレベル（Ｌ）からハイレベル（Ｈ）になると、ノ
ードＮ４はセルフブーストにより、図４（ｍ）に示すよ
うに、さらに電位が上昇する。従って、ＮＭＯＳトラン
ジスタ９が完全にＯＮし、入力ＲＸのレベルは完全にワ
ード線（ＷＬ）に伝わる。
にローレベル（Ｌ）からハイレベル（Ｈ）になると、ノ
ードＮ４はセルフブーストにより、図４（ｍ）に示すよ
うに、さらに電位が上昇する。従って、ＮＭＯＳトラン
ジスタ９が完全にＯＮし、入力ＲＸのレベルは完全にワ
ード線（ＷＬ）に伝わる。
【００２８】この発明の実施例１は、前述したように、
昇圧電圧（ＶPPA）発生回路１と、前記昇圧電圧発生回
路１とは独立している昇圧電圧（ＶPPB）発生回路１１
とを有し、ワード線（ＷＬ）を駆動するＮＭＯＳトラン
ジスタ９と、ワード線をグランド（ＧＮＤ）レベルにす
るＮＭＯＳトランジスタ１０と、前記ＮＭＯＳトランジ
スタ９のゲートにドレインが接続され、かつゲートが前
記昇圧電圧発生回路１１に接続されているＮＭＯＳトラ
ンジスタ８と、このＮＭＯＳトランジスタ８のソースを
前記昇圧電圧ＶPPAにまで駆動できる回路を有するロウ
デコーダを備えたものである。なお、昇圧電圧発生回路
１１の電流供給能力は、昇圧電圧発生回路１の電流供給
能力よりも小さい。
昇圧電圧（ＶPPA）発生回路１と、前記昇圧電圧発生回
路１とは独立している昇圧電圧（ＶPPB）発生回路１１
とを有し、ワード線（ＷＬ）を駆動するＮＭＯＳトラン
ジスタ９と、ワード線をグランド（ＧＮＤ）レベルにす
るＮＭＯＳトランジスタ１０と、前記ＮＭＯＳトランジ
スタ９のゲートにドレインが接続され、かつゲートが前
記昇圧電圧発生回路１１に接続されているＮＭＯＳトラ
ンジスタ８と、このＮＭＯＳトランジスタ８のソースを
前記昇圧電圧ＶPPAにまで駆動できる回路を有するロウ
デコーダを備えたものである。なお、昇圧電圧発生回路
１１の電流供給能力は、昇圧電圧発生回路１の電流供給
能力よりも小さい。
【００２９】従来の昇圧電圧発生回路１とは完全に独立
した昇圧電圧発生回路１１を設けて、昇圧電圧ＶPPBを
ＮＭＯＳトランジスタ８のゲートに供給し、ロウデコー
ダが動作したときの昇圧電圧ＶPPAのレベル低下の影響
をＮＭＯＳトランジスタ８に与えないようにしたもので
ある。
した昇圧電圧発生回路１１を設けて、昇圧電圧ＶPPBを
ＮＭＯＳトランジスタ８のゲートに供給し、ロウデコー
ダが動作したときの昇圧電圧ＶPPAのレベル低下の影響
をＮＭＯＳトランジスタ８に与えないようにしたもので
ある。
【００３０】この実施例１におけるロウデコーダは、Ｎ
ＭＯＳトランジスタ８のゲート電圧ＶPPBがロウデコー
ダが動作しても、低下しないため、ノードＮ４を完全に
昇圧電圧ＶPPAのレベルまでプリチャージすることがで
きる。したがって、入力ＲＸがローレベルからハイレベ
ルに変わり、ノードＮ４がセルフブーストされると、Ｎ
ＭＯＳトランジスタ９のＯＮ抵抗は従来よりも小さくな
り、ワード線（ＷＬ）の立上がりのスピードがはやくな
り、到達電位も高くなる。
ＭＯＳトランジスタ８のゲート電圧ＶPPBがロウデコー
ダが動作しても、低下しないため、ノードＮ４を完全に
昇圧電圧ＶPPAのレベルまでプリチャージすることがで
きる。したがって、入力ＲＸがローレベルからハイレベ
ルに変わり、ノードＮ４がセルフブーストされると、Ｎ
ＭＯＳトランジスタ９のＯＮ抵抗は従来よりも小さくな
り、ワード線（ＷＬ）の立上がりのスピードがはやくな
り、到達電位も高くなる。
【００３１】すなわち、ロウデコーダにおけるＮＭＯＳ
トランジスタ８のゲートに与える昇圧電源と、ＰＭＯＳ
トランジスタ６及び７のソースに与える昇圧電源を分離
したので、ロウデコーダが動作したときの昇圧レベルの
低下による影響が、ＮＭＯＳトランジスタ８にはなくな
るため、ノードＮ４のプリチャージが十分おこなえ、入
力ＲＸが立ち上がったとき、ワード線（ＷＬ）はスピー
ドが速く、しかも十分高いレベルまで到達することがで
きる。
トランジスタ８のゲートに与える昇圧電源と、ＰＭＯＳ
トランジスタ６及び７のソースに与える昇圧電源を分離
したので、ロウデコーダが動作したときの昇圧レベルの
低下による影響が、ＮＭＯＳトランジスタ８にはなくな
るため、ノードＮ４のプリチャージが十分おこなえ、入
力ＲＸが立ち上がったとき、ワード線（ＷＬ）はスピー
ドが速く、しかも十分高いレベルまで到達することがで
きる。
【００３２】さらに、昇圧電圧発生回路１１を独立に設
けたために、ワード線（ＷＬ）を十分高いレベルまで昇
圧できるため、ワード線に接続されたメモリセルのトラ
ンジスタは従来よりも強くＯＮする。従って、メモリセ
ルにデータを書く場合は、より多くの電荷をビット線か
らメモリセルキャパシタへ伝え、逆に読み出す場合に
は、メモリセルからより多くの電荷をビット線に伝える
ことができる。このことは、半導体記憶装置において、
読み書き動作のマージンを向上させることに役立つ。
けたために、ワード線（ＷＬ）を十分高いレベルまで昇
圧できるため、ワード線に接続されたメモリセルのトラ
ンジスタは従来よりも強くＯＮする。従って、メモリセ
ルにデータを書く場合は、より多くの電荷をビット線か
らメモリセルキャパシタへ伝え、逆に読み出す場合に
は、メモリセルからより多くの電荷をビット線に伝える
ことができる。このことは、半導体記憶装置において、
読み書き動作のマージンを向上させることに役立つ。
【００３３】
【発明の効果】この発明の請求項１に係る半導体記憶装
置は、以上説明したとおり、ワード線を駆動する第１の
トランジスタと、前記ワード線をグランドレベルにする
第２のトランジスタと、前記第１のトランジスタのゲー
トを第１の昇圧電圧までプリチャージする第３のトラン
ジスタと、この第３のトランジスタのゲートに第２の昇
圧電圧を供給する昇圧電圧発生手段と、前記第３のトラ
ンジスタのソースを前記第１の昇圧電圧まで駆動する駆
動手段とを有するロウデコーダを備えたので、ロウデコ
ーダが動作して第１の昇圧電圧のレベルが低下しても、
第１のトランジスタのゲートのプリチャージレベルを十
分高くすることができるという効果を奏する。
置は、以上説明したとおり、ワード線を駆動する第１の
トランジスタと、前記ワード線をグランドレベルにする
第２のトランジスタと、前記第１のトランジスタのゲー
トを第１の昇圧電圧までプリチャージする第３のトラン
ジスタと、この第３のトランジスタのゲートに第２の昇
圧電圧を供給する昇圧電圧発生手段と、前記第３のトラ
ンジスタのソースを前記第１の昇圧電圧まで駆動する駆
動手段とを有するロウデコーダを備えたので、ロウデコ
ーダが動作して第１の昇圧電圧のレベルが低下しても、
第１のトランジスタのゲートのプリチャージレベルを十
分高くすることができるという効果を奏する。
【００３４】この発明の請求項２に係る半導体記憶装置
は、以上説明したとおり、ワード線を駆動する第１のト
ランジスタと、前記ワード線をグランドレベルにする第
２のトランジスタと、前記第１のトランジスタのゲート
を第１の昇圧電圧までプリチャージする第３のトランジ
スタと、この第３のトランジスタのゲートに第２の昇圧
電圧を供給する昇圧電圧発生手段と、前記第３のトラン
ジスタのソースを前記第１の昇圧電圧まで駆動し前記昇
圧電圧発生手段より電流供給能力が大きい駆動手段とを
有するロウデコーダを備えたので、ロウデコーダが動作
して第１の昇圧電圧のレベルが低下しても、第１のトラ
ンジスタのゲートのプリチャージレベルを十分高くする
ことができるという効果を奏する。
は、以上説明したとおり、ワード線を駆動する第１のト
ランジスタと、前記ワード線をグランドレベルにする第
２のトランジスタと、前記第１のトランジスタのゲート
を第１の昇圧電圧までプリチャージする第３のトランジ
スタと、この第３のトランジスタのゲートに第２の昇圧
電圧を供給する昇圧電圧発生手段と、前記第３のトラン
ジスタのソースを前記第１の昇圧電圧まで駆動し前記昇
圧電圧発生手段より電流供給能力が大きい駆動手段とを
有するロウデコーダを備えたので、ロウデコーダが動作
して第１の昇圧電圧のレベルが低下しても、第１のトラ
ンジスタのゲートのプリチャージレベルを十分高くする
ことができるという効果を奏する。
【図１】この発明の実施例１のロウデコーダの回路構成
を示す図である。
を示す図である。
【図２】この発明の実施例１の昇圧電圧発生回路（従来
からある）の回路構成を示す図である。
からある）の回路構成を示す図である。
【図３】この発明の実施例１の昇圧電圧発生回路（新た
に設けた）の回路構成を示す図である。
に設けた）の回路構成を示す図である。
【図４】この発明の実施例１のロウデコーダの動作を示
すタイミングチャートである。
すタイミングチャートである。
【図５】従来の半導体記憶装置のロウデコーダの回路構
成を示す図である。
成を示す図である。
【図６】従来の半導体記憶装置のロウデコーダの動作を
示すタイミングチャートである。
示すタイミングチャートである。
１ 昇圧電圧（ＶPPA）発生回路 ２ ＮＡＮＤ回路 ３ インバータ ４、５ ＮＭＯＳトランジスタ ６、７ ＰＭＯＳトランジスタ ８、９ ＮＭＯＳトランジスタ １０ ＮＭＯＳトランジスタ １１ 昇圧電圧（ＶPPB）発生回路
Claims (2)
- 【請求項１】 ワード線を駆動する第１のトランジス
タ、前記ワード線をグランドレベルにする第２のトラン
ジスタ、前記第１のトランジスタのゲートを第１の昇圧
電圧までプリチャージする第３のトランジスタ、この第
３のトランジスタのゲートに第２の昇圧電圧を供給する
昇圧電圧発生手段、及び前記第３のトランジスタのソー
スを前記第１の昇圧電圧まで駆動する駆動手段を有する
ロウデコーダを備えたことを特徴とする半導体記憶装
置。 - 【請求項２】 ワード線を駆動する第１のトランジス
タ、前記ワード線をグランドレベルにする第２のトラン
ジスタ、前記第１のトランジスタのゲートを第１の昇圧
電圧までプリチャージする第３のトランジスタ、この第
３のトランジスタのゲートに第２の昇圧電圧を供給する
昇圧電圧発生手段、及び前記第３のトランジスタのソー
スを前記第１の昇圧電圧まで駆動し前記昇圧電圧発生手
段より電流供給能力が大きい駆動手段を有するロウデコ
ーダを備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187911A JPH0745074A (ja) | 1993-07-29 | 1993-07-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5187911A JPH0745074A (ja) | 1993-07-29 | 1993-07-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745074A true JPH0745074A (ja) | 1995-02-14 |
Family
ID=16214367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5187911A Pending JPH0745074A (ja) | 1993-07-29 | 1993-07-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745074A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137343A (en) * | 1995-11-29 | 2000-10-24 | Nec Corporation | Semiconductor memory device equipped with voltage generator circuit |
| KR100347355B1 (ko) * | 1996-05-28 | 2002-10-25 | 오끼 덴끼 고오교 가부시끼가이샤 | 승압회로및그구동방법 |
| US6646950B2 (en) | 2001-04-30 | 2003-11-11 | Fujitsu Limited | High speed decoder for flash memory |
-
1993
- 1993-07-29 JP JP5187911A patent/JPH0745074A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137343A (en) * | 1995-11-29 | 2000-10-24 | Nec Corporation | Semiconductor memory device equipped with voltage generator circuit |
| KR100347355B1 (ko) * | 1996-05-28 | 2002-10-25 | 오끼 덴끼 고오교 가부시끼가이샤 | 승압회로및그구동방법 |
| US6646950B2 (en) | 2001-04-30 | 2003-11-11 | Fujitsu Limited | High speed decoder for flash memory |
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