JP3940513B2

JP3940513B2 - 半導体記憶装置

Info

Publication number: JP3940513B2
Application number: JP474299A
Authority: JP
Inventors: 秀雄加藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-01-11
Filing date: 1999-01-11
Publication date: 2007-07-04
Anticipated expiration: 2019-01-11
Also published as: US6465818B1; JP2000207891A

Description

【０００１】
【発明の属する技術分野】
この発明は、メモリセルアレイがバンク分割されて、データ書き込みとデータ読み出しとが並行して行われるようにした半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、複数種のメモリデバイスを組み込んで構成される電子機器システムは種々ある。例えば、ＥＥＰＲＯＭフラッシュメモリとＳＲＡＭとを組み込み、フラッシュメモリのデータをＳＲＡＭに格納して、ＣＰＵとフラッシュメモリとの間のデータのやりとりはＳＲＡＭを介して行うようにし、またＳＲＡＭを介さず直接フラッシュメモリのデータ書き換えを可能とした電子システムがある。
【０００３】
これに対して最近、システムに必要なメモリチップ数を削減するために、あるメモリ領域でデータ読み出しを行いながら、同時に別のメモリ領域でデータ書き込みを行うことを可能とした、デュアルオペレーション型（或いはデュアルポート型）と呼ばれるメモリ・システムが知られている。この種のメモリ・システムを構成するためには、簡単には、メモリデバイス内部に完全に独立の二つのメモリ領域を設ければよい。
【０００４】
しかし、単純に一つのメモリデバイス内部に独立にアクセスされるメモリ領域を設けるだけでは、デュアルオペレーション型のメモリ・システムとして多くの問題が残る。第１に、各メモり領域毎に独立にデコーダやセンスアンプを必要とするため、レイアウト面積が大きいものとなる。第２に、各メモリ領域毎に独立にビット線やワード線が連続的に配設されると、各メモり領域内を更にブロック分割して、ブロック単位でデータ読み出しとデータ書き込みを行うことはできない。即ち、データ読み出しとデータ書き込みを並行して実行する範囲は固定され、多くの用途には対応できない。種々の用途に適用させるためには、それぞれメモリ領域の容量の異なる複数品種を用意しなければならない。
【０００５】
これに対して、一つのメモリセルアレイ領域を任意にブロック分割して、ブロック単位でのデータ書き込みとデータ読み出しとを並行して実行させることを可能とするＥＥＰＲＯＭフラッシュメモリが、例えば特開平１０−１４４０８６号公報において提案されている。これは、メモリセルアレイをワード線方向に複数のブロックに分け、各ブロックの間でワード線に分離トランジスタを挿入し、この分離トランジスタのオン／オフ制御によって、デュアルオペレーションのメモリ領域の大きさを可変設定できるようにしたものである。
【０００６】
【発明が解決しようとする課題】
しかし、上述したデュアルオペレーション型フラッシュメモリでは、ワード線方向にブロック分割を行うため、次のような問題が残る。第１に、ワード線にはデータ書き込み時に昇圧された高電圧が用いられる。このため例えば、左側のロウデコーダにより中間部のブロックのワード線を選択駆動してデータ書き込みを行う場合に、そのワード線は選択ブロックの左に隣接する非選択ブロックと共通であるから、その非選択ブロックは半選択の書き込み状態になる。従って非選択ブロックでのデータ劣化が大きくなり、また誤書き込み等を生じ易い。第２に、メモリセルアレイのワード線方向の両側に同様の構成のロウデコーダ回路を必要とするため、レイアウト面積も大きなものとなる。
【０００７】
この発明は、上記事情を考慮してなされたもので、ビット線分離を利用したバンク分割によるデュアルオペレーション型であって、バンク容量の変更が容易にできるセミカスタム方式の半導体記憶装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、互いに交差するビット線とワード線の各交差部にメモリセルが配置され、ビット線の分離によってビット線方向に第１及び第２のバンクに分割されたメモリセルアレイと、このメモリセルアレイのビット線方向の両端部に配置されて、二分されたビット線がそれぞれ接続される第１及び第２のセンスアンプ回路と、前記メモリセルアレイのワード線を選択駆動するロウデコーダと、前記第１及び第２のバンクの一方でのデータ書き込み若しくは消去動作と他方でのデータ読み出し動作とを並行して行わせる制御回路とを備え、前記メモリセルアレイは、複数の分離トランジスタを含んでいる分離トランジスタ群を少なくとも２つ備え、前記分離トランジスタ群のそれぞれは、前記ビット線のそれぞれの途中に挿入され、前記メモリセルアレイが第１及び第２のバンクに分離されるよう前記分離トランジスタ群の１つの中の前記分離トランジスタはオフとされ、前記ロウデコーダは、前記メモリセルアレイのワード線の一端側にビット線と並行して配設され、予め分離されるバンクの容量の可変範囲を全てカバーできる本数備えられたアドレス信号線と、前記ロウデコーダ回路の両端部に配され、前記第１及び第２のバンクの一方でのデータ書き込み若しくは消去動作と他方でのデータ読み出し動作とを並行して行わせるように、前記分離されたアドレス信号線を同時に駆動する第１及び第２のプリデコーダとを備え、前記アドレス信号線はそのパターニング工程で前記第１及び第２のバンクに対応して分離されるたことを特徴とする。
【０００９】
この発明によると、メモリセルアレイの両端部にセンスアンプ回路を配置して、メモリセルアレイのバンク分割はビット線方向にビット線の分離により行われる。メモリセルアレイのビット線方向のバンク分割であっても、分割されるバンクの間に両バンクのセンスアンプ回路を配置する構成とした場合には、バンク容量の変更のためにはセンスアンプ回路のレイアウト変更を伴う大きなチップレイアウト変更が必要となる。これに対してこの発明では、センスアンプ回路はメモリセルアレイの両サイドに配置されているから、バンク容量の変更を行う場合にメモリセルアレイやセンスアンプ回路のレイアウト変更は必要なく、ビット線を構成するＡｌ層等のパターニング工程のみの変更でよい。即ち配線工程を残した状態のマスターチップを用意すれば、配線設計のみで、ユーザーの要求に応じてバンク分割の容量比の異なる品種を簡単に製造することが可能である。これにより、デュアルオペレーション型メモリデバイスのＴＡＴの短縮が図られる。
【００１０】
なお、ビット線の分離によるバンク分割に伴って、ワード線の選択駆動を行うロウデコーダ部の構成も変更が必要である。これは、メモリセルアレイのワード線方向の一端側に配置されるアドレス信号線を予めバンク分割の変更に対応できる本数分用意しておけば、ビット線の分離箇所と対応する箇所でアドレス信号線を分離することにより、簡単に変更できる。但しこの場合、上述のようにアドレス信号線として、予め分割されるバンクの容量の可変範囲を全てカバーできる本数を用意することの他、分割されたアドレス信号線を同時に駆動できるようにプリデコーダを用意することも必要である。しかしこれらの配慮をしたとしても、ワード線方向にバンク分割を行うためにワード線の両側に同じ構成のロウデコーダを配置する場合に比べると、レイアウト面積の増大は抑えられる。
【００１１】
或いはこの発明において、メモリセルアレイのビット線の途中に少なくとも２個の分離用トランジスタを挿入し、この分離用トランジスタのオンオフを制御するための例えばフューズ回路等の不揮発性メモリを含む分離制御回路を設けて、この分離制御回路のプログラミングによってメモリセルアレイのバンク分割を行うようにしてもよい。これによっても、メモリチップが完成した後に簡単にバンク分割を行うことが可能になり、ＴＡＴの短縮が図られる。
【００１２】
この発明は、ＥＥＰＲＯＭフラッシュメモリの他、ＤＲＡＭ、ＳＲＡＭ等の各種半導体メモリに適用できる。特に、フラッシュメモリのように書き換えに高電圧が用いられる電気的書き換え可能な不揮発性メモリセルにより構成される場合に、ワード線方向のバンク分割を行った場合と異なり、非選択状態のバンクのワード線に高電圧が印加されるという半選択状態が生じることはなく、信頼性向上が図られる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＥＥＰＲＯＭフラッシュメモリのブロック構成を示している。メモリセルアレイ１は、図示のようにメインビット線ＭＢＬの方向にこのメインビット線ＭＢＬの分離によって、二つのバンクＢＡＮＫ１とＢＡＮＫ２とに分割されている。このメモリセルアレイ１のビット線方向の両端部に、それぞれバンクＢＡＮＫ１，ＢＡＮＫ２に対応してセンスアンプ回路２ａ，２ｂが配置されている。
【００１４】
バンクＢＡＮＫ１，ＢＡＮＫ２の一方でデータ消去・書き込み動作を行っている間、他方でデータ読み出しを行うために、センスアンプ回路２ａ，２ｂはＩ／Ｏマルチプレクサ７により選択的にＩ／Ｏバッファ８に接続されるようになっている。また、アドレスに応じてバンクＢＡＮＫ１，ＢＡＮＫ２を選択的にアクセスするために、バンクマルチプレクサ３が設けられている。これらのマルチプレクサ３，７は、アドレスバッファ（図示せず）により取り込まれたアドレスの上位の適当なビットをバンクデコーダ４でデコードしたバンク制御信号により制御される。
【００１５】
またデータ書き込み・消去とデータ読み出しを指令するコマンドは、コマンドデコーダ５によりデコードされ、そのデコード出力がリード／ライト制御回路６に送られる。この制御回路６により、各バンクＢＡＮＫ１，ＢＡＮＫ２のデータ消去・書き込みとデータ読み出しを並行的に行う制御がなされる。
【００１６】
メモリセルアレイ１はより具体的には例えば、図２に示すように、ロウデコーダ回路２２を挟んで二つのセルアレイ１１，１２に分割され、それぞれに独立にロウデコーダ回路２２により選択駆動されるワード線ＷＬとこれと直交するメインビット線ＭＢＬが配設される。メインビット線ＭＢＬは、図１では省略したカラムゲート２１ａ（２１ａ１，２１ａ２），２１ｂ（２１ｂ１，２１ｂ２）を介してセンスアンプ回路２ａ（２ａ１，２ａ２），２ｂ（２ｂ１，２ｂ２）に接続される。ロウデコーダ回路２２は、後に詳細を説明するが、バンクＢＡＮＫ１，ＢＡＮＫ２に対応してメインビット線ＭＢＬの分離と同じ箇所で分離されたアドレス信号線を有する。これらの二分されたアドレス信号線を別々に駆動するために、ロウデコーダ回路２２の両端部にプリデコーダ２３ａ，２３ｂが配置されている。
【００１７】
図３は、メモリセルアレイ１のより具体的な構成を示している。メモリセルＭＣは例えば、浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有する。メモリセルＭＣは複数個ずつ（例えば８個ずつ）ローカルビット線ＬＢＬに並列接続されて、横方向に並ぶメモリセルＭＣのゲートは共通にワード線ＷＬに接続される。ローカルビット線ＬＢＬはそれぞれ選択トランジスタＳＴを介してメインビット線ＭＢＬに接続される。この様にしてメモリセルＭＣは、メインビット線方向に複数ブロックＢ０，Ｂ１，…に分けられて配置される。各ブロックＢ０，Ｂ１，…毎にメモリセルＭＣのソースは共通にソース線ＳＬに接続され、各ブロックＢ０，Ｂ１，…が一括消去の単位となる。
【００１８】
各ブロックの共通ソース線ＳＬには、図７に示すように、ソース線制御回路７１が設けられる。ソース線制御回路７１のＮＭＯＳトランジスタＱＮ３は、データ消去時、消去制御信号ＥＲＡＳＥによりオンして昇圧電圧Ｖｐｐをソース線ＳＬに与える。ＮＭＯＳトランジスタＱＮ４は、データ読み出し時又は書き込み時に制御信号ＲＥＡＤ又はＷＲＩＴＥによりオンして、ソース線ＳＬを接地電位に設定する。
【００１９】
この実施の形態のフラッシュメモリでのデータ書き込み、読み出し等の動作を説明すれば、次のようになる。データ書き込みモードでは、選択されたワード線ＷＬに昇圧された書き込み電圧が印加され、ローカルビット線ＬＢＬにはデータに応じて高電圧又は低電圧が印加される。これにより選択されたメモリセルＭＣにおいてチャネル電流が流れ、浮遊ゲートにホットエレクトロン注入がなされて、高しきい値状態になる。通常はこのデータ書き込みモードに先だって、ブロック毎の一括データ消去がなされる。この一括消去時は、選択ブロックの全ワード線を低レベル（例えば接地）とし、メモリセルの共通ソース線ＳＬに昇圧電圧が印加される。これにより、メモリセルの浮遊ゲートの電子がソースに放出される。データ読み出しモードでは、選択ワード線に読み出し電圧を印加して、メモリセルのオン／オフが検出される。
【００２０】
この実施の形態の場合、ローカルヒット線ＬＢＬは第１層Ａｌ膜により形成され、メインビット線ＭＢＬは第２層Ａｌ膜により形成される。そして、メインビット線ＭＢＬをパターン形成する第２層Ａｌ膜のマスク工程で、二つに分割されるバンクＢＡＢＫ１，ＢＡＮＫ２の容量が決定されることになる。
【００２１】
図４は、この実施の形態によるメインビット線ＭＢＬの分離によるバンク分割の３つのタイプＡ〜Ｃを、メモリセルアレイ１が１６Ｍビットの場合について示している。メモリセルアレイ１は例えば、１ブロックが６４ＫバイトであるブロックＢ０〜Ｂ３０と、１ブロックが８ＫバイトであるブロックＢ３１〜Ｂ３８により構成されているものとする。タイプＡでは、ブロックＢ３１〜Ｂ３８からなる８Ｋバイト×８の容量のバンクＢＡＮＫ１と、ブロックＢ０〜Ｂ３０からなる６４Ｋバイト×３１の容量のバンクＢＡＮＫ２に分けられている。このときメインビット線ＭＢＬは、ブロックＢ３１とＢ３０の境界で分離される。タイプＢでは、ブロックＢ３１〜Ｂ３８からなる８Ｋバイト×８と、ブロックＢ２９及びＢ３０からなる６４Ｋバイト×２の容量のバンクＢＡＮＫ１と、ブロックＢ０〜Ｂ２８からなる６４Ｋバイト×２９の容量のバンクＢＡＮＫ２に分けられている。このときメインビット線ＭＢＬは、ブロックＢ２９とＢ２８の境界で分離される。タイプＣでは、ブロックＢ３１〜Ｂ３８からなる８Ｋバイト×８と、ブロックＢ１６〜Ｂ３０からなる６４Ｋバイト×１５の容量のバンクＢＡＮＫ１と、ブロックＢ０〜Ｂ１５からなる６４Ｋバイト×１６の容量のバンクＢＡＮＫ２に分けられている。このときメインビット線ＭＢＬは、ブロックＢ１５とＢ１６の境界で分離される。
【００２２】
図５は、この実施の形態でのロウデコーダ回路２２の具体的構成を示している。ロウデコーダ回路２２は図示のように、アドレス信号線２２１と、これらのアドレス信号線２２１のデータの一致検出を行うためのワード線ＷＬ毎に設けられたＮＡＮＤゲート２２２と、各ＮＡＮＤゲート２２２の出力に応じてワード線ＷＬを駆動するワード線ドライバ２２３を有する。
【００２３】
図示のように、アドレス信号線２２１は、メインビット線ＭＢＬと同じ箇所で分離されて、その上側信号線２２１ａがバンクＢＡＮＫ１内の選択に用いられ、下側信号線２２１ｂがバンクＢＡＮＫ２内の選択に用いられる。信号線２２１ａ，２２１ｂとして必要な本数は、バンクＢＡＮＫ１，ＢＡＮＫ２の容量に応じて異なる。しかしこの実施の形態では、信号線２２１ａ，２２１ｂとして、バンクＢＡＮＫ１，ＢＡＮＫ２の容量の予め予定された可変範囲をカバーできる同じ本数を第１層Ａｌ配線として用意しておく。この第１層Ａｌ配線のマスク工程で、アドレス信号線２２１の分離箇所を決定される。そして、第２層Ａｌ配線のマスク工程で、ＮＡＮＤゲート２２２とアドレス信号線２２２の間の接続関係が決定される。
【００２４】
図６は、一つのワード線ＷＬに着目して、ワード線ドライバ２２３の要部構成を示している。ＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２のインバータ構成によるドライブ段６１と、ＮＡＮＤゲート２２２の出力をこのドライブ段６１に転送するための転送用ＮＭＯＳトランジスタＱＮ１、及びドライブ段の入力端子を出力により帰還制御する帰還用ＰＭＯＳトランジスタＱＰ１を有する。ＰＭＯＳトランジスタＱＰ１及びＱＰ２のソースには、書き込み時であれば、図示しない昇圧回路から発生される昇圧電圧Ｖｐｐが与えられる。
【００２５】
ＮＡＮＤゲート２２２の出力は選択時に“Ｌ”になり、これが転送用ＮＭＯＳトランジスタＱＮ１を介してドライブ段６１に入力される。これにより、選択されたワード線についてＰＭＯＳトランジスタＱＰ２がオン、ＮＭＯＳトランジスタＱＮ２がオフとなり、書き込みの場合、昇圧電圧Ｖｐｐがワード線ＷＬに与えられる。ＰＭＯＳトランジスタＱＰ１は、ワード線ＷＬを“Ｌ”に保持する際にドライブ段６１をオフに保ち、またワード線電位の帰還によりドライブ段６１の出力遷移を加速する働きをする。即ち、ワード線ＷＬが立ち上がるときは、あるレベルまで上昇するとＰＭＯＳトランジスタＱＰ１がオフになる。ワード線ＷＬが立ち下がるときは、あるレベルでＰＭＯＳトランジスタＱＰ１がオンになって、ドライブ段６１の入力に昇圧電圧Ｖｐｐが与えられ、ＰＭＯＳトランジスタＱＰ２が十分にオフ、ＮＭＯＳトランジスタＱＮ２が十分にオンとなる。
【００２６】
以上のようにこの実施の形態によると、バンクＢＡＮＫ１，ＢＡＮＫ２の分割は、メインビット線ＭＢＬの分離と、その分離箇所と対応する箇所でのアドレス信号線２２１の分離により行われる。従って、バンクＢＡＮＫ１，ＢＡＮＫ２の容量変更は、Ａｌ配線のマスク工程の変更のみで可能になる。
【００２７】
図８は、この発明の別の実施の形態によるＥＥＰＲＯＭフラッシュメモリの要部構成を示している。メモリセルアレイ１の基本的な構成は先の実施の形態と同様である。この実施の形態では、メモリセルアレイ１を二つのバンクに分けるために、各メインビット線ＭＢＬの途中に、ビット線分離のために少なくとも二つの分離用ＮＭＯＳトランジスタＴＧが挿入される。具体的に図の例では、メモリセルアレイ１が４ブロックＢ０〜Ｂ３からなり、各ブロックの境界でメインビット線ＭＢＬを分離するために、メインビット線ＭＢＬ毎に３個ずつの分離用ＮＭＯＳトランジスタＴＧ１〜ＴＧ３が挿入されている。
【００２８】
この実施の形態の場合、例えば、分離用トランジスタＴＧ１をオフ、残りの分離用トランジスタＴＧ２及びＴＧ３をオンにすると、ブロックＢ０が一つのバンクＢＡＮＫ１となり、残りのブロックＢ１〜Ｂ３の範囲がもう一つのバンクＢＡＮＫ２となる。また、分離用トランジスタＴＧ２をオフ、残りの分離用トランジスタＴＧ１及びＴＧ３をオンにすると、ブロックＢ０及びＢ１が一つのバンクＢＡＮＫ１となり、残りのブロックＢ２及びＢ３がもう一つのバンクＢＡＮＫ２となる。分離用トランジスタＴＧ３をオフ、残りの分離用トランジスタＴＧ１及びＴＧ２をオンにすると、ブロックＢ０〜Ｂ２が一つのバンクＢＡＮＫ１となり、残りのブロックＢ３がもう一つのバンクＢＡＮＫ２となる。
【００２９】
以上の分離用トランジスタＴＧ１〜ＴＧ３のオン／オフ制御は、メモリチップ内に不揮発性メモリ回路として形成されたフューズ回路８１により行われる。具体的には、メモリチップの全製造工程が終了した後にフューズ回路８１がプログラミングされ、これによりメモリチップのデュアルオペレーションのための二つのバンク容量が固定的に設定される。
【００３０】
図９は、フューズ回路８１の構成を示している。フューズ回路８１は、電流源ＰＭＯＳトランジスタＱＰ３とフューズＦＳとの直列接続回路と、その出力を保持するためのインバータＩ１，Ｉ２を交差接続したラッチ回路９１を有する。ラッチ回路９１の出力は、インバータＩ３を介し、転送ゲートトランジスタＱＮ５を介し、更にインバータ構成のドライブ段９２を介して分離用トランジスタＴＧのゲートに与えられる。ドライブ段９２には、書き込み時、メインビット線ＭＢＬに与えられる中間電圧Ｖｍ（＞Ｖｃｃ）をオンしている分離用トランジスタＴＧで電圧降下なしに転送させるに必要な電圧Ｖｍ＋αが、図示しない昇圧回路から与えられる。ドライブ段９２の入力端子には、出力端子が“Ｌ”のときにオンして入力端子に電圧Ｖｍ＋αを与えるためのＰＭＯＳトランジスタＱＰ３が設けられている。
【００３１】
即ち、フューズＦＳをブローすると、電源投入によりラッチ回路９１は“Ｌ”出力状態を保持し、これにより対応する分離用トランジスタＴＧはオフ制御される。フューズＦＳをブローしなければ、ラッチ回路９１は“Ｈ”出力状態を保持し、これにより対応する分離トランジスタＴＧはオン制御される。
【００３２】
従ってこの実施の形態の場合、先の実施の形態と異なり、バンク容量変更のためにメインビット線ＭＢＬの分離するに当たり、メインビット線形成時のマスク変更を必要としない。但し先の実施の形態と同様に、ロウデコーダ回路部の配線レイアウト変更は必要である。
【００３３】
【発明の効果】
以上述べたようにこの発明によれば、ビット線の分離を利用したバンク分割によるデュアルオペレーション型であって、バンク容量の変更が容易にできるセミカスタム方式の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるフラッシュメモリのブロック構成を示す図である。
【図２】同実施の形態のメモリセルアレイ周辺部の具体構成を示す図である。
【図３】同実施の形態のメモリセルアレイの具体構成を示す図である。
【図４】同実施の形態によるメモリセルアレイのバンク分割の例を示す図である。
【図５】同実施の形態のロウデコーダ部の具体構成を示す図である。
【図６】同実施の形態のワード線ドライバ部の具体構成を示す図である。
【図７】同実施の形態のソース線制御回路の構成を示す図である。
【図８】この発明の他の実施の形態によるフラッシュメモリの要部構成を示す図である。
【図９】同実施の形態におけるフューズ回路の構成を示す図である。
【符号の説明】
１…メモリセルアレイ、ＭＢＬ…メインビット線、ＢＡＮＫ１，ＢＡＮＫ２…バンク、２ａ，２ｂ…センスアンプ回路、３，７…マルチプレクサ、４…アドレスバッファ、５…コマンドデコーダ、６…リード／ライト制御回路、８…Ｉ／Ｏバッファ。

Claims

互いに交差するビット線とワード線の各交差部にメモリセルが配置され、ビット線の分離によってビット線方向に第１及び第２のバンクに分割されたメモリセルアレイと、
このメモリセルアレイのビット線方向の両端部に配置されて、二分されたビット線がそれぞれ接続される第１及び第２のセンスアンプ回路と、
前記メモリセルアレイのワード線を選択駆動するロウデコーダと、
前記第１及び第２のバンクの一方でのデータ書き込み若しくは消去動作と他方でのデータ読み出し動作とを並行して行わせる制御回路とを備え、
前記メモリセルアレイは、複数の分離トランジスタを含んでいる分離トランジスタ群を少なくとも２つ備え、
前記分離トランジスタ群のそれぞれは、前記ビット線のそれぞれの途中に挿入され、前記メモリセルアレイが第１及び第２のバンクに分離されるよう前記分離トランジスタ群の１つの中の前記分離トランジスタはオフとされ、
前記ロウデコーダは、
前記メモリセルアレイのワード線の一端側にビット線と並行して配設され、予め分離されるバンクの容量の可変範囲を全てカバーできる本数備えられたアドレス信号線と、
前記ロウデコーダ回路の両端部に配され、前記第１及び第２のバンクの一方でのデータ書き込み若しくは消去動作と他方でのデータ読み出し動作とを並行して行わせるように、前記分離されたアドレス信号線を同時に駆動する第１及び第２のプリデコーダとを備え、
前記アドレス信号線はそのパターニング工程で前記第１及び第２のバンクに対応して分離される
ことを特徴とする半導体記憶装置。
互いに交差するビット線とワード線の各交差部にメモリセルが配置され、ビット線の分離によってビット線方向に第１及び第２のバンクに分割されたメモリセルアレイと、
このメモリセルアレイのビット線方向の両端部に配置されて、二分されたビット線がそれぞれ接続される第１及び第２のセンスアンプ回路と、
前記メモリセルアレイのワード線を選択駆動するロウデコーダと、
前記第１及び第２のバンクの一方でのデータ書き込み若しくは消去動作と他方でのデータ読み出し動作とを並行して行わせる制御回路とを備え、
前記第１及び第２のバンクは、前記ビット線のパターニング工程でそれぞれの容量が決定され、
前記ロウデコーダは、
前記メモリセルアレイのワード線の一端側にビット線と並行して配設され、予め分離されるバンクの容量の可変範囲を全てカバーできる本数備えられたアドレス信号線と、
前記ロウデコーダ回路の両端部に配され、前記第１及び第２のバンクの一方でのデータ書き込み若しくは消去動作と他方でのデータ読み出し動作とを並行して行わせるように、前記分離されたアドレス信号線を同時に駆動する第１及び第２のプリデコーダとを備え、
前記アドレス信号線はそのパターニング工程で前記第１及び第２のバンクに対応して分離される
ことを特徴とする半導体記憶装置。
前記分離用トランジスタのオンオフを制御するための分離制御回路が設けられて、前記分離制御回路のプログラミングによって前記メモリセルアレイの第１及び第２のバンクの容量が固定的に設定されることを特徴とする請求項１記載半導体記憶装置。
前記メモリセルアレイは電気的書き換え可能な不揮発性メモリセルを配置して構成されていることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体記憶装置。