JPH0752593B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0752593B2 JPH0752593B2 JP24909691A JP24909691A JPH0752593B2 JP H0752593 B2 JPH0752593 B2 JP H0752593B2 JP 24909691 A JP24909691 A JP 24909691A JP 24909691 A JP24909691 A JP 24909691A JP H0752593 B2 JPH0752593 B2 JP H0752593B2
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- semiconductor memory
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- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特に、その高集積化に関する。
装置に関し、特に、その高集積化に関する。
【０００２】
【従来の技術】この発明は、電気的にデータの書換えが
可能なＥＥＰＲＯＭなどのような不揮発性半導体記憶装
置に適用することが可能であり、特に、選択トランジス
タおよびセンシングトランジスタの２つのトランジスタ
により１つのメモリセルを構成し、ページ単位でロウ単
位にデータの書換えが可能なＥＥＰＲＯＭに適用され得
るものである。
可能なＥＥＰＲＯＭなどのような不揮発性半導体記憶装
置に適用することが可能であり、特に、選択トランジス
タおよびセンシングトランジスタの２つのトランジスタ
により１つのメモリセルを構成し、ページ単位でロウ単
位にデータの書換えが可能なＥＥＰＲＯＭに適用され得
るものである。
【０００３】バイト単位で電気的にデータを書込み消去
することのできる不揮発性半導体記憶装置のデコーダ回
路は、ＳＥＥＱ社により１９８４年のＩＳＳＣＣにおい
て発表された。図６を参照して、この不揮発性半導体記
憶装置は、ロウ選択信号ＡＸをデコードして１つのロウ
ライン、すなわちワードラインＷＬ１を選択するロウデ
コーダ部１と、カラム選択信号ＡＹをデコードして１つ
のカラムラインＹ１を選択するカラムデコーダ部２と、
センスラインにバイアス電圧を供給するセンスラインバ
イアス部３と、選択されたワードラインＷＬ１に高電圧
を供給するロウ高電圧供給部４と、カラムラインの信号
を通過させるカラムパスゲート部５と、カラムラインに
高電圧を供給するカラム高電圧供給部６と、ビットライ
ンＢＬ１に高電圧を供給するビット高電圧供給部７と、
メモリセルアレイとを含む。
することのできる不揮発性半導体記憶装置のデコーダ回
路は、ＳＥＥＱ社により１９８４年のＩＳＳＣＣにおい
て発表された。図６を参照して、この不揮発性半導体記
憶装置は、ロウ選択信号ＡＸをデコードして１つのロウ
ライン、すなわちワードラインＷＬ１を選択するロウデ
コーダ部１と、カラム選択信号ＡＹをデコードして１つ
のカラムラインＹ１を選択するカラムデコーダ部２と、
センスラインにバイアス電圧を供給するセンスラインバ
イアス部３と、選択されたワードラインＷＬ１に高電圧
を供給するロウ高電圧供給部４と、カラムラインの信号
を通過させるカラムパスゲート部５と、カラムラインに
高電圧を供給するカラム高電圧供給部６と、ビットライ
ンＢＬ１に高電圧を供給するビット高電圧供給部７と、
メモリセルアレイとを含む。
【０００４】このような構成を有する従来の不揮発性半
導体記憶装置は、データの消去がバイト単位またはロウ
単位で行なわれるが、データを消去する場合に、高電圧
Ｖｍｕｌｔ（約１７ボルト）を選ばれたワードラインＷ
Ｌ１およびカラムラインＹ１に印加し、これを維持す
る。また、プログラムラインＰＬ１にも高電圧Ｖｍｕｌ
ｔを印加する。これにより、トランジスタＭ１がオン
し、メモリセルＣＭ１のゲートに高電圧が印加される。
導体記憶装置は、データの消去がバイト単位またはロウ
単位で行なわれるが、データを消去する場合に、高電圧
Ｖｍｕｌｔ（約１７ボルト）を選ばれたワードラインＷ
Ｌ１およびカラムラインＹ１に印加し、これを維持す
る。また、プログラムラインＰＬ１にも高電圧Ｖｍｕｌ
ｔを印加する。これにより、トランジスタＭ１がオン
し、メモリセルＣＭ１のゲートに高電圧が印加される。
【０００５】このとき、ビットラインＢＬ１の電圧は０
ボルトであり、その電圧はトランジスタＭ２を介してメ
モリセルＣＭ１のドレインに印加される。同時に、メモ
リセルＣＭ１のトップゲートに維持されたセンスライン
ＳＬ１には、プログラムラインＰＬ１の高電圧Ｖｍｕｌ
ｔがトランジスタＭ１を介して印加されるので、電子が
メモリトランジスタＣＭ１のドレイン領域からフローテ
ィングゲートにトンネリングされる。これにより、デー
タが消去され、メモリトランジスタＣＭ１のしきい電圧
が約２ないし５ボルトになる。
ボルトであり、その電圧はトランジスタＭ２を介してメ
モリセルＣＭ１のドレインに印加される。同時に、メモ
リセルＣＭ１のトップゲートに維持されたセンスライン
ＳＬ１には、プログラムラインＰＬ１の高電圧Ｖｍｕｌ
ｔがトランジスタＭ１を介して印加されるので、電子が
メモリトランジスタＣＭ１のドレイン領域からフローテ
ィングゲートにトンネリングされる。これにより、デー
タが消去され、メモリトランジスタＣＭ１のしきい電圧
が約２ないし５ボルトになる。
【０００６】図６に示した回路は、メモリトランジスタ
ＣＭ１を一例として図示したものであり、８個の入力お
よび出力端子を備えた不揮発性半導体記憶装置では、８
個のメモリトランジスタが独立のビットラインに接続さ
れ、ワードラインはすべてのメモリトランジスタに共通
に接続される。また、８個のメモリトランジスタからな
る各バイトごとに、１つのバイト選択トランジスタが設
けられており、センスラインは８個のメモリトランジス
タ単位で接続される。また、カラムデコーダ部２は、８
個のビットラインごとに１つずつ独立して配置され、そ
れぞれのメモリトランジスタはカラムパスゲート部５を
介して独立のデータをストアする。
ＣＭ１を一例として図示したものであり、８個の入力お
よび出力端子を備えた不揮発性半導体記憶装置では、８
個のメモリトランジスタが独立のビットラインに接続さ
れ、ワードラインはすべてのメモリトランジスタに共通
に接続される。また、８個のメモリトランジスタからな
る各バイトごとに、１つのバイト選択トランジスタが設
けられており、センスラインは８個のメモリトランジス
タ単位で接続される。また、カラムデコーダ部２は、８
個のビットラインごとに１つずつ独立して配置され、そ
れぞれのメモリトランジスタはカラムパスゲート部５を
介して独立のデータをストアする。
【０００７】プログラム、すなわちデータの書込み時に
は、選ばれたワードラインＷＬ１および選ばれたカラム
ラインＹ１が高電圧Ｖｍｕｌｔに維持され、プログラム
ラインＰＬ１が接地され、センスラインＳＬ１がトラン
ジスタＭ１およびプログラムラインＰＬ１を介して接地
される。また、ビットラインＢＬ１を高電圧Ｖｍｕｌｔ
で維持させて、メモリトランジスタＣＭ１のドレインに
高電圧を印加することにより、メモリトランジスタＣＭ
１のフローティングゲートの電子がドレインの拡散領域
にトンネリングされ、データが書込まれる。このとき、
プログラムされたメモリトランジスタＣＭ１のしきい電
圧は約−３ないし−５ボルトになる。
は、選ばれたワードラインＷＬ１および選ばれたカラム
ラインＹ１が高電圧Ｖｍｕｌｔに維持され、プログラム
ラインＰＬ１が接地され、センスラインＳＬ１がトラン
ジスタＭ１およびプログラムラインＰＬ１を介して接地
される。また、ビットラインＢＬ１を高電圧Ｖｍｕｌｔ
で維持させて、メモリトランジスタＣＭ１のドレインに
高電圧を印加することにより、メモリトランジスタＣＭ
１のフローティングゲートの電子がドレインの拡散領域
にトンネリングされ、データが書込まれる。このとき、
プログラムされたメモリトランジスタＣＭ１のしきい電
圧は約−３ないし−５ボルトになる。
【０００８】プログラムされたメモリトランジスタＣＭ
１にストアされたデータは、読出し時において次のよう
に読出される。まず、基準電圧ＶREF がセンスラインバ
イアス部３およびカラムパスゲート部５を介して、選ば
れたセンスラインに印加される。また、選ばれたワード
ラインＷＬ１には電源電圧Ｖｃｃが印加される。その
後、メモリトランジスタＳＬ１に流れる電流を感知する
ことによりストアされたデータが読出される。
１にストアされたデータは、読出し時において次のよう
に読出される。まず、基準電圧ＶREF がセンスラインバ
イアス部３およびカラムパスゲート部５を介して、選ば
れたセンスラインに印加される。また、選ばれたワード
ラインＷＬ１には電源電圧Ｖｃｃが印加される。その
後、メモリトランジスタＳＬ１に流れる電流を感知する
ことによりストアされたデータが読出される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の不揮発性半導体記憶装置は、各バイトごと
にバイト選択トランジスタを必要とするので、チップの
大きさが大きくなる。これに加えて、データのプログラ
ムおよび消去時に、ワードラインに高電圧Ｖｍｕｌｔが
印加されるので、メモリトランジスタの書換え回数が多
くなるほどワードラインに接続された選択トランジスタ
のゲート酸化膜が破壊されやすく、したがって、不揮発
性半導体記憶装置の書換え可能回数が低下していた。
ような従来の不揮発性半導体記憶装置は、各バイトごと
にバイト選択トランジスタを必要とするので、チップの
大きさが大きくなる。これに加えて、データのプログラ
ムおよび消去時に、ワードラインに高電圧Ｖｍｕｌｔが
印加されるので、メモリトランジスタの書換え回数が多
くなるほどワードラインに接続された選択トランジスタ
のゲート酸化膜が破壊されやすく、したがって、不揮発
性半導体記憶装置の書換え可能回数が低下していた。
【００１０】この発明は、上記のような課題を解決する
ためになされたもので、その１つの目的は、不揮発性半
導体記憶装置の半導体基板上の占有面積を減少させるこ
とである。
ためになされたもので、その１つの目的は、不揮発性半
導体記憶装置の半導体基板上の占有面積を減少させるこ
とである。
【００１１】この発明のもう１つの目的は、不揮発性半
導体記憶装置の消去および書込みすることのできる回数
を増加させることである。
導体記憶装置の消去および書込みすることのできる回数
を増加させることである。
【００１２】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、半導体基板と、互いに平行に基板上
に配置された複数のワードラインおよび複数のセンスラ
インと、複数のワードラインに垂直に基板上に配置され
た複数のビットラインと、各ビットラインと各ワードラ
インとが交差する位置の基板上に設けられた複数の選択
トランジスタと、各ビットラインと各センスラインとが
交差する位置の基板上に設けられた複数のセンストラン
ジスタと、アドレス信号に応答して、複数のワードライ
ンの中の１本を選択するワードライン選択手段と、外部
から与えられる第１の制御信号に応答して、ワードライ
ン選択手段と複数のワードラインとの間を接続する第１
のスイッチング手段と、外部から与えられる第２の制御
信号に応答して、複数のセンスラインをバイアスするた
めのセンスラインバイアス手段と、ワードライン選択手
段からの出力信号に応答して、センスラインバイアス手
段と複数のセンスラインとの間を接続する第２のスイッ
チング手段と、予め定められた高電圧を発生する高電圧
発生手段と、第２の制御信号に応答して、高電圧発生手
段を複数のワードラインと複数のセンスラインとに接続
する接続手段とを含む。複数の選択トランジスタおよび
複数のセンストランジスタは、基板内に形成された拡散
層を介して接続され、それによりアレイが構成される。
半導体記憶装置は、半導体基板と、互いに平行に基板上
に配置された複数のワードラインおよび複数のセンスラ
インと、複数のワードラインに垂直に基板上に配置され
た複数のビットラインと、各ビットラインと各ワードラ
インとが交差する位置の基板上に設けられた複数の選択
トランジスタと、各ビットラインと各センスラインとが
交差する位置の基板上に設けられた複数のセンストラン
ジスタと、アドレス信号に応答して、複数のワードライ
ンの中の１本を選択するワードライン選択手段と、外部
から与えられる第１の制御信号に応答して、ワードライ
ン選択手段と複数のワードラインとの間を接続する第１
のスイッチング手段と、外部から与えられる第２の制御
信号に応答して、複数のセンスラインをバイアスするた
めのセンスラインバイアス手段と、ワードライン選択手
段からの出力信号に応答して、センスラインバイアス手
段と複数のセンスラインとの間を接続する第２のスイッ
チング手段と、予め定められた高電圧を発生する高電圧
発生手段と、第２の制御信号に応答して、高電圧発生手
段を複数のワードラインと複数のセンスラインとに接続
する接続手段とを含む。複数の選択トランジスタおよび
複数のセンストランジスタは、基板内に形成された拡散
層を介して接続され、それによりアレイが構成される。
【００１３】
【実施例】図１は、この発明の一実施例を示す不揮発性
半導体記憶装置のブロック図である。また、図２は、図
１に示した不揮発性半導体記憶装置の回路図である。図
１および図２に示した不揮発性半導体記憶装置は、Ｍ本
のロウとＮ本のカラムとを備えたメモリセルアレイを備
えている。図１を参照して、この不揮発性半導体記憶装
置は、内部から与えられるロウアドレス信号ＡＸおよび
カラムアドレス信号ＡＹをデコードすることにより、多
数のロウラインおよびカラムラインの中で各１本をそれ
ぞれ選択するためのロウデコーダ部１００およびカラム
デコーダ部１１０と、外部から与えられる書込み制御信
号／ＷＥX に応答して、プログラムラインに所定の電圧
を印加するセンスラインバイアス部１２０と、ロウデコ
ーダ１００からの出力信号およびプログラム信号／ＰＧ
Ｍによって選択されたセンスラインＳＬ１００およびワ
ードラインＷＬ１に動作電圧を供給するページ選択トラ
ンジスタ部１３０と、多数のビットラインＢＬ１００な
いしＢＬ１０ＮとワードラインＷＬ１００とが交差する
位置に設けられ、メモリトランジスタＣＭ１００ないし
ＣＭ１０Ｎのドレインに接続された選択トランジスタＭ
１００ないしＭ１０Ｎと、選択トランジスタＭ１００な
いしＭ１０ＮとセンスラインＳＬ１００とが交差する位
置に設けられ、データを消去しかつストアするためのメ
モリトランジスタ（またはセンストランジスタ）ＣＭ１
００ないしＣＭ１０Ｎと、メモリトランジスタＣＭ１０
０ないしＣＭ１０Ｎのソースがドレインに接続され、か
つソースが接地され、ゲートには書込み制御信号／ＷＥ
が与えられるプルダウントランジスタＭ１１０と、ワー
ドラインＷＬ１００とセンスラインＳＬ１００とに所定
の高電圧を印加する高電圧ゲーティング部１４０と、高
電圧を発生して高電圧ゲーティング部１４に供給する高
電圧ポンプ部１５０と、書込み制御信号／ＷＥ X に応答
して、高電圧ゲーティング部１４を介してワードライン
ＷＬ１００とセンスラインＳＬ１００とに選択的に高電
圧が供給されるように制御する高電圧制御部１６０と、
カラムデコーダ部１１０の出力信号に応答して、ビット
ラインＢＬ１００ないしＢＬ１０Ｎの中の１つを選択的
に共通データラインＤＬに接続するカラムパスゲート部
１７０と、読出し動作において選択されたメモリトラン
ジスタにストアされたデータ信号を増幅しかつ入出力部
２００に与えるデータ出力バッファ１８０と、書込み動
作において入出力部２００に与えられたデータをカラム
パスゲート部１７０に与えるデータ入力バッファ１９０
とを含む。
半導体記憶装置のブロック図である。また、図２は、図
１に示した不揮発性半導体記憶装置の回路図である。図
１および図２に示した不揮発性半導体記憶装置は、Ｍ本
のロウとＮ本のカラムとを備えたメモリセルアレイを備
えている。図１を参照して、この不揮発性半導体記憶装
置は、内部から与えられるロウアドレス信号ＡＸおよび
カラムアドレス信号ＡＹをデコードすることにより、多
数のロウラインおよびカラムラインの中で各１本をそれ
ぞれ選択するためのロウデコーダ部１００およびカラム
デコーダ部１１０と、外部から与えられる書込み制御信
号／ＷＥX に応答して、プログラムラインに所定の電圧
を印加するセンスラインバイアス部１２０と、ロウデコ
ーダ１００からの出力信号およびプログラム信号／ＰＧ
Ｍによって選択されたセンスラインＳＬ１００およびワ
ードラインＷＬ１に動作電圧を供給するページ選択トラ
ンジスタ部１３０と、多数のビットラインＢＬ１００な
いしＢＬ１０ＮとワードラインＷＬ１００とが交差する
位置に設けられ、メモリトランジスタＣＭ１００ないし
ＣＭ１０Ｎのドレインに接続された選択トランジスタＭ
１００ないしＭ１０Ｎと、選択トランジスタＭ１００な
いしＭ１０ＮとセンスラインＳＬ１００とが交差する位
置に設けられ、データを消去しかつストアするためのメ
モリトランジスタ（またはセンストランジスタ）ＣＭ１
００ないしＣＭ１０Ｎと、メモリトランジスタＣＭ１０
０ないしＣＭ１０Ｎのソースがドレインに接続され、か
つソースが接地され、ゲートには書込み制御信号／ＷＥ
が与えられるプルダウントランジスタＭ１１０と、ワー
ドラインＷＬ１００とセンスラインＳＬ１００とに所定
の高電圧を印加する高電圧ゲーティング部１４０と、高
電圧を発生して高電圧ゲーティング部１４に供給する高
電圧ポンプ部１５０と、書込み制御信号／ＷＥ X に応答
して、高電圧ゲーティング部１４を介してワードライン
ＷＬ１００とセンスラインＳＬ１００とに選択的に高電
圧が供給されるように制御する高電圧制御部１６０と、
カラムデコーダ部１１０の出力信号に応答して、ビット
ラインＢＬ１００ないしＢＬ１０Ｎの中の１つを選択的
に共通データラインＤＬに接続するカラムパスゲート部
１７０と、読出し動作において選択されたメモリトラン
ジスタにストアされたデータ信号を増幅しかつ入出力部
２００に与えるデータ出力バッファ１８０と、書込み動
作において入出力部２００に与えられたデータをカラム
パスゲート部１７０に与えるデータ入力バッファ１９０
とを含む。
【００１４】図２に示した回路図において、トランジス
タＭ１００ないしＭ１０Ｍ，Ｍ１３０ないしＭ１３Ｍお
よびＭ１６０ないしＭ１６Ｍはエンハンスメント型ＮＭ
ＯＳトランジスタを示しており、また、トランジスタＭ
１２０ないしＭ１２Ｍ，Ｍ１４０ないしＭ１４Ｍおよび
Ｍ１５０ないしＭ１５Ｍはデプレッション型ＮＭＯＳト
ランジスタを示している。
タＭ１００ないしＭ１０Ｍ，Ｍ１３０ないしＭ１３Ｍお
よびＭ１６０ないしＭ１６Ｍはエンハンスメント型ＮＭ
ＯＳトランジスタを示しており、また、トランジスタＭ
１２０ないしＭ１２Ｍ，Ｍ１４０ないしＭ１４Ｍおよび
Ｍ１５０ないしＭ１５Ｍはデプレッション型ＮＭＯＳト
ランジスタを示している。
【００１５】図５は、図２に示した回路の動作を説明す
るためのタイミングチャートである。次に、図２および
図５を参照して、不揮発性半導体記憶装置の動作につい
て説明する。
るためのタイミングチャートである。次に、図２および
図５を参照して、不揮発性半導体記憶装置の動作につい
て説明する。
【００１６】まず、外部から与えられる書込み制御信号
／ＷＥX が図５（ａ）に示すように低電位になり、デー
タの書込みがチップの内部に認識されると、チップの内
部でカウンタ（図示せず）によって、動作サイクルが自
動消去期間と自動プログラム期間とに分離される。書込
み制御信号／ＷＥX が低電位になるに従って、図５
（ｂ）に示すように、書込み制御信号ＷＥが低電位とな
り、チップ内部の高電圧昇圧回路が動作する。したがっ
て、図５（ｃ）に示されるように、約２０ボルトの電源
電圧Ｖｐｐが供給され、図５（ｄ）に示されるようにク
ロック信号ＣＬＫが供給される。
／ＷＥX が図５（ａ）に示すように低電位になり、デー
タの書込みがチップの内部に認識されると、チップの内
部でカウンタ（図示せず）によって、動作サイクルが自
動消去期間と自動プログラム期間とに分離される。書込
み制御信号／ＷＥX が低電位になるに従って、図５
（ｂ）に示すように、書込み制御信号ＷＥが低電位とな
り、チップ内部の高電圧昇圧回路が動作する。したがっ
て、図５（ｃ）に示されるように、約２０ボルトの電源
電圧Ｖｐｐが供給され、図５（ｄ）に示されるようにク
ロック信号ＣＬＫが供給される。
【００１７】自動消去期間において、消去信号／ＥＲＡ
が図５（ｅ）に示されるように低電位になるに従って、
センスラインバイアス部１２０がプログラムラインＰＬ
１００に図５（ｆ）に示すように約５ボルトの電源電圧
Ｖｃｃを与える。高電圧制御部１６０は、図５（ｇ）に
示されるように出力電圧ＶWEとして高電圧を出力し、一
方、出力電圧ＶWPとして図５（ｈ）に示すように低レベ
ルの電圧を出力する。
が図５（ｅ）に示されるように低電位になるに従って、
センスラインバイアス部１２０がプログラムラインＰＬ
１００に図５（ｆ）に示すように約５ボルトの電源電圧
Ｖｃｃを与える。高電圧制御部１６０は、図５（ｇ）に
示されるように出力電圧ＶWEとして高電圧を出力し、一
方、出力電圧ＶWPとして図５（ｈ）に示すように低レベ
ルの電圧を出力する。
【００１８】ロウデコーダ部１００は、外部から与えら
れるアドレス信号ＡX によって選択された出力ＯＴ0 を
介して約５ボルトの電圧を出力し、一方他の出力ＯＴ1
ないしＯＴM を介して低レベルの電圧を出力する。この
とき選択されたワードラインＷＬ１００には、トランジ
スタＭ１２０を介してロウデコーダ１００の出力ＯＴ 0
の約５ボルトの電圧が伝達される。このワードラインＷ
Ｌ１００の約５ボルトの電圧は、トランジスタＭ１４０
を介して高電圧ポンプ部１５０の出力ＰＯ0 に伝達さ
れ、高電圧ポンプ部１５０はその約５ボルトの電圧をク
ロック信号ＣＬＫに応答して、電源電圧Ｖｐｐ、すなわ
ち約２０ボルトの電圧に上昇させる。昇圧された電圧は
出力ＰＯ0 を介して出力される。このように、約５ボル
トよりも高い出力ＰＯ0 の高電圧Ｖｐｐは、トランジス
タＭ１４０のゲート電位が低レベルであるので、図５
（ｉ）に示したようにワードラインＷＬ１００には伝達
されない。センスラインＳＬ１００に接続されているト
ランジスタＭ１５０およびＭ１００のゲート電位は、高
レベルであり、したがって、トランジスタＭ１５０およ
びＭ１００が動作状態であるので、出力ＰＯ0の高電圧
は図５（ｊ）に示されたようにセンスラインＳＬ１００
に伝達される。
れるアドレス信号ＡX によって選択された出力ＯＴ0 を
介して約５ボルトの電圧を出力し、一方他の出力ＯＴ1
ないしＯＴM を介して低レベルの電圧を出力する。この
とき選択されたワードラインＷＬ１００には、トランジ
スタＭ１２０を介してロウデコーダ１００の出力ＯＴ 0
の約５ボルトの電圧が伝達される。このワードラインＷ
Ｌ１００の約５ボルトの電圧は、トランジスタＭ１４０
を介して高電圧ポンプ部１５０の出力ＰＯ0 に伝達さ
れ、高電圧ポンプ部１５０はその約５ボルトの電圧をク
ロック信号ＣＬＫに応答して、電源電圧Ｖｐｐ、すなわ
ち約２０ボルトの電圧に上昇させる。昇圧された電圧は
出力ＰＯ0 を介して出力される。このように、約５ボル
トよりも高い出力ＰＯ0 の高電圧Ｖｐｐは、トランジス
タＭ１４０のゲート電位が低レベルであるので、図５
（ｉ）に示したようにワードラインＷＬ１００には伝達
されない。センスラインＳＬ１００に接続されているト
ランジスタＭ１５０およびＭ１００のゲート電位は、高
レベルであり、したがって、トランジスタＭ１５０およ
びＭ１００が動作状態であるので、出力ＰＯ0の高電圧
は図５（ｊ）に示されたようにセンスラインＳＬ１００
に伝達される。
【００１９】このとき、センスラインＳＬ１００のパス
であるトランジスタＭ１３０のソースが接続されている
プログラムラインＰＬ１００の電圧は、上記のように約
５ボルトの電圧であり、また、そのゲートの電圧も約５
ボルトであり、さらにセンスラインＳＬ１００は約２０
ボルトの高電圧であるので、トランジスタＭ１３０はシ
ャントオフする。
であるトランジスタＭ１３０のソースが接続されている
プログラムラインＰＬ１００の電圧は、上記のように約
５ボルトの電圧であり、また、そのゲートの電圧も約５
ボルトであり、さらにセンスラインＳＬ１００は約２０
ボルトの高電圧であるので、トランジスタＭ１３０はシ
ャントオフする。
【００２０】したがって、データの消去の際、選択され
たワードラインＷＬ１００は、約５ボルトの電圧とな
り、選択されたセンスラインＳＬ１００にのみ約２０ボ
ルトの高電圧Ｖｐｐが供給される。したがって、メモリ
トランジスタＣＭ１００のドレインからフローティング
ゲートへ電荷がトンネリングされ、ビットラインＢＬ１
００は接地され図５（ｋ）に示したように低電位とな
る。
たワードラインＷＬ１００は、約５ボルトの電圧とな
り、選択されたセンスラインＳＬ１００にのみ約２０ボ
ルトの高電圧Ｖｐｐが供給される。したがって、メモリ
トランジスタＣＭ１００のドレインからフローティング
ゲートへ電荷がトンネリングされ、ビットラインＢＬ１
００は接地され図５（ｋ）に示したように低電位とな
る。
【００２１】また、選択されていないロウデコーダ部１
００の出力ＯＴ1 ないしＯＴM は０ボルトであるので、
ワードラインＷＬ１０１ないしＷＬ１０Ｍも０ボルトで
あり、高電圧発生部１５０の出力ＰＯ1 ないしＰＯM も
トランジスタＭ１５１ないしＭ１５Ｍを介して０ボルト
が供給されるので、非選択のセンスラインＳＬ１０１な
いしＳＬ１０ＭもトランジスタＭ１５１ないしＭ１５Ｍ
を介して０ボルトに接地される。このとき、トランジス
タＭ１３１ないしＭ１３Ｍはシャントオフされる。した
がって、上記のような動作で選ばれたロウライン上に位
置するメモリトランジスタＣＭ１００ないしＣＭ１０Ｍ
にストアされたデータを消去することができる。
００の出力ＯＴ1 ないしＯＴM は０ボルトであるので、
ワードラインＷＬ１０１ないしＷＬ１０Ｍも０ボルトで
あり、高電圧発生部１５０の出力ＰＯ1 ないしＰＯM も
トランジスタＭ１５１ないしＭ１５Ｍを介して０ボルト
が供給されるので、非選択のセンスラインＳＬ１０１な
いしＳＬ１０ＭもトランジスタＭ１５１ないしＭ１５Ｍ
を介して０ボルトに接地される。このとき、トランジス
タＭ１３１ないしＭ１３Ｍはシャントオフされる。した
がって、上記のような動作で選ばれたロウライン上に位
置するメモリトランジスタＣＭ１００ないしＣＭ１０Ｍ
にストアされたデータを消去することができる。
【００２２】一方、プログラム動作では、まず、チップ
内部のカウンタによって消去動作が行なわれ、それが完
了した後、プログラム動作が行なわれる。すなわち、図
５（ｌ）に示したようにプログラム信号／ＰＧＭが低電
位となり、消去信号／ＥＲＡが高電位となる。プログラ
ムラインＰＬ１００が低電位となり、高電圧制御部６０
が出力電圧ＶWPとして約２０ボルトの高電圧を出力し、
出力電圧ＶWEとして０ボルトの電圧を出力する。選択さ
れたワードラインＷＬ１００は、トランジスタＭ１４０
のゲートが高電圧になるにしたがって、高い電圧にもた
らされ、このときプログラム信号ＰＧＭが低電位である
ので、出力ＯＴ0 の約５ボルトの電圧とワードラインＷ
Ｌ１００の高い電圧は電気的に分離される。そして、出
力電圧Ｖ WEが低レベルになるに従ってセンスラインＳＬ
１００のトランジスタＭ１００がシャントオフされ、プ
ログラムラインが接地される。したがって、データの消
去の際、選択されたセンスラインＳＬ１００の高電圧が
トランジスタＭ１３０を介して接地電位まで放電され
る。このような動作で選ばれたワードラインＷＬ１００
に高電圧が供給され、選択されたセンスラインＳＬ１０
０は接地電圧を維持するようになる。このとき、選択さ
れないワードラインＷＬ１０１ないしＷＬ１０Ｍおよび
センスラインＳＬ１０１ないしＳＬ１０Ｍは、上記の消
去時と同様に接地電圧に維持される。
内部のカウンタによって消去動作が行なわれ、それが完
了した後、プログラム動作が行なわれる。すなわち、図
５（ｌ）に示したようにプログラム信号／ＰＧＭが低電
位となり、消去信号／ＥＲＡが高電位となる。プログラ
ムラインＰＬ１００が低電位となり、高電圧制御部６０
が出力電圧ＶWPとして約２０ボルトの高電圧を出力し、
出力電圧ＶWEとして０ボルトの電圧を出力する。選択さ
れたワードラインＷＬ１００は、トランジスタＭ１４０
のゲートが高電圧になるにしたがって、高い電圧にもた
らされ、このときプログラム信号ＰＧＭが低電位である
ので、出力ＯＴ0 の約５ボルトの電圧とワードラインＷ
Ｌ１００の高い電圧は電気的に分離される。そして、出
力電圧Ｖ WEが低レベルになるに従ってセンスラインＳＬ
１００のトランジスタＭ１００がシャントオフされ、プ
ログラムラインが接地される。したがって、データの消
去の際、選択されたセンスラインＳＬ１００の高電圧が
トランジスタＭ１３０を介して接地電位まで放電され
る。このような動作で選ばれたワードラインＷＬ１００
に高電圧が供給され、選択されたセンスラインＳＬ１０
０は接地電圧を維持するようになる。このとき、選択さ
れないワードラインＷＬ１０１ないしＷＬ１０Ｍおよび
センスラインＳＬ１０１ないしＳＬ１０Ｍは、上記の消
去時と同様に接地電圧に維持される。
【００２３】書込み動作において、外部から入出力部２
００をを介してプログラムすべきデータが入力される。
データ入力バッファ１９０は、入力されたデータ信号を
増幅した後、選択されたビットラインＢＬ１００ないし
ＢＬ１０Ｎに所定の電圧を印加する。たとえば、外部の
入力データが「１」であるときは、ビットラインＢＬ１
００ないしＢＬ１０Ｎに０ボルトの電圧が印加され、入
力データが「０」であるときには、２０ボルトの電圧が
印加される。ビットラインＢＬ１００ないしＢＬ１０Ｎ
が０ボルトであるとき、メモリトランジスタＣＭ１００
ないしＣＭ１０Ｍの消去状態が持続されるようになり、
２０ボルトの電圧が印加されることにより、メモリトラ
ンジスタＣＭ１００ないしＣＭ１０Ｍのフローティング
ゲートからドレインに電子がトンネリングされプログラ
ムされる。
００をを介してプログラムすべきデータが入力される。
データ入力バッファ１９０は、入力されたデータ信号を
増幅した後、選択されたビットラインＢＬ１００ないし
ＢＬ１０Ｎに所定の電圧を印加する。たとえば、外部の
入力データが「１」であるときは、ビットラインＢＬ１
００ないしＢＬ１０Ｎに０ボルトの電圧が印加され、入
力データが「０」であるときには、２０ボルトの電圧が
印加される。ビットラインＢＬ１００ないしＢＬ１０Ｎ
が０ボルトであるとき、メモリトランジスタＣＭ１００
ないしＣＭ１０Ｍの消去状態が持続されるようになり、
２０ボルトの電圧が印加されることにより、メモリトラ
ンジスタＣＭ１００ないしＣＭ１０Ｍのフローティング
ゲートからドレインに電子がトンネリングされプログラ
ムされる。
【００２４】このように、データが消去およびプログラ
ムされたメモリトランジスタＣＭ１００ないしＣＭ１０
Ｍは、選択されたワードラインに約５ボルトの電圧を印
加し、プログラムラインＰＬ１００に約１ないし４ボル
トの電圧を供給し、トランジスタＭ１３０を介して選ば
れたセンスラインＳＬ１に供給することにより、データ
出力バッファ１８０がセンストランジスタに流れる電流
によりデータを読取る。
ムされたメモリトランジスタＣＭ１００ないしＣＭ１０
Ｍは、選択されたワードラインに約５ボルトの電圧を印
加し、プログラムラインＰＬ１００に約１ないし４ボル
トの電圧を供給し、トランジスタＭ１３０を介して選ば
れたセンスラインＳＬ１に供給することにより、データ
出力バッファ１８０がセンストランジスタに流れる電流
によりデータを読取る。
【００２５】なお、図２に示したセンスラインデコーダ
部の一例が図３に示される。また、図２に示した高電圧
制御部の一例が図４に示されている。
部の一例が図３に示される。また、図２に示した高電圧
制御部の一例が図４に示されている。
【００２６】このように、不揮発性半導体記憶装置のデ
ータの消去時において、ワードラインに電源電圧Ｖｃｃ
が印加されるので、チップの耐久性を向上させることが
できる。また、各ロウごとにセンスライントランジスタ
Ｍ１３０ないしＭ１３Ｍを１つずつ配置し、かつワード
ラインおよびセンスラインに必要な高電圧を１つの高電
圧発生部から供給することによりチップの大きさを減ら
すことができる。また、データの消去時には、ワードラ
インに高電圧Ｖｐｐの代わりに約５ボルトの電圧を供給
するので、ゲート酸化膜の破壊による信頼性の低下およ
び耐久性の低下を減らすことができる。不揮発性半導体
記憶装置の高集積化に伴って半導体基板上の占有面積が
減少され、ロウデコーダ部および高電圧発生部を半導体
基板上にレイアウトすることが難しくなるが、エンハン
スメント型ＮＭＯＳトランジスタＭ１３０ないはＭ１３
ＭおよびＭ１５０ないしＭ１５Ｍならびにデプレッショ
ン型ＮＭＯＳトランジスタＭ１２０ないしＭ１２Ｍ，Ｍ
１４０ないしＭ１４ＭおよびＭ１５０ないしＭ１５Ｍを
各ワードラインとセンスラインとに制御して制御信号で
制御することにより容易にレイアウトすることができる
ので、半導体チップの占有面積を最小に減らすことがで
きる。
ータの消去時において、ワードラインに電源電圧Ｖｃｃ
が印加されるので、チップの耐久性を向上させることが
できる。また、各ロウごとにセンスライントランジスタ
Ｍ１３０ないしＭ１３Ｍを１つずつ配置し、かつワード
ラインおよびセンスラインに必要な高電圧を１つの高電
圧発生部から供給することによりチップの大きさを減ら
すことができる。また、データの消去時には、ワードラ
インに高電圧Ｖｐｐの代わりに約５ボルトの電圧を供給
するので、ゲート酸化膜の破壊による信頼性の低下およ
び耐久性の低下を減らすことができる。不揮発性半導体
記憶装置の高集積化に伴って半導体基板上の占有面積が
減少され、ロウデコーダ部および高電圧発生部を半導体
基板上にレイアウトすることが難しくなるが、エンハン
スメント型ＮＭＯＳトランジスタＭ１３０ないはＭ１３
ＭおよびＭ１５０ないしＭ１５Ｍならびにデプレッショ
ン型ＮＭＯＳトランジスタＭ１２０ないしＭ１２Ｍ，Ｍ
１４０ないしＭ１４ＭおよびＭ１５０ないしＭ１５Ｍを
各ワードラインとセンスラインとに制御して制御信号で
制御することにより容易にレイアウトすることができる
ので、半導体チップの占有面積を最小に減らすことがで
きる。
【００２７】
【発明の効果】以上のように、この発明によれば、各ロ
ウごとにバイト選択トランジスタを１つずつ設け、ワー
ドラインとセンスラインとに供給される電圧を１つの高
電圧発生手段から供給するようにしたので、半導体基板
上の占有面積が減少された不揮発性半導体記憶装置が得
られた。また、データの消去時において、ワードライン
の電圧が通常の電源電圧に維持されるので、ゲート酸化
膜が破壊されにくくなり、消去および書込み可能回数が
増加される。
ウごとにバイト選択トランジスタを１つずつ設け、ワー
ドラインとセンスラインとに供給される電圧を１つの高
電圧発生手段から供給するようにしたので、半導体基板
上の占有面積が減少された不揮発性半導体記憶装置が得
られた。また、データの消去時において、ワードライン
の電圧が通常の電源電圧に維持されるので、ゲート酸化
膜が破壊されにくくなり、消去および書込み可能回数が
増加される。
【図１】この発明の一実施例を示す不揮発性半導体記憶
装置のブロック図である。
装置のブロック図である。
【図２】図１に示した不揮発性半導体記憶装置の回路図
である。
である。
【図３】図２に示たセンスラインデコーダ部の一例を示
す回路図である。
す回路図である。
【図４】図２に示した高電圧制御部の一例を示す回路図
である。
である。
【図５】図２に示した回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図６】従来の不揮発性半導体記憶装置の回路図であ
る。
る。
１００ ロウデコーダ部 １１０ カラムデコーダ部 １２０ センスラインバイアス部 １３０ ページ選択トランジスタ部 １４０ 高電圧ゲーティング部 １５０ 高電圧ポンプ部 １６０ 高電圧制御部 １７０ カラムパスゲート部 １８０ データ出力バッファ １９０ データ入力バッファ ２００ 入出力部
Claims (7)
- 【請求項１】 半導体基板と、互いに平行に前記基板上
に配置された複数のワードラインおよび複数のセンスラ
インと、前記複数のワードラインに垂直に前記基板上に
配置された複数のビットラインと、各前記ビットライン
と各前記ワードラインとが交差する位置の前記基板上に
設けられた複数の選択トランジスタと、各前記ビットラ
インと各前記センスラインとが交差する位置の前記基板
上に設けられた複数のセンストランジスタとを含み、前
記複数の選択トランジスタおよび前記複数のセンストラ
ンジスタは、前記基板内に形成された拡散層を介して接
続され、それによりアレイが構成され、アドレス信号に
応答して、前記複数のワードラインの中の１本を選択す
るワードライン選択手段と、外部から与えられる第１の
制御信号に応答して、前記ワードライン選択手段と前記
複数のワードラインとの間を接続する第１のスイッチン
グ手段と、外部から与えられる第２の制御信号に応答し
て、前記複数のセンスラインをバイアスするためのセン
スラインバイアス手段と、前記ワードライン選択手段か
らの出力信号に応答して、前記センスラインバイアス手
段と前記複数のセンスラインとの間を接続する第２のス
イッチング手段と、予め定められた高電圧を発生する高
電圧発生手段と、前記第２の制御信号に応答して、前記
高電圧発生手段を前記複数のワードラインと前記複数の
センスラインとに接続する接続手段とを含む、不揮発性
半導体記憶装置。 - 【請求項２】 前記ワードライン選択手段は、複数の出
力を備え、ロウアドレス信号をデコードすることによ
り、前記複数の出力を介して前記複数のワードラインの
中の１本を選択的に活性化するロウデコーダ手段を含
み、前記第１のスイッチング手段は、前記ロウデコーダ
手段の複数の出力と前記複数りワード線との間にそれぞ
れ接続され、第１の制御信号に応答して動作されるデプ
レッション型の複数の第１の電界効果トランジスタを含
む、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記複数の第１の電界効果トランジスタ
のゲートは、プログラム時において低電位が印加され、
消去時において高電位が印加される、請求項２に記載の
不揮発性半導体記憶装置。 - 【請求項４】 前記第２のスイッチング手段は、エンハ
ンスメント型の複数の第２の電界効果トランジスタを含
み、前記複数の第２の電界効果トランジスタは、ゲート
が前記ワードライン選択手段からの出力信号に応答して
動作される、請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項５】 前記接続手段は、前記高電圧発生手段と
前記複数のワードラインとの間にそれぞれ接続され、前
記第２の制御信号に応答して動作される複数の第３のス
イッチング手段と、前記高電圧発生手段と前記複数のセ
ンスラインとの間にそれぞれ接続され、前記第２の制御
信号に応答して動作される複数の第４のスイッチング手
段とを含む、請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項６】 前記複数の第３のスイッチング手段は、
前記高電圧発生手段と前記複数のワードラインとの間に
それぞれ接続され、前記第２の制御信号に応答して動作
されるデプレッション型の複数の第３の電界効果トラン
ジスタを含む、請求項５に記載の不揮発性半導体記憶装
置。 - 【請求項７】 前記複数の第４のスイッチング手段は、
各々が前記高電圧発生手段の出力と対応する前記センス
ラインとの間に直列に接続されたデプレッション型の第
４の電界効果トランジスタおよびエンハンスメント型の
第５の電界効果トランジスタからなる複数のトランジス
タ対を含み、前記第４および第５の電界効果トランジス
タは、前記第２の制御信号に応答して動作される、請求
項６に記載の不揮発性半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900021060A KR940005695B1 (ko) | 1990-12-19 | 1990-12-19 | 불휘발성 기억소자의 로우 디코더 회로 |
| KR21060 | 1990-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04259996A JPH04259996A (ja) | 1992-09-16 |
| JPH0752593B2 true JPH0752593B2 (ja) | 1995-06-05 |
Family
ID=19307876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24909691A Expired - Lifetime JPH0752593B2 (ja) | 1990-12-19 | 1991-09-27 | 不揮発性半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5265062A (ja) |
| JP (1) | JPH0752593B2 (ja) |
| KR (1) | KR940005695B1 (ja) |
| DE (1) | DE4131261C2 (ja) |
| FR (1) | FR2670942B1 (ja) |
| GB (1) | GB2251104B (ja) |
| IT (1) | IT1251189B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2822791B2 (ja) * | 1992-06-30 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| FR2826496A1 (fr) * | 2001-06-25 | 2002-12-27 | St Microelectronics Sa | Memoire eeprom protegee contre les effets d'un claquage de transistor d'acces |
| KR100481857B1 (ko) | 2002-08-14 | 2005-04-11 | 삼성전자주식회사 | 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4266283A (en) * | 1979-02-16 | 1981-05-05 | Intel Corporation | Electrically alterable read-mostly memory |
| EP0085260B1 (en) * | 1981-12-29 | 1989-08-02 | Fujitsu Limited | Nonvolatile semiconductor memory circuit |
| JPS59124095A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6074577A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH077599B2 (ja) * | 1984-05-25 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE3583669D1 (de) * | 1984-12-25 | 1991-09-05 | Toshiba Kawasaki Kk | Nichtfluechtige halbleiterspeicheranordnung. |
| JPH0772996B2 (ja) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | 不揮発性半導体メモリ |
| JPS6457438A (en) * | 1987-08-28 | 1989-03-03 | Mitsubishi Electric Corp | Recording medium |
| JP2645417B2 (ja) * | 1987-09-19 | 1997-08-25 | 富士通株式会社 | 不揮発性メモリ装置 |
| FR2622038B1 (fr) * | 1987-10-19 | 1990-01-19 | Thomson Semiconducteurs | Procede de programmation des cellules memoire d'une memoire et circuit pour la mise en oeuvre de ce procede |
| JPH021972A (ja) * | 1988-06-10 | 1990-01-08 | Mitsubishi Electric Corp | 不揮発生半導体記憶装置 |
| US5088060A (en) * | 1989-03-08 | 1992-02-11 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND memory cell structure |
| US5075890A (en) * | 1989-05-02 | 1991-12-24 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with nand cell |
| JPH07114077B2 (ja) * | 1989-06-01 | 1995-12-06 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
-
1990
- 1990-12-19 KR KR1019900021060A patent/KR940005695B1/ko not_active IP Right Cessation
-
1991
- 1991-08-29 IT ITMI912319A patent/IT1251189B/it active IP Right Grant
- 1991-08-30 GB GB9118665A patent/GB2251104B/en not_active Expired - Fee Related
- 1991-08-30 FR FR9110797A patent/FR2670942B1/fr not_active Expired - Fee Related
- 1991-09-03 US US07/754,967 patent/US5265062A/en not_active Expired - Lifetime
- 1991-09-17 DE DE4131261A patent/DE4131261C2/de not_active Expired - Fee Related
- 1991-09-27 JP JP24909691A patent/JPH0752593B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2670942A1 (fr) | 1992-06-26 |
| ITMI912319A0 (it) | 1991-08-29 |
| IT1251189B (it) | 1995-05-04 |
| GB2251104A (en) | 1992-06-24 |
| GB2251104B (en) | 1995-05-17 |
| DE4131261A1 (de) | 1992-07-02 |
| FR2670942B1 (fr) | 1994-03-11 |
| ITMI912319A1 (it) | 1992-06-20 |
| US5265062A (en) | 1993-11-23 |
| KR920013467A (ko) | 1992-07-29 |
| JPH04259996A (ja) | 1992-09-16 |
| DE4131261C2 (de) | 1996-01-11 |
| GB9118665D0 (en) | 1991-10-16 |
| KR940005695B1 (ko) | 1994-06-22 |
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