JPH021972A - 不揮発生半導体記憶装置 - Google Patents
不揮発生半導体記憶装置Info
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- JPH021972A JPH021972A JP63144319A JP14431988A JPH021972A JP H021972 A JPH021972 A JP H021972A JP 63144319 A JP63144319 A JP 63144319A JP 14431988 A JP14431988 A JP 14431988A JP H021972 A JPH021972 A JP H021972A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000003213 activating effect Effects 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
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- 230000000295 complement effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明は゛電気的に書込み、消去可能な不揮発性半導
体記憶￥ｉ置に関するものである。 〔従来の技術〕 不揮発性メモリトランジスタをメモリセルとし、読出し
動作を、ビット線対の一方に選択されたメモリはル、他
方にダミーセルを接続し、両者の電位差を差動増幅回路
にて増幅し検知することで行った従来の不揮発性半導体
記憶装置として、時開Ｉｌｌ ６１−７３３００号に開
示された発明がある。 第４図は、その代表図面であり、この発明は、複数のメ
モリセル５５Ａおよび少なくとも１個のダミーセル５８
Ａが接続された第１のビット線５１ど、複数のメモリセ
ル５５［３および少なくと６１個のダミーセル５８Ｂが
接続された第２のピッｊ−線５２と、上；：ｄ第１のビ
ット線５１に接続されたメモリセル５５Ａを選択すると
きには上記第２のビット線５２に接続されたダミーセル
５８Ｂを選択するとともに、上記第２のビット線５２に
接続されたメモリセル５５Ｂを選択するときにはト間第
１のビット線５１に接続されたダミーセル５８Ａを選択
するレル選択手段（６３Ａ、６３［３゜６４Ａ、６４Ｂ
、７０．７１Ａ、７１Ｂ、７３Ａ。 ７３ｔ３，７４Ａ、７４Ｂ、７５）と、上記第１のビッ
ト線５１と第２のビット線５２との間の電位差を増幅し
て上記各メモリセルの記憶データを検出する差動増幅回
路５９と、上記セル選択手段が選択りるメ〔リセルの接
続されているビット線に対応して、上記差動増幅回路５
９で検出されたデータを反転らしくは非反転状態で出力
制御するデータ出力手段８０を具備している。 上記した不揮発性半導体装首のメモリセルアレイは平面
図（第５図）とそのＩ−Ｉ断面図（第６図）で示すよう
な構成が一般的に考えられる。 この構成は、選択トランジスタＳＴとメモリトランジス
タＭＱからなるメモリセルをマトリクス状に配置し、こ
れらのメモリセルと行方向（図では縦方向）にワード線
ＷＬ、列方向（図では横方向）にビット線Ｂ１−が各々
共通に接続される。なお、第５図、第６図においてＣＧ
はコントロールゲーＩ〜、１：Ｇはフローティングゲー
ト、ＣＨはビット線ＢＬとのコンタクトホールである。 従って、第４図で示した差動増幅回路５９を１本のビッ
ト線Ｂ１−の中央に設番プ、一方を第１のビット線５１
、他方を第２のビット￥Ａ５２にそれぞれ接続したオー
プンビット構成となる。 （発明が解決しようとする課題〕 差動増幅回路により読出しを行う、従来の不揮発性半導
体記憶装置は以上のように構成されており、オーブンビ
ット構成により差動増幅回路が設けられている。このた
め、ビット線Ｂしのピッチで差動増幅回路を設けなけれ
ばならず、レイアウトが困難であるという問題点があっ
た。 また、書込み時に用いる高電圧スイッチ（第４図では、
図示せず）を各ビット線５１．５２ごとに設ける必要が
あり、回路面積が増大し、高集積化が損われるという問
題点があった。 この発明は上記のような問題点を解決するためになされ
たもので、差動増幅回路のレイアウトが容易な不揮発性
半導体記憶装置を得ることを目的とする。。 〔課題を解決するための手段〕 この発明にかかる不揮発性半導体記憶装置は、マトリク
ス状に配置された、不揮発性メモリトランジスタより構
成されるメモリセルにおいて電気的；ｑ込み、消去可能
な不揮発性半導体記憶装置であって、同一列の前記メモ
リヒルと接続され、互いに隣合う１組のビット線対を構
成する第１．第２のビット線と、各前記第１．第２のビ
ット線にそれぞれ接続されたダミーセルと、前記第１の
ビット線に接続されたメモリセルと行方向に共通に接続
された第１のワード線と、前記第２のビット線に接続さ
れたメモリセルと行方向に共通に接続された第２のワー
ド線と、前記第１のビット線に接続されたダミーセルに
接続された第１のダミーワード線と、前記第２のビット
線に接続されたダミーセルに接続された第２のダミーワ
ー・ド線と、読出し時に前記第１および第２のワード線
から１本のワード線を選択的に活性化させ、前記第１の
ワード線のいずれかを活性化させるときは前記第２のダ
ミーワード線を活性化させ、前記第２のワード線のいず
れかを活性化させるときは前記第１のダミーワード線を
活性化させるワード線活性化手段と、前記ビット線対を
構成する第１と第２のビット線に接続され、両者の電位
差を“Ｈ″“［パに増幅する差動増幅回路と、前記第１
および第２のビット線に接続され、書込み時に前記第１
、第２のビット線の電位に応じて、前記第１゜第２のビ
ット線それぞれを高電圧レベルに立上げる高電圧発生手
段とを備えて構成されている。 〔作用〕 この発明においては、差動増幅回路に接続されたビット
線対を構成する第１．第２のビット線は万いに隣り合う
ため、フォルデイラドピット線構成となる。 （実施例〕 第１図はこの発明の一実施例である不揮発性半導体記Ｗ
ｉ装置を示す回路図である。同図において、選択トラン
ジスタＳ−「とメモリトランジスタＭＱにより構成され
たメモリヒルＭＣがマトリクス状に配盾されている（同
図では４個のみ示す。）同一列の各メモリセルＭＣの選
択１−ランジスタＳ−ｒのドレインはビット線Ｂ［，１
あるいはＢ１０に共通接続され、隣り合うビット線ＢＬ
１．［３Ｌ２により一組のビット線対Ｂ Ｌ Ｐを構成
している。 また、メモリセルＭＣ−行につき２本のワード線Ｗ＋１
．ＷＬ２を設け、ワード線Ｗｌ−１はピッｌ−線Ｂ １
．１に接続されたメモリセルＭｅの選択トランジスタＳ
［のゲートのみに接続され、ワード線ＷＬ２はビット線
ＢＬ２に接続されたメモリセルＭＣの選択トランジスタ
ＳＴのゲートのみに接続される。 また、ビット線［３Ｌ１に接続された同一行のメモリセ
ルＭＣのメモリトランジスタＭＱのコント「１−ルゲー
トにコントロールゲート線ＣＧ Ｌ １が、ビット線Ｂ
Ｌ２に接続された同一行のメモリセルＭＣのメモリトラ
ンジスタＭＱのコントロールゲートにコントロールゲー
ト線ＣＧ １２が各々接続される。これらのコント
体記憶￥ｉ置に関するものである。 〔従来の技術〕 不揮発性メモリトランジスタをメモリセルとし、読出し
動作を、ビット線対の一方に選択されたメモリはル、他
方にダミーセルを接続し、両者の電位差を差動増幅回路
にて増幅し検知することで行った従来の不揮発性半導体
記憶装置として、時開Ｉｌｌ ６１−７３３００号に開
示された発明がある。 第４図は、その代表図面であり、この発明は、複数のメ
モリセル５５Ａおよび少なくとも１個のダミーセル５８
Ａが接続された第１のビット線５１ど、複数のメモリセ
ル５５［３および少なくと６１個のダミーセル５８Ｂが
接続された第２のピッｊ−線５２と、上；：ｄ第１のビ
ット線５１に接続されたメモリセル５５Ａを選択すると
きには上記第２のビット線５２に接続されたダミーセル
５８Ｂを選択するとともに、上記第２のビット線５２に
接続されたメモリセル５５Ｂを選択するときにはト間第
１のビット線５１に接続されたダミーセル５８Ａを選択
するレル選択手段（６３Ａ、６３［３゜６４Ａ、６４Ｂ
、７０．７１Ａ、７１Ｂ、７３Ａ。 ７３ｔ３，７４Ａ、７４Ｂ、７５）と、上記第１のビッ
ト線５１と第２のビット線５２との間の電位差を増幅し
て上記各メモリセルの記憶データを検出する差動増幅回
路５９と、上記セル選択手段が選択りるメ〔リセルの接
続されているビット線に対応して、上記差動増幅回路５
９で検出されたデータを反転らしくは非反転状態で出力
制御するデータ出力手段８０を具備している。 上記した不揮発性半導体装首のメモリセルアレイは平面
図（第５図）とそのＩ−Ｉ断面図（第６図）で示すよう
な構成が一般的に考えられる。 この構成は、選択トランジスタＳＴとメモリトランジス
タＭＱからなるメモリセルをマトリクス状に配置し、こ
れらのメモリセルと行方向（図では縦方向）にワード線
ＷＬ、列方向（図では横方向）にビット線Ｂ１−が各々
共通に接続される。なお、第５図、第６図においてＣＧ
はコントロールゲーＩ〜、１：Ｇはフローティングゲー
ト、ＣＨはビット線ＢＬとのコンタクトホールである。 従って、第４図で示した差動増幅回路５９を１本のビッ
ト線Ｂ１−の中央に設番プ、一方を第１のビット線５１
、他方を第２のビット￥Ａ５２にそれぞれ接続したオー
プンビット構成となる。 （発明が解決しようとする課題〕 差動増幅回路により読出しを行う、従来の不揮発性半導
体記憶装置は以上のように構成されており、オーブンビ
ット構成により差動増幅回路が設けられている。このた
め、ビット線Ｂしのピッチで差動増幅回路を設けなけれ
ばならず、レイアウトが困難であるという問題点があっ
た。 また、書込み時に用いる高電圧スイッチ（第４図では、
図示せず）を各ビット線５１．５２ごとに設ける必要が
あり、回路面積が増大し、高集積化が損われるという問
題点があった。 この発明は上記のような問題点を解決するためになされ
たもので、差動増幅回路のレイアウトが容易な不揮発性
半導体記憶装置を得ることを目的とする。。 〔課題を解決するための手段〕 この発明にかかる不揮発性半導体記憶装置は、マトリク
ス状に配置された、不揮発性メモリトランジスタより構
成されるメモリセルにおいて電気的；ｑ込み、消去可能
な不揮発性半導体記憶装置であって、同一列の前記メモ
リヒルと接続され、互いに隣合う１組のビット線対を構
成する第１．第２のビット線と、各前記第１．第２のビ
ット線にそれぞれ接続されたダミーセルと、前記第１の
ビット線に接続されたメモリセルと行方向に共通に接続
された第１のワード線と、前記第２のビット線に接続さ
れたメモリセルと行方向に共通に接続された第２のワー
ド線と、前記第１のビット線に接続されたダミーセルに
接続された第１のダミーワード線と、前記第２のビット
線に接続されたダミーセルに接続された第２のダミーワ
ー・ド線と、読出し時に前記第１および第２のワード線
から１本のワード線を選択的に活性化させ、前記第１の
ワード線のいずれかを活性化させるときは前記第２のダ
ミーワード線を活性化させ、前記第２のワード線のいず
れかを活性化させるときは前記第１のダミーワード線を
活性化させるワード線活性化手段と、前記ビット線対を
構成する第１と第２のビット線に接続され、両者の電位
差を“Ｈ″“［パに増幅する差動増幅回路と、前記第１
および第２のビット線に接続され、書込み時に前記第１
、第２のビット線の電位に応じて、前記第１゜第２のビ
ット線それぞれを高電圧レベルに立上げる高電圧発生手
段とを備えて構成されている。 〔作用〕 この発明においては、差動増幅回路に接続されたビット
線対を構成する第１．第２のビット線は万いに隣り合う
ため、フォルデイラドピット線構成となる。 （実施例〕 第１図はこの発明の一実施例である不揮発性半導体記Ｗ
ｉ装置を示す回路図である。同図において、選択トラン
ジスタＳ−「とメモリトランジスタＭＱにより構成され
たメモリヒルＭＣがマトリクス状に配盾されている（同
図では４個のみ示す。）同一列の各メモリセルＭＣの選
択１−ランジスタＳ−ｒのドレインはビット線Ｂ［，１
あるいはＢ１０に共通接続され、隣り合うビット線ＢＬ
１．［３Ｌ２により一組のビット線対Ｂ Ｌ Ｐを構成
している。 また、メモリセルＭＣ−行につき２本のワード線Ｗ＋１
．ＷＬ２を設け、ワード線Ｗｌ−１はピッｌ−線Ｂ １
．１に接続されたメモリセルＭｅの選択トランジスタＳ
［のゲートのみに接続され、ワード線ＷＬ２はビット線
ＢＬ２に接続されたメモリセルＭＣの選択トランジスタ
ＳＴのゲートのみに接続される。 また、ビット線［３Ｌ１に接続された同一行のメモリセ
ルＭＣのメモリトランジスタＭＱのコント「１−ルゲー
トにコントロールゲート線ＣＧ Ｌ １が、ビット線Ｂ
Ｌ２に接続された同一行のメモリセルＭＣのメモリトラ
ンジスタＭＱのコントロールゲートにコントロールゲー
ト線ＣＧ １２が各々接続される。これらのコント
【コ
ールゲート線ｃａ１−１゜０ Ｇ Ｌ ２はトランジス
タＴ１．７２を介してコントロールゲート電圧発生回路
１に接続され、これらのトランジスタＴＩ、Ｔ２のゲー
トは各々ワード線ＷＬＩ、ＷＬ２が接続される。 つまり、メモリセルＭＣはワード線ＷＬ１．ビットＦＡ
ＢＬ１．コントロールゲート線ＣＧ ｌ−１に接続され
るグループ（以下、［グループ１］という。）とワード
線ＷＬ２．ビット線ＢＬ２．コント「１−ルゲート線Ｃ
ＧＬ２に接続されるグループ（以下、［グループ２１と
いう。）に分類される。 また、同図に示すようにメモリセルＭＧと同一構成のダ
ミーセルＤＣの選択トランジスタＳＴのドレインがビッ
トねＢＬｌ、Ｂ１．２に各々接続される。このダミーセ
ルＤＣのメモリトランジスタＭＱの］ントロールゲート
に読出し電圧が印加されたときのコンダクタンス〈以下
、単に「コンダクタンス」と言う。）はメモリセルＭＣ
のメモリ１−ランジスタＭＱの゛１″記憶時と“ＯＩ前
記憶時の中間１ａに設定されている。 このダミーセルＤＣに対し、２本ダミーワード線ＤＷＩ
１．ＤＷＬ２を設け、ダミーワード線ＤＷＬＩはビッ
ト線［３＋−１に接続されたダミーヒル１） Ｃの選択
トランジスタＳＴのゲートのみに接続され、ダミーワー
ド線ＤＷＬ２はビット線１−３１−２に接続されたダミ
ーセルＩ） Ｃの選択トランジスタＳＴのゲートのみに
接続される。 また、ビット線ＢＬＩに接続されたダミーセルｆ）Ｃの
メモリトランジスタＭＱの］ン１−［１−ルゲートにダ
ミーコントロールゲート線Ｄ （ンＧ Ｌ １が、ビッ
ト線ＢＬ２に接続されたダミーセルＤＣのメモリトラン
ジスタＭＱのコントロールゲートにダミーコンし・ロー
ルゲート線１）ＣＧＬ２が各々接続される。 これらのダミーコントロールゲート線ＤＣＧＬ１、ＤＣ
Ｇ！ｌは、トランジスタ’Ｔ−３，−ｒ４を介して二】
ントロールゲート電Ｉｆ発生回路１に接続され、これら
のトランジスタＴ３．Ｔ４のゲートは各々ダミーワード
線ＤＷｉ１．［’）ＷＬ２が接続される。−に記したワ
ード線ＷＬｉ、ＷＬ２．ダミーワード線ＤＷＬ１．ＤＷ
Ｌ２はロウデコーダＲＤにより選択的に活性化される。 また、ピット線対日ＬＰを構成するビット線８１１．８
１２間に差動増幅回路２が接続される。 この差動増幅回路２は相補型トランジスタで構成された
インバータの入出力を交差接続されることで構成され、
活性状態（信号Ｓ。（Ｓｏ）が’Ｈ”（Ｉ−” ＞ ＞
において、ピット線対［３Ｌ Ｐにおけるビット線８１
１．８１２間の電位差を“ＩＩ”１１ Ｌ ＩＩに増幅
する。 ビット線ＢＬＩ、８ｍ２の一端は各々トランジスタＴ５
．Ｔ６を介して各々入力線Ｉ１０．Ｉ１０に接続され、
トランジスタＴ５．Ｔ６のゲートにコラムデコーダＣＤ
の出力線ＣＤＬが接続される。 一方、ピット線対Ｄ １． Ｐの他端に１つの高圧スイ
ッチ３が設置）られ、ピット線対Ｂ Ｌ Ｐのビット線
ＢＬ１．８Ｌ２がトランジスタＴ７．’Ｔ−８を介しＣ
（れぞれ接続される。これらのトランジスタ１’７．Ｔ
８のゲートには占込み選択線ＷＳ１．ＷＳ２が各々接続
される。 このＪ、うな構成にａ３いて、消去（“１″書込み）は
グループ単位で行われ、グループ１（２）のメモリセル
ＭＣに接続される１］ウデコーダＲＤににす仝ワード線
ＷＬ１（ＷＬ２）を高電圧ＶＰＰレベルに立上げ、コン
ト［１−ルゲート電圧発生回路１の出）ＪをｖＰＰとし
、差動増幅回路２のビット線ＢＬｌ（１３１２）側の電
位を″“１°′にするデータをラップさせることで、ピ
ッｌ−線１３１１（［３１２）の電位を゛１−°ルベル
にする。その結果、メモリ］・ランジスタＭＱのフ［１
−ティングゲートに電子が注入され、メモリトランジス
タＭＱのコンダクタンスはダミーセルＩ） Ｃのメモリ
トランジスタＭＱより低くなる。 一方、プログラム（“０″内込み）は、書込むべさメ［
す［ルＭＣに接続されるワード線ＷＬＩ（ＷＬ２）をＶ
ｌ、に立ち上げ、コントロールゲート電圧の発生回路１
の出力を“１−″に設定し、高電圧スイッチ３にり【二
１ツクφを与え、高電圧ＶＰＰを発生させ、書込み選択
線ＷＳＩ （ＷＳ２）をＶｌに立上げ、；Ｉ：：１７Ｊ
増幅回路２のビット線Ｂ Ｉ−１（Ｂ Ｌ、 ２ ）側
に“Ｉ」″がラッチされたビットＦ＋ＩＢＬ、１（Ｂ１
０）をｖｌ、に立上げる。その結果、メモリトランジス
タＭＱの７０−ティングゲートから電子が引抜かれ、メ
モリトランジスタＭ Ｑのコンダクタンスはダミーセル
のメモリトランジスタＭＱのコンダクタンスより高くな
る。 一方、読出しは以下のようにして、行われる。 まず全メモリセルＭＣ，ダミーセルＤＣのメモリトラン
ジスタＭＯのソースに接続されたソース線ＳＦの電位を
■ｃｃレベルにし、コントロールゲート電圧発生回路１
より読出し電圧■６を発生する。 そして、［ＩウデコーダＲＤにより１本のワード線ＷＬ
Ｉ（ＷＬ２）が選択され、粘性化される。 このとぎ、ダミーワード線ＤＷＬ ２ （ＤＷＬ １
）が活性化され、ピット線対対１３ Ｌ Ｐのビット線
ＢＬ１（Ｂ１０）にはメモリＭＣが、ビット線Ｂ Ｌ−
２（ＢＬＩ）にはダミーセルＤＣが接続される。 その結果、メモリトランジスタＭＯのソースに与えられ
るＶＣＣレベルがメモリセルＭＣ，ダミーセルＤＣ各々
のメモリトランジスタＭＱおよび選択トランジスタＳＦ
を介してビット線ＢＬ１（Ｂ１２）、ＲＬ２ Ｎ−３１
１）にそれぞれ伝わる。この時、メモリセルＭＣのメモ
リトランジスタＭＱが゛１″記憶時は、ダミーセルＤＣ
のメモリトランジスタＭＱよりコンダクタンスが低くな
り、ビット線８１１（［３１２）の電位が、ビット線Ｂ
１２（ＢＬＩ）より低くなる。一方、゛０″記ｔｌｌ！
時はメモリセルＭＣのメモリトランジスタＭＱのコンダ
クタンスがダミーセルＤＣのメモリトランジスタＭＱの
コンダクタンスより高くなり、ビット線ＢＬＩ（Ｂ１０
）の電位がビットｌ１ｌＢＬ２（Ｂ１−１）より高くな
る。その差を差動増幅回路２により増幅することで、デ
ータ読出しが行われる。 なお、上記文中（）内はグループ２のメモリセルＭＣに
対する消去、ブ［１グラム及び読出し動作を示している
。 このようにビット線対Ｂ Ｌ Ｐを構成し、互いに隣り
合う２本のビット線８１１．８１２間に差動増幅回路２
を設けることで、書込み、読出しが行えるため、フォル
デイラドビット線構成が実現でき、レイアウトが容易で
集積化に適したメモリセルアレイとなる。 また、高電圧スイッチ３も、１組のビット線対ＢＬＰに
対し、１つの割合で設けることができ、従来のように１
木のビット線ごとに設ける必要がなく、回路面積の縮小
化が図れる。 第２図は第１図で示した不揮発性半導体記憶装置のメモ
リセルアレイ構造の一部を示した平面図、第３図（ａ）
、（ｂ） Ｇ；を第２図（７）Ｉｔ−１１断面図、■−
■断面図である。同図に示すようにビット線Ｂ１−１下
とビット線ＲＬ２下におけるメモリトランジスタＭＱと
選択トランジスタＳＴの位置を逆に設けている。また、
ワード線ＷＬＩ （Ｗ＋ ２＞はビット線８１１（Ｂ１
０）下では、選択トランジスタＳＴのゲートとなり、ビ
ット線ＢＬ２（ＢＬｌ）下では、メモリトランジスタＭ
Ｑのコントロールゲートトに設Ｃプられる。 なＪ３、この実施例では、読出し時において、メモリレ
ルＭＣ，ダミーセルＤＣの双方のメモリトランジスタＭ
Ｑのソースに同電位を与え、両者のコンダクタンスの違
いによりビット線対８ Ｌ、 ｌ）間に電位差を生じさ
せたが、メモリセルＭＣ，ダミーヒル（）Ｃのメモリト
ランジスタＭＱにそれぞれ異なる電位を与えることで、
ダミーセルＤＣに接続されたビット線の電位を、メモリ
セルＭＣのメモリトランジスタＭＱの“０″記憶と“１
″記憶の中間電位になるように設定することで、ピット
線対対Ｂ Ｌ Ｐ間に電位差を生じさせてもにい。 〔発明の効果〕 以上説明したように、この発明によれば、Ｕいに隣り合
うビット線対を構成する第１．第２のビット線間に差動
増幅回路を接続するフォルデイラドビット線構成でメモ
リセルアレイを構成できるため、差動増幅回路のレイア
ウトが容易になる。 また、高電圧スイッチをビット線対に対し、１つの割合
ひ設けることができ、回路面積の縮小化が図れる。以上
のことから、より集積化に適した不揮発性半導体記憶装
置が実現できる。
ールゲート線ｃａ１−１゜０ Ｇ Ｌ ２はトランジス
タＴ１．７２を介してコントロールゲート電圧発生回路
１に接続され、これらのトランジスタＴＩ、Ｔ２のゲー
トは各々ワード線ＷＬＩ、ＷＬ２が接続される。 つまり、メモリセルＭＣはワード線ＷＬ１．ビットＦＡ
ＢＬ１．コントロールゲート線ＣＧ ｌ−１に接続され
るグループ（以下、［グループ１］という。）とワード
線ＷＬ２．ビット線ＢＬ２．コント「１−ルゲート線Ｃ
ＧＬ２に接続されるグループ（以下、［グループ２１と
いう。）に分類される。 また、同図に示すようにメモリセルＭＧと同一構成のダ
ミーセルＤＣの選択トランジスタＳＴのドレインがビッ
トねＢＬｌ、Ｂ１．２に各々接続される。このダミーセ
ルＤＣのメモリトランジスタＭＱの］ントロールゲート
に読出し電圧が印加されたときのコンダクタンス〈以下
、単に「コンダクタンス」と言う。）はメモリセルＭＣ
のメモリ１−ランジスタＭＱの゛１″記憶時と“ＯＩ前
記憶時の中間１ａに設定されている。 このダミーセルＤＣに対し、２本ダミーワード線ＤＷＩ
１．ＤＷＬ２を設け、ダミーワード線ＤＷＬＩはビッ
ト線［３＋−１に接続されたダミーヒル１） Ｃの選択
トランジスタＳＴのゲートのみに接続され、ダミーワー
ド線ＤＷＬ２はビット線１−３１−２に接続されたダミ
ーセルＩ） Ｃの選択トランジスタＳＴのゲートのみに
接続される。 また、ビット線ＢＬＩに接続されたダミーセルｆ）Ｃの
メモリトランジスタＭＱの］ン１−［１−ルゲートにダ
ミーコントロールゲート線Ｄ （ンＧ Ｌ １が、ビッ
ト線ＢＬ２に接続されたダミーセルＤＣのメモリトラン
ジスタＭＱのコントロールゲートにダミーコンし・ロー
ルゲート線１）ＣＧＬ２が各々接続される。 これらのダミーコントロールゲート線ＤＣＧＬ１、ＤＣ
Ｇ！ｌは、トランジスタ’Ｔ−３，−ｒ４を介して二】
ントロールゲート電Ｉｆ発生回路１に接続され、これら
のトランジスタＴ３．Ｔ４のゲートは各々ダミーワード
線ＤＷｉ１．［’）ＷＬ２が接続される。−に記したワ
ード線ＷＬｉ、ＷＬ２．ダミーワード線ＤＷＬ１．ＤＷ
Ｌ２はロウデコーダＲＤにより選択的に活性化される。 また、ピット線対日ＬＰを構成するビット線８１１．８
１２間に差動増幅回路２が接続される。 この差動増幅回路２は相補型トランジスタで構成された
インバータの入出力を交差接続されることで構成され、
活性状態（信号Ｓ。（Ｓｏ）が’Ｈ”（Ｉ−” ＞ ＞
において、ピット線対［３Ｌ Ｐにおけるビット線８１
１．８１２間の電位差を“ＩＩ”１１ Ｌ ＩＩに増幅
する。 ビット線ＢＬＩ、８ｍ２の一端は各々トランジスタＴ５
．Ｔ６を介して各々入力線Ｉ１０．Ｉ１０に接続され、
トランジスタＴ５．Ｔ６のゲートにコラムデコーダＣＤ
の出力線ＣＤＬが接続される。 一方、ピット線対Ｄ １． Ｐの他端に１つの高圧スイ
ッチ３が設置）られ、ピット線対Ｂ Ｌ Ｐのビット線
ＢＬ１．８Ｌ２がトランジスタＴ７．’Ｔ−８を介しＣ
（れぞれ接続される。これらのトランジスタ１’７．Ｔ
８のゲートには占込み選択線ＷＳ１．ＷＳ２が各々接続
される。 このＪ、うな構成にａ３いて、消去（“１″書込み）は
グループ単位で行われ、グループ１（２）のメモリセル
ＭＣに接続される１］ウデコーダＲＤににす仝ワード線
ＷＬ１（ＷＬ２）を高電圧ＶＰＰレベルに立上げ、コン
ト［１−ルゲート電圧発生回路１の出）ＪをｖＰＰとし
、差動増幅回路２のビット線ＢＬｌ（１３１２）側の電
位を″“１°′にするデータをラップさせることで、ピ
ッｌ−線１３１１（［３１２）の電位を゛１−°ルベル
にする。その結果、メモリ］・ランジスタＭＱのフ［１
−ティングゲートに電子が注入され、メモリトランジス
タＭＱのコンダクタンスはダミーセルＩ） Ｃのメモリ
トランジスタＭＱより低くなる。 一方、プログラム（“０″内込み）は、書込むべさメ［
す［ルＭＣに接続されるワード線ＷＬＩ（ＷＬ２）をＶ
ｌ、に立ち上げ、コントロールゲート電圧の発生回路１
の出力を“１−″に設定し、高電圧スイッチ３にり【二
１ツクφを与え、高電圧ＶＰＰを発生させ、書込み選択
線ＷＳＩ （ＷＳ２）をＶｌに立上げ、；Ｉ：：１７Ｊ
増幅回路２のビット線Ｂ Ｉ−１（Ｂ Ｌ、 ２ ）側
に“Ｉ」″がラッチされたビットＦ＋ＩＢＬ、１（Ｂ１
０）をｖｌ、に立上げる。その結果、メモリトランジス
タＭＱの７０−ティングゲートから電子が引抜かれ、メ
モリトランジスタＭ Ｑのコンダクタンスはダミーセル
のメモリトランジスタＭＱのコンダクタンスより高くな
る。 一方、読出しは以下のようにして、行われる。 まず全メモリセルＭＣ，ダミーセルＤＣのメモリトラン
ジスタＭＯのソースに接続されたソース線ＳＦの電位を
■ｃｃレベルにし、コントロールゲート電圧発生回路１
より読出し電圧■６を発生する。 そして、［ＩウデコーダＲＤにより１本のワード線ＷＬ
Ｉ（ＷＬ２）が選択され、粘性化される。 このとぎ、ダミーワード線ＤＷＬ ２ （ＤＷＬ １
）が活性化され、ピット線対対１３ Ｌ Ｐのビット線
ＢＬ１（Ｂ１０）にはメモリＭＣが、ビット線Ｂ Ｌ−
２（ＢＬＩ）にはダミーセルＤＣが接続される。 その結果、メモリトランジスタＭＯのソースに与えられ
るＶＣＣレベルがメモリセルＭＣ，ダミーセルＤＣ各々
のメモリトランジスタＭＱおよび選択トランジスタＳＦ
を介してビット線ＢＬ１（Ｂ１２）、ＲＬ２ Ｎ−３１
１）にそれぞれ伝わる。この時、メモリセルＭＣのメモ
リトランジスタＭＱが゛１″記憶時は、ダミーセルＤＣ
のメモリトランジスタＭＱよりコンダクタンスが低くな
り、ビット線８１１（［３１２）の電位が、ビット線Ｂ
１２（ＢＬＩ）より低くなる。一方、゛０″記ｔｌｌ！
時はメモリセルＭＣのメモリトランジスタＭＱのコンダ
クタンスがダミーセルＤＣのメモリトランジスタＭＱの
コンダクタンスより高くなり、ビット線ＢＬＩ（Ｂ１０
）の電位がビットｌ１ｌＢＬ２（Ｂ１−１）より高くな
る。その差を差動増幅回路２により増幅することで、デ
ータ読出しが行われる。 なお、上記文中（）内はグループ２のメモリセルＭＣに
対する消去、ブ［１グラム及び読出し動作を示している
。 このようにビット線対Ｂ Ｌ Ｐを構成し、互いに隣り
合う２本のビット線８１１．８１２間に差動増幅回路２
を設けることで、書込み、読出しが行えるため、フォル
デイラドビット線構成が実現でき、レイアウトが容易で
集積化に適したメモリセルアレイとなる。 また、高電圧スイッチ３も、１組のビット線対ＢＬＰに
対し、１つの割合で設けることができ、従来のように１
木のビット線ごとに設ける必要がなく、回路面積の縮小
化が図れる。 第２図は第１図で示した不揮発性半導体記憶装置のメモ
リセルアレイ構造の一部を示した平面図、第３図（ａ）
、（ｂ） Ｇ；を第２図（７）Ｉｔ−１１断面図、■−
■断面図である。同図に示すようにビット線Ｂ１−１下
とビット線ＲＬ２下におけるメモリトランジスタＭＱと
選択トランジスタＳＴの位置を逆に設けている。また、
ワード線ＷＬＩ （Ｗ＋ ２＞はビット線８１１（Ｂ１
０）下では、選択トランジスタＳＴのゲートとなり、ビ
ット線ＢＬ２（ＢＬｌ）下では、メモリトランジスタＭ
Ｑのコントロールゲートトに設Ｃプられる。 なＪ３、この実施例では、読出し時において、メモリレ
ルＭＣ，ダミーセルＤＣの双方のメモリトランジスタＭ
Ｑのソースに同電位を与え、両者のコンダクタンスの違
いによりビット線対８ Ｌ、 ｌ）間に電位差を生じさ
せたが、メモリセルＭＣ，ダミーヒル（）Ｃのメモリト
ランジスタＭＱにそれぞれ異なる電位を与えることで、
ダミーセルＤＣに接続されたビット線の電位を、メモリ
セルＭＣのメモリトランジスタＭＱの“０″記憶と“１
″記憶の中間電位になるように設定することで、ピット
線対対Ｂ Ｌ Ｐ間に電位差を生じさせてもにい。 〔発明の効果〕 以上説明したように、この発明によれば、Ｕいに隣り合
うビット線対を構成する第１．第２のビット線間に差動
増幅回路を接続するフォルデイラドビット線構成でメモ
リセルアレイを構成できるため、差動増幅回路のレイア
ウトが容易になる。 また、高電圧スイッチをビット線対に対し、１つの割合
ひ設けることができ、回路面積の縮小化が図れる。以上
のことから、より集積化に適した不揮発性半導体記憶装
置が実現できる。
Ｍ１図はこの発明の一実施例である不揮発性半導体記憶
装置を示す回路図、第２図は第１図の回路におけるメモ
リセルアレイの一部を示す平面図、第３図（ａ）、 （
ｂ）は各々第２図の■−■断面図、■−■所面図、第４
図は差動増幅回路を用いた従来の不揮発性半導体装置を
示す回路図、第５図は第４図の回路におけるメモリセル
アレイの一部を示す平面図、第６図は第５図のＩ−ｉ断
面図である。 図において、ＭＣはメモリセル、１３ Ｌ Ｐはビット
線対、ＢＬｌ、８Ｌ２はビット線、ＤＣはダミーセル、
ＷＬｌ、ＷＬ２はワード線、ＤＷｔｌ。 ＤＷＬ２はダミーワード線、ｆ（Ｄはロウデコーダ、２
は差動増幅回路、３は高電圧スイッチ、ＷＳＩ。 ＷＳ２は書込み選択線、Ｔ７．Ｔ８は］・ランジスタで
ある。 なＪ３、各図中同一符号は同一または相当部分を承り。
装置を示す回路図、第２図は第１図の回路におけるメモ
リセルアレイの一部を示す平面図、第３図（ａ）、 （
ｂ）は各々第２図の■−■断面図、■−■所面図、第４
図は差動増幅回路を用いた従来の不揮発性半導体装置を
示す回路図、第５図は第４図の回路におけるメモリセル
アレイの一部を示す平面図、第６図は第５図のＩ−ｉ断
面図である。 図において、ＭＣはメモリセル、１３ Ｌ Ｐはビット
線対、ＢＬｌ、８Ｌ２はビット線、ＤＣはダミーセル、
ＷＬｌ、ＷＬ２はワード線、ＤＷｔｌ。 ＤＷＬ２はダミーワード線、ｆ（Ｄはロウデコーダ、２
は差動増幅回路、３は高電圧スイッチ、ＷＳＩ。 ＷＳ２は書込み選択線、Ｔ７．Ｔ８は］・ランジスタで
ある。 なＪ３、各図中同一符号は同一または相当部分を承り。
Claims (2)
- （１）マトリクス状に配置された、不揮発性メモリトラ
ンジスタより構成されるメモリセルにおいて電気的書込
み、消去可能な不揮発性半導体記憶装置であって、 同一列の前記メモリセルと接続され、互いに隣合う１組
のビット線対を構成する第１、第２のビット線と、 各前記第１、第２のビット線にそれぞれ接続されたダミ
ーセルと、 前記第１のビット線に接続されたメモリセルと行方向に
共通に接続された第１のワード線と、前記第２のビット
線に接続されたメモリセルと行方向に共通に接続された
第２のワード線と、前記第１のビット線に接続されたダ
ミーセルに接続された第１のダミーワード線と、 前記第２のビット線に接続されたダミーセルに接続され
た第２のダミーワード線と、 読出し時に前記第１および第２のワード線から１本のワ
ード線を選択的に活性化させ、前記第１のワード線のい
ずれかを活性化させるときは前記第２のダミーワード線
を活性化させ、前記第２のワード線のいずれかを活性化
させるときは前記第１のダミーワード線を活性化させる
ワード線活性化手段と、 前記ビット線対を構成する第１と第２のビット線に接続
され、両者の電位差を“Ｈ”、“Ｌ”に増幅する差動増
幅回路と、 前記第１および第２のビット線に接続され、書込み時に
前記第１、第２のビット線の電位に応じて、前記第１、
第２のビット線それぞれを高電圧レベルに立上げる高電
圧発生手段とを備えた不揮発性半導体記憶装置。 - （２）前記高電圧発生手段は、前記各ビット線対に接続
される高電圧スイッチと、 前記ビット線対の前記第１および第２のビット線と前記
高電圧スイッチ間に設けられる第１および第２のトラン
ジスタと、 前記第１、第２のトランジスタの制御電極に接続され、
前記高電圧スイッチと前記第１および第２のビット線と
の接続を制御する手段から構成されることを特徴とする
請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144319A JPH021972A (ja) | 1988-06-10 | 1988-06-10 | 不揮発生半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144319A JPH021972A (ja) | 1988-06-10 | 1988-06-10 | 不揮発生半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021972A true JPH021972A (ja) | 1990-01-08 |
Family
ID=15359328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144319A Pending JPH021972A (ja) | 1988-06-10 | 1988-06-10 | 不揮発生半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021972A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265062A (en) * | 1990-12-19 | 1993-11-23 | Samsung Electronics Co., Ltd. | Row decoder circuit for non-volatile memory device |
| US6473332B1 (en) * | 2001-04-04 | 2002-10-29 | The University Of Houston System | Electrically variable multi-state resistance computing |
-
1988
- 1988-06-10 JP JP63144319A patent/JPH021972A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265062A (en) * | 1990-12-19 | 1993-11-23 | Samsung Electronics Co., Ltd. | Row decoder circuit for non-volatile memory device |
| US6473332B1 (en) * | 2001-04-04 | 2002-10-29 | The University Of Houston System | Electrically variable multi-state resistance computing |
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