JP4348228B2 - 強誘電体メモリ - Google Patents

Description

本発明は、強誘電体メモリに関する。より詳細には、本発明は、ノイズなどに起因すドる強誘電体メモリのデータ破壊を抑制する技術に関する。

従来より、半導体基板上に形成された強誘電体キャパシタの分極状態を利用して二値化情報を記憶するメモリが知られており、強誘電体メモリと称されている。

図５は、かかる強誘電体素子の原理を説明するためのグラフである。図５において、縦軸は分極Ｐ（μＣ／ｃｍ² ）であり、横軸は電圧Ｖ（ボルト）である。図５に示したように、電圧Ｖと分極Ｐとの関係は、ヒステリシス曲線Ｈを描く。ヒステリシス曲線Ｈの傾きは、強誘電体キャパシタのキャパシタンス［ｑ／Ｖ］に相当する。

図５において、Ｐ＞０の領域における、ヒステリシス曲線ＨとＰ軸との交点Ａの座標を（０，ｐ0 ）とする。さらに、点Ｂ（Ｖcc，ｐ0 ）を通り且つ直線Ｐ＝ｐ0 と角度θで交差する直線Ｃｂ１を描く。角度θは、ビット線のキャパシタンスに応じて定まる。さらに、直線Ｃｂ１とヒステリシス曲線Ｈの反転応答領域との交点Ｃの座標を（ｖ１，ｐ１）とする。このとき、点Ｃの座標ｖ１は強誘電体キャパシタの端子間電圧と一致し、点Ｂ，ＣのＶ座標の差ｖ１（＝Ｖcc−Ｖ１）はこの強誘電体素子の読み出し電圧（ハイレベル）となる。

また、図５において、Ｐ＜０の領域における、ヒステリシス曲線ＨとＰ軸との交点Ｄの座標を（０，ｐ2 ）とする。さらに、点Ｅ（Ｖcc，ｐ2 ）を通り且つ直線Ｐ＝ｐ2 と角度θで交差する直線Ｃｂ２を描く。そして、直線Ｃｂ２とヒステリシス曲線Ｈの非反転応答領域との交点Ｆの座標を（ｖ２，ｐ３）とする。このとき、点Ｆの座標ｖ２は強誘電体キャパシタの端子間電圧と一致し、点Ｅ，ＦのＶ座標の差ｖ２（＝Ｖcc−Ｖ２）はこの強誘電体素子の読み出し電圧（ローレベル）となる。

点Ｃ，ＦのＶ座標の差ΔＶ（＝｜ｖ１−ｖ２｜）は、この強誘電体素子の読み出しマージンに相当する。２Ｔ２Ｃ型の強誘電体メモリ（すなわち１個のデータを１対の強誘電体キャパシタで記憶する強誘電体メモリ）では、ΔＶがセンスアンプの判別感度よりも小さくなると、データが破壊されたことになる。また、１Ｔ１Ｃ型の強誘電体メモリ（すなわち１個のデータを１個の強誘電体キャパシタで記憶する強誘電体メモリ）では、ΔＶ／２がセンスアンプの判別感度よりも小さくなると、データが破壊されたことになる。

図６は、従来の１Ｔ１Ｃ型の強誘電体メモリの要部構成を示す回路図である。図６に示したように、強誘電体メモリ６００は、メモリセルブロックＭＢ０〜ＭＢｍごとに、ｊ×ｎ個のメモリセルＭＣ００〜ＭＣｊｎを備えている。１個のメモリセルブロック内の１列分（ｎ個）のメモリセルが、１個のアドレスに対応する。メモリセルＭＣ００〜ＭＣｊｎは、それぞれ１個の強誘電体キャパシタＣ００〜Ｃｊｎと１個の選択トランジスタＴ００〜Ｔｊｎとを備えている。また、メモリセルブロックＭＢ０〜ＭＢｍに共通して、メモリセルＭＣ００〜ＭＣｊｎの行ごとに、ワード線ＷＬ０〜ＷＬｊおよびプレート線ＰＬ０〜ＰＬｊが配置されている。一方、各メモリセルブロックＭＢ０〜ＭＢｍには、各メモリセルＭＣ００〜ＭＣｊｎの列ごとに、ビット線ＢＬ００〜ＢＬｍｎが設けられている。

例えばメモリセルブロックＭＢ０の０行目（メモリセルＭＣ００〜ＭＣ０ｎ）からデータを読み出す場合、図示しない制御回路により、ワード線ＷＬ０およびプレート線ＰＬ０が活性化される。これにより、各メモリセルブロックＭＢ０〜ＭＢｍの０行目において、選択トランジスタＴ００〜Ｔ０ｎがオンするとともに、強誘電体キャパシタＣ００〜Ｃ０ｎの一端にプレート電位が印加される。これにより、各メモリセルブロックＭＢ０〜ＭＢｍにおいて、０行目のメモリセルＭＣ００〜ＭＣ０ｎの記憶データが、ビット線ＢＬ００〜ＢＬｍｎに出力される。各ビット線ＢＬ００〜ＢＬｍｎの電位は、センスアンプＳＡ０〜ＳＡｍで増幅されて、選択回路６２０に送られる。そして、選択回路６２０が、ビット線ＢＬ００〜ＢＬｍｎから、メモリセルブロックＭＢ０のビット線ＢＬ００〜ＢＬ０ｎを選択して、ｎビットバス６３０に接続する。これにより、メモリセルブロックＭＢ０の０行目の記憶データが、外部に出力される。

また、強誘電体メモリは破壊読み出しであるため、データが読み出されたすべてのメモリセルに対して、再書き込みをする必要がある。例えば、上述のようにメモリセルブロックＭＢ０の０行目からデータを読み出した場合でも、実際にはすべてのメモリセルブロックＭＢ０〜ＭＢｍから０行目のデータが読み出されているので、これらのメモリセルブロックＭＢ０〜ＭＢｍのすべてに対して再書き込みを行わなければならない。再書き込みでは、ワード線ＷＬ０およびプレート線ＰＬ０を活性化した状態で、センスアンプＳＡ０〜ＳＡｍで増幅された電位をビット線ＢＬ００〜ＢＬｍｎに再印加する。これにより、各ビット線ＢＬ００〜ＢＬｍｎの電位が、各メモリセルブロックＭＢ０〜ＭＢｍの０行目の強誘電体キャパシタＣ００〜Ｃ０ｎに再書き込みされる。

このように、図６の強誘電体メモリ６００では、１アドレス分のデータを読み出すたびに、すべてのメモリセルブロックＭＢ０〜ＭＢｍに対して、同じ行のデータの読み出しおよび再書き込みを行わなければならない。このことは、強誘電体メモリ６００のデバイス寿命を短くする原因になっていた。また、強誘電体メモリ６００では、すべてのメモリセルブロックＭＢ０〜ＭＢｍに共通のプレート線ＰＬ０〜ＰＬｊを設けていたので、高速動作を確保するためには駆動能力の大きいプレート線ドライバ（図示せず）が必要であり、回路規模を増大させる原因になっていた。

これに対して、下記特許文献１の図１には、メモリセルブロック毎にプレート線を分割し、且つ、分割されたプレート線を個別に活性化することができるように構成した強誘電体メモリが開示されている。このような構成により、かかる強誘電体メモリでは、１アドレス分のデータを読み出す際に、そのアドレスに対応するメモリセルのみに対してデータの読み出しおよび再書き込みを行えばよく、他のメモリセルブロックに対する読み出しおよび再書き込みは不要である。このため、各メモリセルに対する読み出しおよび再書き込みの頻度を減らすことができるので、デバイス寿命が長くなる。また、分割されたプレート線のいずれか１本のみを活性化すればよいので、駆動能力の小さいプレート線ドライバを使用しても、高速動作を確保することができる。

特許文献１の図１に記載された強誘電体メモリでは、選択されたメモリセル（すなわち、読み出しまたは書き込みが行われるｎ個のメモリセル）以外の各メモリセルに対応するプレート線は、すべてフローティング状態になる。しかしながら、フローティング状態のプレート線は周辺ノイズの影響やビット線および他のプレート線の信号カップリングの影響を受けやすくなり、このために、選択されたメモリセルの読み出しまたは書き込み時に非選択メモリセル内の強誘電体キャパシタの分極状態が変化する場合がある。そして、このような分極状態の変化は、読み出しマージンΔＶ（図５参照）が変化して記憶データが破壊される原因になる。

一方、選択されていない行のプレート線を接地することによって当該プレート線に接続されたメモリセルのデータ破壊を防止することができる強誘電体メモリが、下記特許文献２に開示されている。しかしながら、同文献の技術では、選択されたメモリセルと異なる行のプレート線を接地することはできるものの、選択されたメモリセルと同じ行の非選択メモリセルに対応するプレート線を接地することはできない。
特開平１０−３２０９８１号公報（段落００３６−００４４、図１） 特開２００２−１８４１７１号公報（段落００１４−００２６、図３）

本発明の課題は、選択されたメモリセル以外のメモリセルに対する読み出しおよび再書き込みが不要で、且つ、非選択メモリセルのデータ破壊を防止することができる強誘電体メモリを提供することにある。

本発明に係る強誘電体メモリは、１行複数列の強誘電体メモリセルを有するメモリセル部を行列状に配列してなるメモリセルアレイと、メモリセル部の行ごとに設けられ、同一行の強誘電体メモリセルに共通接続された複数のワード線と、メモリセル部ごとに設けられ、同一メモリセル部内の強誘電体メモリセルに共通接続された複数のプレート線と、メモリセル部の列毎に設けられた複数のプレートイネーブル信号線と、強誘電体メモリセルの列毎に設けられ、同一列の当該強誘電体メモリセルに共通接続された複数のビット線と、複数のワード線のうち選択されたメモリセル部に対応するワード線のみを活性化するワード線ドライバと、複数のプレートイネーブル信号線のうち選択されたメモリセル部に対応するプレートイネーブル信号線のみを活性化するプレートイネーブル制御回路と、メモリセル部の列毎に設けられ、活性化されたワード線に対応するプレート線にはプレートイネーブル信号線の電位に応じて活性化電位または非活性化電位を供給し且つ活性化されていないワード線に対応するプレート線には非活性化電位を供給するプレート線ドライバと、前記メモリセル部の行ごとに設けられ、対応する前記ワード線の反転電位を供給する、複数の反転ワード線と、プレート線ドライバ内にメモリセル部ごとに設けられ、対応するプレート線に一端が接続され、対応するプレートイネーブル信号線に他端が接続され且つ対応するワード線に制御電極が接続された第１トランジスタと、プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応するプレート線に一端が接続され、非活性化電位を供給する電源ラインに他端が接続され且つ対応する反転ワード線に制御電極が接続された第２トランジスタとを備える。
また、本発明に係る強誘電体メモリは、１行複数列の強誘電体メモリセルを有するメモリセル部を行列状に配列してなるメモリセルアレイと、メモリセル部の行ごとに設けられ、同一行の強誘電体メモリセルに共通接続された複数のワード線と、メモリセル部ごとに設けられ、同一メモリセル部内の強誘電体メモリセルに共通接続された複数のプレート線と、メモリセル部の列毎に設けられた複数のプレートイネーブル信号線と、強誘電体メモリセルの列毎に設けられ、同一列の当該強誘電体メモリセルに共通接続された複数のビット線と、複数のワード線のうち選択されたメモリセル部に対応するワード線のみを活性化するワード線ドライバと、複数のプレートイネーブル信号線のうち、選択されたメモリセル部に対応するプレートイネーブル信号線をのみを活性化するプレートイネーブル制御回路と、メモリセル部の列毎に設けられ、活性化されたワード線に対応するプレート線にはプレートイネーブル信号線の電位に応じて活性化電位または非活性化電位を供給し且つ活性化されていないワード線に対応するプレート線には非活性化電位を供給するプレート線ドライバと、メモリセル部の２行ごとに設けられ、対応するワード線の対が両方とも非活性化電位のときにのみ活性化する、複数の反転ワード線と、プレート線ドライバ内にメモリセル部ごとに設けられ、対応するプレート線に一端が接続され、対応するプレートイネーブル信号線に他端が接続され且つ対応するワード線に制御電極が接続された第３トランジスタと、プレート線ドライバ内にメモリセル部ごとに設けられ、対応するプレート線に一端が接続され、非活性化電位を供給する電源ラインに他端が接続され且つ対応する反転ワード線に制御電極が接続された第４トランジスタと、プレート線ドライバ内にメモリセル部ごとに設けられ、対応するプレート線に一端が接続され、電源ラインに他端が接続され、対応するワード線の対のうち対応しない方のワード線に制御電極が接続された第５トランジスタとを備える。
また、本発明に係る強誘電体メモリは、１行複数列の強誘電体メモリセルを有するメモリセル部を行列状に配列してなるメモリセルアレイと、メモリセル部の行ごとに設けられ、同一行の強誘電体メモリセルに共通接続された複数のワード線と、メモリセル部ごとに設けられ、同一メモリセル部内の強誘電体メモリセルに共通接続された複数のプレート線と、メモリセル部の列毎に設けられた複数のプレートイネーブル信号線と、強誘電体メモリセルの列毎に設けられ、同一列の当該強誘電体メモリセルに共通接続された複数のビット線と、複数のワード線のうち選択されたメモリセル部に対応するワード線のみを活性化するワード線ドライバと、複数のプレートイネーブル信号線のうち選択されたメモリセル部に対応するプレートイネーブル信号線をのみを活性化するプレートイネーブル制御回路と、メモリセル部の列毎に設けられ、活性化されたワード線に対応するプレート線にはプレートイネーブル信号線の電位に応じて活性化電位または非活性化電位を供給し且つ活性化されていないワード線に対応するプレート線には非活性化電位を供給するプレート線ドライバと、メモリセル部の２行ごとに設けられ、対応するワード線の対が両方とも非活性化電位のときにのみ活性化する、複数の反転ワード線と、メモリセル部の列毎に設けられ、列の奇数番目のメモリセル部が選択されたときに非活性化し、他のときに活性化する第１プレート線制御信号と、メモリセル部の列毎に設けられ、列の偶数番目のメモリセル部が選択されたときに非活性化し、他のときに活性化する第２プレート線制御信号と、プレート線ドライバ内にメモリセル部ごとに設けられ、対応するプレート線に一端が接続され且つ対応するワード線に制御電極が接続された第６トランジスタと、プレート線ドライバ内にメモリセル部ごとに設けられ、対応する第６トランジスタの他端に一端が接続され、活性化電位を供給する電源ラインに他端が接続され且つプレートイネーブル信号線に制御電極が接続された第７トランジスタと、プレート線ドライバ内にメモリセル部ごとに設けられ、対応するプレート線に一端が接続され、非活性化電位を供給する電源ラインに他端が接続され且つ対応する反転ワード線に制御電極が接続された第８トランジスタと、プレート線ドライバ内にメモリセル部ごとに設けられ、対応するプレート線に一端が接続され、非活性化電位を供給する電源ラインに他端が接続され、第１、第２プレート線制御信号のうち対応する方に制御電極が接続された第９トランジスタとを備える。

本発明によれば、非選択のメモリセル部に対応するプレート線のうち、選択されたメモリセル部と異なる行のプレート線には、プレート線ドライバによって、非活性化電位が印加される。加えて、非選択のメモリセル部に対応するプレート線のうち、選択されたメモリセル部と同じ行のプレート線は、プレートイネーブル信号線に応じた電位が印加される。このとき、選択されたメモリセル部には活性化電位が印加され、同一行の他のメモリセル部には非活性化電位が印加されることになる。したがって、本発明によれば、非選択のメモリセル部に対応するプレート線はすべて非活性化電位に固定され、フローティング状態にはならない。このため、本発明の強誘電体メモリによれば、非選択メモリセルのデータ破壊を防止することができる。

以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。

〈第１実施形態〉
以下、第１実施形態に係る強誘電体メモリについて、図１を用いて説明する。

図１は、本実施形態に係る強誘電体メモリ１００の構成を示す回路図である。図１に示したように、本実施形態の強誘電体メモリ１００は、ｍ＋１個のアレイブロック１１０−０〜１１０−ｍと、ｊ＋１個のインバータ１２０−０〜１２０−ｊと、１個のワード線ドライバ１３０と、選択部１４０と、ワード線ＷＬ０〜ＷＬｊと、反転ワード線ＷＬｂ０〜ＷＬｂｊと、プレート線ＰＬ００〜ＰＬｊｍと、ビット線ＢＬ００〜ＢＬｍｎと、ｎ＋１ビットのバス１５０とを備えている。

アレイブロック１１０−０〜１１０−ｍは、それぞれ、メモリセル領域１１１と、プレート線ドライバ１１２と、ＰＬＥ制御回路１１３と、センスアンプ部１１４とを備えている。

メモリセル領域１１１は、ｊ＋１行ｎ＋１列のメモリセルＭＣ００〜ＭＣｊｎを備えている。同一のアレイブロックにおいて、同一行のメモリセルには同一のアドレスが割り当てられる。例えば、アレイブロック１１０−０の０行目のメモリセルＭＣ００〜ＭＣ０ｎにはアドレス００が割り当てられ、また、アレイブロック１１０−ｍのｊ行目のメモリセルＭＣ００〜ＭＣ０ｎには、アドレスｊｍが割り当てられる。本実施形態では、同じアドレスに属するメモリセル群を、メモリセル部と称する。図１に示したように、各アレイブロック１１０−０〜１１０−ｊのメモリセル領域１１１には、メモリセル部１１１−０〜１１１−ｊが設けられている。各メモリセル部１１１−０〜１１１−ｊは、１本のプレート線ＰＬ００〜ＰＬｊｍを有する。各メモリセルＭＣ００〜ＭＣｊｎは、それぞれ、１個の強誘電体キャパシタＣ００〜Ｃｊｎと、１個の選択トランジスタＭＴ００〜ＭＴｊｎとを備えている。強誘電体キャパシタＣ００〜Ｃｊｎの一端は、対応するプレート線ＰＬ００〜ＰＬｊｍに接続される。選択トランジスタＭＴ００〜ＭＴｊｎは、対応する強誘電体キャパシタの他端にドレインで接続され、対応するビット線にソースで接続され、且つ、対応するワード線にゲートで接続されている。

プレート線ドライバ１１２は、プレート電圧印加用のトランジスタＰＴ０〜ＰＴｊと、接地用のトランジスタＧＴ０〜ＧＴｊとを備えている。トランジスタＰＴ０〜ＰＴｊは、それぞれ、対応するワード線にゲートで接続され、対応するプレート線にドレインで接続され、且つ、対応するＰＬＥ制御回路１１３のプレート線イネーブル信号線ＰＬＥにソースで接続されている。また、トランジスタＧＴ０〜ＧＴｊは、それぞれ、対応する反転ワード線にゲートで接続され、対応するプレート線にドレインで接続され、且つ、ソースが接地されている。

ＰＬＥ制御回路１１３は、外部から、読み出しアドレス或いは書き込みアドレス（図示せず）を入力する。そして、このアドレスが、当該ＰＬＥ制御回路１１３に対応するアレイブロックのアドレスである場合にはプレートイネーブル信号線ＰＬＥの電位をハイレベルに設定し、他のアレイブロックのアドレスである場合にはプレートイネーブル信号線ＰＬＥの電位をローレベルに設定する。

センスアンプ部１１４は、対応するビット線ＢＬ００〜ＢＬｍｎに接続されている。そして、センスアンプ部１１４は、書き込み時には、選択部１４０から入力した電位を増幅して対応するビット線に出力し、読み出し時には、対応するビット線の電位を増幅して選択部１４０に出力し、且つ、再書き込み時には、対応するビット線の電位を増幅して当該ビット線に出力する。

インバータ１２０−０〜１２０−ｊは、後述の反転ワード線ＷＬｂ０〜ＷＬｂｊ毎に設けられる。インバータ１２０−０〜１２０−ｊは、対応するワード線に入力端子が接続され、且つ、対応する反転ワード線に出力端子が接続されている。

ワード線ドライバ１３０は、外部から、読み出しアドレス或いは書き込みアドレスを入力する。そして、入力されたアドレスに対応するワード線をハイレベルに設定し且つ他のワード線をローレベルに設定する。

選択部１４０は、各アレイブロック１１０−０〜１１０−ｍに対応するビット線群ＢＬ００〜ＢＬ０ｎ，ＢＬ１０〜ＢＬ１ｎ，・・・，ＢＬｍ０〜ＢＬｍｎのいずれかを選択的にバス１５０に接続する。選択部１４０は、ビット線選択用のトランジスタＢＴ００〜ＢＴｍｎを備えている。これらのトランジスタＢＴ００〜ＢＴｍｎは、一端でビット線に接続され、他端でバス１５０に接続されている。また、これらのトランジスタＢＴ００〜ＢＴｍｎのゲートは、列アドレス選択信号ＳＥＬ０〜ＳＥＬｍのうち対応するものを入力する。

ワード線ＷＬ０〜ＷＬｊは、メモリセル部１１１−０〜１１１−ｊの各行に対応して設けられており、各アレイブロック１１０−０〜１１０−ｍに共通である。

反転ワード線ＷＬｂ０〜ＷＬｂｊは、メモリセル部１１１−０〜１１１−ｊの各行に対応して設けられており、各アレイブロック１１０−０〜１１０−ｍに共通である。

プレート線ＰＬ００〜ＰＬｊｍは、メモリセル部１１１−０〜１１１−ｊの各行毎に設けられており、各アレイブロック１１０−０〜１１０−ｍごとに分割されている。

ビット線ＢＬ００〜ＢＬｍｎは、メモリセル部１１１−０〜１１１−ｊの列毎に設けられている。

バス１５０は、１アドレス当たりのメモリセル数と同じ本数（ここではｎ＋１）の信号線を有している。これらの信号線は、それぞれ、選択部１４０の対応する信号端子に接続されている。

次に、本実施形態に係る強誘電体メモリ１００の読み出し動作について、アドレス００のデータを読み出す場合を例に採って説明する。

初期状態では、ワード線ドライバ１３０がすべてのワード線ＷＬ０〜ＷＬｊをローレベルにし、且つ、各ＰＬＥ制御回路１１３がすべてのプレートイネーブル信号線ＰＬＥの電位をローレベルに設定する。このとき、アレイブロック１１０−０〜１１０−ｎ内の各選択トランジスタＭＴ００〜ＭＴｊｎはすべてオフするので、強誘電体キャパシタＣ００〜Ｃｊｎの他端はビット線ＢＬ００〜ＢＬｍｎと非接続の状態になる。また、このとき各プレート線ドライバ１１２内のプレート電圧印加用のトランジスタＰＴ０〜ＰＴｊもオフしている。その一方で、反転ワード線ＷＬｂ０〜ＷＬｂｊはハイレベルになるので、接地用トランジスタＧＴ０〜ＧＴｊはオンする。したがって、プレート線ＰＬ００〜ＰＬｊｍは、接地電位になり、これにより、強誘電体キャパシタＣ００〜Ｃｊｎの一端の電位は接地電位に固定される。

アドレス００のデータを読み出す場合には、まず、ワード線ＷＬ０の電位がハイレベルに変更されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がハイレベルに変更される。このとき、他のワード線ＷＬ１〜ＷＬｊの電位および他のアレイブロック１１０−1〜１１０−ｍのプレートイネーブル信号線ＰＬＥの電位はローレベルのままである。ワード線ＷＬ０の電位がハイレベルになることにより、アドレス００に対応するメモリセル部１１１−０内の選択トランジスタＭＴ００〜ＭＴ０ｎがオンするので、当該メモリセル部１１１−０内の強誘電体キャパシタＣ００〜Ｃ０ｎの他端と、ビット線ＢＬ００〜ＢＬ０ｎとが導通する。また、ワード線ＷＬ０がハイレベルになるので、すべてのアレイブロック１１０−０〜１１０−ｍにおいて、０行目のプレート電圧印加用トランジスタＰＴ０はオンし、且つ、０行目の接地用トランジスタＧＴ０はオフする。これにより、各アレイブロック１１０−０〜１１０−ｍの、０行目の強誘電体キャパシタＣ００〜Ｃ０ｎの一端の電位は、すべて、対応するプレートイネーブル信号線ＰＬＥの電位になる。ここで、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位はハイレベルであるが、他のアレイブロック１１０−１〜１１０−ｍのプレートイネーブル信号線ＰＬＥの電位はローレベル（すなわち接地電位）である。したがって、アレイブロック１１０−０では強誘電体キャパシタＣ００〜Ｃ０ｎの一端の電位がハイレベルに変更され、他のアレイブロック１１０−１〜１１０−ｍでは強誘電体キャパシタＣ００〜Ｃ０ｎの一端の電位が接地電位に維持される。

なお、このとき、他のワード線ＷＬ１〜ＷＬｎの電位はローレベルに設定されているので、反転ワード線ＷＬｂ１〜ＷＬｂｊの電位はハイレベルであり、したがって、プレート電圧印加用トランジスタＰＴ１〜ＰＴｊはオフし且つ接地用トランジスタＧＴ１〜ＧＴｊはオンしたままである。したがって、すべての他のアレイブロック１１０−１〜１１０−ｍでは、強誘電体キャパシタＣ１０〜Ｃｊｎの一端の電位が接地電位に維持される。

このようにして、アドレス００に対応する強誘電体キャパシタＣ００〜Ｃ０ｎのみから、データが読み出される。

続いて、選択部１４０がアレイブロック１１０−０のビット線ＢＬ００〜ＢＬ０ｎを選択する。これにより、ビット線ＢＬ００〜ＢＬ０ｎの電位がバス１５０に出力される。

その後、アレイブロック１１０−０のセンスアンプ部１１４が、増幅後のビット線電位を、当該ビット線ＢＬ００〜ＢＬ０ｎに出力する。これにより、アドレス００に対応する強誘電体キャパシタＣ００〜Ｃ０ｎに対して、再書き込みが行われる。

再書き込みが終了すると、ワード線ＷＬ０の電位がローレベルに戻されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がローレベルに戻される。これにより、データ読み出し動作が終了する。

このように、本実施形態では、データ読み出しが行われるメモリセル部以外では、プレート線がすべて接地電位に維持され、フローティング状態にならない。

次に、本実施形態に係る強誘電体メモリ１００の書き込み動作について、アドレス００のデータを書き込む場合を例に採って説明する。

初期状態は、上述の読み出し動作と同様である。すなわち、ワード線ドライバ１３０がすべてのワード線ＷＬ０〜ＷＬｊをローレベルにし、且つ、すべてのＰＬＥ制御回路１１３がプレートイネーブル信号線ＰＬＥの電位をローレベルに設定する。したがって、強誘電体キャパシタＣ００〜Ｃｊｎは、一端が接地電位に固定され、且つ、他端がビット線ＢＬ００〜ＢＬｍｎと非接続の状態になる。

アドレス００のデータを書き込む場合には、読み出し動作の場合と同様、ワード線ＷＬ０の電位がハイレベルに変更されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がハイレベルに変更される。これにより、アドレス００に対応するメモリセル部１１１−０においては、強誘電体キャパシタＣ００〜Ｃ０ｎの他端がビット線ＢＬ００〜ＢＬ０ｎと導通する。また、アレイブロック１１０−０の強誘電体キャパシタＣ００〜Ｃ０ｎの一端の電位がハイレベルに変更されるが、他の強誘電体キャパシタの一端の電位はすべて接地電位に固定されたままである。

続いて、選択部１４０がアレイブロック１１０−０のビット線ＢＬ００〜ＢＬ０ｎを選択する。これにより、バス１５０の電位が、ビット線ＢＬ００〜ＢＬ０ｎに出力される。そして、アドレス００の強誘電体キャパシタＣ００〜Ｃ０ｎに、バス１５０の電位に対応するデータが書き込まれる。

その後、ワード線ＷＬ０の電位がローレベルに変更されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がローレベルに変更される。これにより、データ書き込み動作が終了する。

このように、本実施形態では、データ書き込みが行われるメモリセル部以外のプレート線は、すべて接地電位に維持され、フローティング状態にならない。

以上説明したように、本実施形態に係る強誘電体メモリ１００によれば、読み出しまたは書き込みを行うアドレス以外の強誘電体キャパシタに接続されたプレート線がローレベルに固定され、フローティング状態にはならない。このため、これらのプレート線が、周辺ノイズの影響やビット線および他のプレート線の信号カップリングの影響を受け難くなる。したがって、読み出しまたは書き込みが行われないメモリセルの強誘電体キャパシタで、分極状態が変化し難くなる。したがって、本実施形態の強誘電体メモリ１００によれば、データ破壊を防止することができる。

〈第２実施形態〉
次に、第２実施形態に係る強誘電体メモリについて、図２および図３を用いて説明する。

図２は、本実施形態に係る強誘電体メモリ２００の構成を示す回路図である。図２において、図１と同じ符号を付した構成要素はそれぞれ図１と同じものを示している。

図２に示したように、本実施形態の強誘電体メモリ２００は、ｋ＋１（＝（ｊ＋１）／２）本の反転ワード線ＷＬｂ０〜ＷＬｂｋを備えている。すなわち、本実施形態では、反転ワード線が、メモリセルの行ごとではなく２行ごとに設けられている点で、上述の第１実施形態と異なる。

また、本実施形態の強誘電体メモリ２００は、第１実施形態のインバータ１２０−０〜１２０−ｊに代えて、ｋ＋１個の２入力ＮＯＲゲート２１０−０〜２１０−ｋを備えている。各ＮＯＲゲート２１０−０〜２１０−ｋの出力端子は、対応する反転ワード線に接続されている。また、各ＮＯＲゲート２１０−０〜２１０−ｋの２本の入力端子は、当該反転ワード線に対応するワード線対に接続されている。

さらに、本実施形態の強誘電体メモリ２００では、プレート線ドライバ１１２内に、第２の接地用トランジスタＤＴ０〜ＤＴｊを備えている点で、第１実施形態と異なる。トランジスタＤＴ０〜ＤＴｊは、プレート線ＰＬ００〜ＰＬｊｍごとに設けられている。これらのトランジスタＤＴ０〜ＤＴｊは、対応するプレート線にドレインで接続されるとともに、ソースで接地される。さらに、トランジスタＤＴ０〜ＤＴｊのゲートは、当該トランジスタに対応するワード線対のうち、他方の行のワード線に接続される。例えば、図２において、０行目のトランジスタＤＴ０は、１行目のワード線ＷＬ１にゲートで接続されている。なお、プレート電圧印加用トランジスタＰＴ０〜ＰＴｊの接続関係は第１実施形態と同様であり、対応するワード線にゲートで接続され、対応するプレート線にソースで接続され、且つ、対応するＰＬＥ制御回路１１３のプレートイネーブル信号線ＰＬＥの電位をドレインから入力する。また、接地用トランジスタ（本実施形態では第１の接地用トランジスタと記す）ＧＴ０〜ＧＴｊの接続関係も第１実施形態と同様であり、対応する反転ワード線にゲートで接続され、対応するプレート線にドレインで接続され、且つ、ソースが接地される。

上述のように、本実施形態に係る強誘電体メモリ２００は、反転ワード線が、メモリセルの２行ごとに設けられる。これにより、チップ上のパターン配線を容易にして、回路規模を小さくすることができる。図３は、本実施形態に係る強誘電体メモリ２００のレイアウト構造を概念的に示す平面図である。図３に示したように、本実施形態の強誘電体メモリ２００には、ワード線ＷＬ０，・・・を構成するポリシリコンパターン３０１、ビット線ＢＬ００，・・・を構成するポリシリコンパターン３０２、プレート線ＰＬ００，・・・を構成するポリシリコンパターン３０３、強誘電体キャパシタＭＣ００，・・・を構成する積層構造３０４、選択トランジスタＭＴ００，・・・を構成するｎ型拡散領域３０５および反転ワード線ＷＬｂ０，・・・を構成するポリシリコンパターン３０６を備えている。図３に示したように、本実施形態では、プレート線ＰＬ００，ＰＬ１０，・・・の間の領域のうち、ｎ型拡散領域３０５が形成される領域の上に、ゲート電極線としてのワード線ＷＬ０，ＷＬ１，・・・が配置され、ｎ型拡散領域３０５が形成されない領域の上に反転ワード線ＷＬｂ０，・・・が配置される。これにより、ワード線ＷＬ０，ＷＬ１，・・・と反転ワード線ＷＬｂ０，ＷＬｂ１，・・・とを同じ層に形成することができるので、メモリセル部の面積を増大させることがなく、且つ、配線層の数を増大させることがない。したがって、強誘電体メモリを搭載するチップの集積度を向上させつつ、製造コストを低減することができる。

次に、本実施形態に係る強誘電体メモリ２００の読み出し動作について、アドレス００のデータを読み出す場合を例に採って説明する。

初期状態は、ワード線ドライバ１３０がすべてのワード線ＷＬ０〜ＷＬｊをローレベルにし、且つ、ＰＬＥ制御回路１１３がすべてのプレートイネーブル信号線ＰＬＥの電位をローレベルに設定する。このとき、すべてのアレイブロック１１０−０〜１１０−ｍ内の各選択トランジスタＭＴ００〜ＭＴｊｎはオフするので、強誘電体キャパシタＣ００〜Ｃｊｎの他端はビット線ＢＬ００〜ＢＬｍｎと非接続の状態になる。さらに、プレート線ドライバ１１２内のプレート電圧印加用のトランジスタＰＴ０〜ＰＴｊおよび第２の接地用トランジスタＤＴ０〜ＤＴｊもすべてオフしている。その一方で、反転ワード線ＷＬｂ０〜ＷＬｂｋはハイレベルになるので、第１の接地用トランジスタＧＴ０〜ＧＴｊはすべてオンする。したがって、プレート線ＰＬ００〜ＰＬｊｍは、接地電位になり、これにより、強誘電体キャパシタＣ００〜Ｃｊｎの一端の電位は接地電位に固定される。

アドレス００のデータを読み出す場合には、まず、ワード線ＷＬ０の電位がハイレベルに変更されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がハイレベルに変更される。このとき、他のワード線ＷＬ１〜ＷＬｎの電位および他のアレイブロック１１０−1〜１１０−ｍのプレートイネーブル信号線ＰＬＥの電位はローレベルのままである。ワード線ＷＬ０の電位がハイレベルになるので、アドレス００に対応するメモリセル部１１１−０内の選択トランジスタＭＴ００〜ＭＴ０ｎがオンし、これにより当該メモリセル部１１１−０内の強誘電体キャパシタＣ００〜Ｃ０ｎの他端とビット線ＢＬ００〜ＢＬ０ｎとが導通する。

ワード線ＷＬ０がハイレベルになることにより、反転ワード線ＷＬｂ０がローレベルに変化するので、各アレイブロック１１０−０〜１１０−ｍの０行目の第１の接地用トランジスタＧＴ０はすべてオフする。また、ワード線ＷＬ１はローレベルに維持されているので、第２の接地用トランジスタＤＴ０はオフのままである。その一方で、ワード線ＷＬ０がハイレベルになるので、プレート電圧印加用トランジスタＰＴ０はオンする。したがって、各アレイブロック１１０−０〜１１０−ｍにおいて、０行目のプレート線ＰＬ０には、プレートイネーブル信号線ＰＬＥの電位が印加される。ここで、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位はハイレベルであるが、他のアレイブロック１１０−１〜１１０−ｍのプレートイネーブル信号線ＰＬＥの電位はローレベル（すなわち接地電位）である。したがって、アレイブロック１１０−０では強誘電体キャパシタＣ００〜Ｃ０ｎの一端の電位がハイレベルに変更され、他のアレイブロック１１０−１〜１１０−ｍでは強誘電体キャパシタＣ１０〜Ｃ１ｎの一端の電位が接地電位に維持される。

一方、反転ワード線ＷＬｂ０がローレベルに変化することにより、１行目の第１接地用トランジスタＧＴ１もオフするが、ワード線ＷＬ０がハイレベルに変化するので第２の接地用トランジスタＤＴ１がオンする。したがって、１行目のプレート線ＰＬ１は、接地状態に維持される。また、ワード線ＷＬ１はローレベルなので、プレート電圧印加用トランジスタＰＴ１はオフのままである。したがって、すべてのアレイブロック１１０−０〜１１０−ｍにおいて、強誘電体キャパシタＣ００〜Ｃ０ｎの一端の電位は、接地電位に固定されたままである。

また、他のワード線ＷＬ２〜ＷＬｊの電位はローレベルに維持されるので、反転ワード線ＷＬｂ１〜ＷＬｂｋの電位はハイレベルであり、したがって、プレート電圧印加用トランジスタＰＴ１〜ＰＴｊおよび第２の接地用トランジスタＤＴ１〜ＤＴｊはオフし且つ第１の接地用トランジスタＧＴ１〜ＧＴｊはオンしたままである。したがって、すべての他のアレイブロック１１０−１〜１１０−ｍでは、強誘電体キャパシタＣ１０〜Ｃｊｎの一端の電位を接地電位に固定した状態が維持される。

このような理由から、ワード線ＷＬ０の電位およびアレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位をハイレベルにすると、アドレス００に対応するメモリセルＭＣ００〜ＭＣ０ｎのデータのみが、ビット線電位として、アレイブロック１１０−０のセンスアンプ部１１４に出力される。

続いて、選択部１４０がアレイブロック１１０−０のビット線ＢＬ００〜ＢＬ０ｎを選択する。これにより、ビット線ＢＬ００〜ＢＬ０ｎの電位がバス１５０に出力される。

その後、アレイブロック１１０−０のセンスアンプ部１１４が、増幅後のビット線電位を、当該ビット線ＢＬ００〜ＢＬ０ｎに出力する。これにより、アドレス００に対応する強誘電体キャパシタＣ００〜Ｃ０ｎに対して、再書き込みが行われる。

再書き込みが終了すると、ワード線ＷＬ０の電位がローレベルに戻されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がローレベルに戻される。これにより、データ読み出し動作が終了する。

次に、本実施形態に係る強誘電体メモリ２００の書き込み動作について、アドレス００のデータを書き込む場合を例に採って説明する。

初期状態では、上述の読み出し動作と同様である。すなわち、ワード線ドライバ１３０がすべてのワード線ＷＬ０〜ＷＬｊをローレベルにし、且つ、ＰＬＥ制御回路１１３がすべてのプレートイネーブル信号線ＰＬＥの電位をローレベルに設定する。したがって、強誘電体キャパシタＣ００〜Ｃｊｎは、一端が接地電位に固定され、且つ、他端がビット線ＢＬ００〜ＢＬｍｎと非接続の状態になる。

アドレス００のデータを書き込む場合には、読み出し動作の場合と同様、ワード線ＷＬ０の電位がハイレベルに変更されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がハイレベルに変更される。これにより、アドレス００に対応するメモリセル部１１１−０においては、強誘電体キャパシタＣ００〜Ｃ０ｎの他端がビット線ＢＬ００〜ＢＬ０ｎと導通する。また、上述の読み出し動作の場合と同様にして、アレイブロック１１０−０の強誘電体キャパシタＣ００〜Ｃ０ｎの一端の電位がハイレベルに変更されるが、第２の接地用トランジスタＤＴ１がオンするので強誘電体キャパシタＣ１０〜Ｃ１ｎの一端の電位は接地電位に固定される。また、２行目〜ｊ行目の強誘電体キャパシタの一端の電位は第１の接地用トランジスタにより接地電位に固定される。

続いて、選択部１４０がアレイブロック１１０−０のビット線ＢＬ００〜ＢＬ０ｎを選択する。これにより、バス１５０の電位が、ビット線ＢＬ００〜ＢＬ０ｎに出力される。そして、アドレス００の強誘電体キャパシタＣ００〜Ｃ０ｎに、バス１５０の電位に対応するデータが書き込まれる。

その後、ワード線ＷＬ０の電位がローレベルに変更されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がローレベルに変更される。これにより、データ書き込み動作が終了する。

上述のように、本実施形態に係る強誘電体メモリ２００によれば、反転ワード線をメモリセルの２行ごとに設けることとしたので、強誘電体メモリを搭載するチップの集積度を向上させつつ製造コストを低減することができる。

加えて、本実施形態によれば、第１実施形態と同様、データ破壊を防止することができる。

〈第３実施形態〉
次に、第３実施形態に係る強誘電体メモリについて、図４を用いて説明する。

図４は、本実施形態に係る強誘電体メモリ４００の構成を示す回路図である。図４において、図２と同じ符号を付した構成要素はそれぞれ図２と同じものを示している。

図４に示したように、本実施形態の強誘電体メモリ４００は、第２のプレート電圧印加用トランジスタＶＴ０〜ＶＴｊを備えている。これらのトランジスタＶＴ０〜ＶＴｊは、それぞれ、ソースで電源線に接続され、ドレインでプレート電圧印加用トランジスタ（本実施形態では第１のプレート電圧印加用トランジスタと記す）ＰＴ０〜ＰＴｊのソースに接続され、ゲートからプレートイネーブル信号線ＰＬＥの電位を入力する。

また、本実施形態の強誘電体メモリ４００は、第２接地用トランジスタＤＴ０〜ＤＴｊのゲートが、ワード線ＷＬ０〜ＷＬｊに接続されるのではなく、ＰＬＥ制御回路１１３からプレート線制御信号ＰＬＥｂ０，ＰＬＥｂ１を入力する点で、上述の第１実施形態と異なる。図４に示したように、第０、第２、・・・番目（偶数番目）の第２接地用トランジスタはプレート線制御信号ＰＬＥｂ０に接続され、また、第１、第３、・・・番目（奇数番目）の第２接地用トランジスタはプレート線制御信号ＰＬＥｂ１に接続される。

次に、本実施形態に係る強誘電体メモリ４００の読み出し動作について、アドレス００のデータを読み出す場合を例に採って説明する。

初期状態では、ワード線ドライバ１３０が、すべてのワード線ＷＬ０〜ＷＬｊをローレベルに設定する。また、ＰＬＥ制御回路１１３は、すべてのプレートイネーブル信号線ＰＬＥの電位をローレベルに設定するとともに、すべてのプレート線制御信号ＰＬＥｂ０，ＰＬＥｂ１をハイレベルに設定する。このとき、すべてのアレイブロック１１０−０〜１１０−ｍ内の各選択トランジスタＭＴ００〜ＭＴｊｎはオフするので、強誘電体キャパシタＣ００〜Ｃｊｎの他端はビット線ＢＬ００〜ＢＬｍｎと非接続の状態になる。さらに、プレート線ドライバ１１２内の第１プレート電圧印加用トランジスタＰＴ０〜ＰＴｊおよび第２プレート電圧印加用トランジスタＶＴ０〜ＶＴｊはすべてオフしている。その一方で、反転ワード線ＷＬｂ０〜ＷＬｂｋがハイレベルになるので第１接地用トランジスタＧＴ０〜ＧＴｊはすべてオンし、また、プレート線制御信号ＰＬＥｂ０，ＰＬＥｂ１がハイレベルなので第２接地用トランジスタＤＴ０〜ＤＴｊはオンする。したがって、プレート線ＰＬ００〜ＰＬｊｍは、接地電位になり、これにより、強誘電体キャパシタＣ００〜Ｃｊｎの一端の電位は接地電位に固定される。

アドレス００のデータを読み出す場合には、まず、ワード線ＷＬ０の電位がハイレベルに変更され、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がハイレベルに変更され、且つ、アレイブロック１１０−０のプレート線制御信号ＰＬＥｂ０がローレベルに変更される。このとき、他のワード線ＷＬ１〜ＷＬｎの電位、他のアレイブロック１１０−1〜１１０−ｍのプレートイネーブル信号線ＰＬＥの電位はローレベルのままである。また、アレイブロック１１０−０の他方のプレート線制御信号ＰＬＥｂ１および他のアレイブロック１１０−１〜１１０−ｍのプレート線制御信号ＰＬＥｂ０，ＰＬＥｂ１はハイレベルのままである。

ワード線ＷＬ０の電位がハイレベルになることにより、アドレス００に対応するメモリセル部１１１−０内の選択トランジスタＭＴ００〜ＭＴ０ｎがオンし、したがって当該メモリセル部１１１−０内の強誘電体キャパシタＣ００〜Ｃ０ｎの他端とビット線ＢＬ００〜ＢＬ０ｎとが導通する。また、ワード線ＷＬ０の電位がハイレベルになることおよびアレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がハイレベルになることにより、プレート電圧印加用トランジスタＰＴ０，ＶＴ０がオンするので、電源線の電圧がプレート線ＰＬ０に印加される。その一方で、反転ワード線ＷＬｂ０およびプレート線制御信号ＰＬＥｂ０がローレベルになるので、接地用トランジスタＧＴ０，ＤＴ０がオフする。したがって、アレイブロック１１０−０では強誘電体キャパシタＣ００〜Ｃ０ｎの一端の電位がハイレベルに変更される。

また、他のアレイブロック１１０−１〜１１０−ｍでは、ワード線ＷＬ０がハイレベルに変化することにより、０行目のプレート電圧印加用トランジスタＰＴ０はオンし且つ接地用トランジスタＧＴ０はオフする。しかし、これらのアレイブロック１１０−１〜１１０−ｍでは、プレートイネーブル信号線ＰＬＥの電位がローレベルに維持され且つプレート線制御信号ＰＬＥｂ０がハイレベルに維持されるので、プレート線ＰＬ０は接地状態に維持される。

一方、すべてのアレイブロック１１０−０〜１１０−ｍにおいて、１行目のワード線ＷＬ１はローレベルのままなので、プレート電圧印加用トランジスタＰＴ１はオフ状態に維持される。また、プレート線制御信号ＰＬＥｂ１がハイレベルのままなので、第２接地用トランジスタＤＴ１はオン状態に維持される。したがって、プレートイネーブル信号線ＰＬＥの電位がハイレベルに変化することにより第２プレート電圧印加用トランジスタＶＴ１がオンし且つ反転ワード線ＷＬｂ０がローレベルに変化することにより第１接地用トランジスタＧＴ１がオフししても、プレート線ＰＬ１は接地状態に維持される。

さらに、すべてのアレイブロック１１０−０〜１１０−ｍにおいて、２行目以降のワード線ＷＬ２〜ＷＬｊはローレベルのままであり且つ反転ワード線ＷＬｂ１〜ＷＬｂｋはハイレベルのままなので、プレート電圧印加用トランジスタＰＴ２〜ＰＴｊはオフ状態に維持され且つ第１接地用トランジスタＧＴ２〜ＧＴｊはオン状態に維持される。したがって、プレートイネーブル信号線ＰＬＥの電位およびプレート線制御信号ＰＬＥｂ０，ＰＬＥｂ１の電位に拘わらず、プレート線ＰＬ２〜ＰＬｊは接地状態に維持される。

このような理由により、ワード線ＷＬ０の電位およびアレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位をハイレベルにすると、アドレス００に対応する強誘電体キャパシタＣ００〜Ｃ０ｎの分極のみが、ビット線電位として、アレイブロック１１０−０のセンスアンプ部１１４に出力される。

続いて、選択部１４０がアレイブロック１１０−０のビット線ＢＬ００〜ＢＬ０ｎを選択する。これにより、ビット線ＢＬ００〜ＢＬ０ｎの電位がバス１５０に出力される。

その後、アレイブロック１１０−０のセンスアンプ部１１４が、増幅後のビット線電位を、当該ビット線ＢＬ００〜ＢＬ０ｎに出力する。これにより、アドレス００に対応する強誘電体キャパシタＣ００〜Ｃ０ｎに対して、再書き込みが行われる。

再書き込みが終了すると、ワード線ＷＬ０の電位がローレベルに戻されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がローレベルに戻される。これにより、データ読み出し動作が終了する。

次に、本実施形態に係る強誘電体メモリ４００の書き込み動作について、アドレス００のデータを書き込む場合を例に採って説明する。

初期状態は、上述の読み出し動作と同様である。すなわち、ワード線ドライバ１３０がすべてのワード線ＷＬ０〜ＷＬｊをローレベルにし、且つ、ＰＬＥ制御回路１１３がすべてのプレートイネーブル信号線ＰＬＥの電位をローレベルにするとともにプレート線制御信号ＰＬＥｂ０，ＰＬＥｂ１をハイレベルにする。したがって、強誘電体キャパシタＣ００〜Ｃｊｎは、一端が接地電位に固定され、且つ、他端がビット線ＢＬ００〜ＢＬｍｎと非接続の状態になる。

アドレス００のデータを書き込む場合には、読み出し動作の場合と同様、ワード線ＷＬ０の電位がハイレベルに変更され、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がハイレベルに変更され、且つ、アレイブロック１１０−０のプレート線制御信号ＰＬＥｂ０がローレベルに設定される。これにより、アドレス００に対応するメモリセル部１１１−０においては、強誘電体キャパシタＣ００〜Ｃ０ｎの他端がビット線ＢＬ００〜ＢＬ０ｎと導通する。また、上述の読み出し動作の場合と同様にして、アレイブロック１１０−０の強誘電体キャパシタＣ００〜Ｃ０ｎの一端の電位がハイレベルに変更されるが、強誘電体キャパシタＣ１０〜Ｃ１ｎの一端の電位は接地電位に固定される。また、２行目〜ｊ行目の強誘電体キャパシタの一端の電位は、接地電位に固定される。

続いて、選択部１４０がアレイブロック１１０−０のビット線ＢＬ００〜ＢＬ０ｎを選択する。これにより、バス１５０の電位が、ビット線ＢＬ００〜ＢＬ０ｎに出力される。そして、アドレス００の強誘電体キャパシタＣ００〜Ｃ０ｎに、バス１５０の電位に対応するデータが書き込まれる。

その後、ワード線ＷＬ０の電位がローレベルに変更されるとともに、アレイブロック１１０−０のプレートイネーブル信号線ＰＬＥの電位がローレベルに変更される。これにより、データ書き込み動作が終了する。

上述のように、本実施形態に係る強誘電体メモリ４００では、読み出し或いは書き込みが行われるメモリセルに対応するプレート線の電位（ハイレベル）を、ＰＬＥ制御回路１１３のプレートイネーブル信号線ＰＬＥから印加するのではなく、電源線から印加することとした。また、読み出し或いは書き込みが行われるメモリセルと同じ行の他のメモリセルに対する接地電位（ローレベル）を、ＰＬＥ制御回路１１３のプレートイネーブル信号線ＰＬＥから供給するのではなく、グランド線から供給することとした。これにより、プレート線電位の立ち上がりおよび立ち下がりの速度を速くすることができる。

また、本実施形態によれば、第１、第２実施形態と同様、データ破壊を防止することができる。

さらに、本実施形態によれば、第２実施形態と同様、反転ワード線をメモリセルの２行ごとに設けることとしたので、強誘電体メモリを搭載するチップの集積度を向上させつつ製造コストを低減することができる。

第１実施形態に係る強誘電体メモリの要部構成を示す回路図である。 第２実施形態に係る強誘電体メモリの要部構成を示す回路図である。 第２実施形態に係る強誘電体メモリのレイアウト構造を概念的に示す平面図である。 第３実施形態に係る強誘電体メモリの要部構成を示す回路図である。 強誘電体メモリの原理を説明するための特性グラフである。 従来の強誘電体メモリの要部構成を示す回路図である。

符号の説明

１００ 強誘電体メモリ
１１０−０〜１１０−ｍ アレイブロック
１２０−０〜１２０−ｊ インバータ
１３０ ワード線ドライバ
１４０ 選択部
１５０ バス
１１１ メモリセル部
１１２ プレート線ドライバ
１１３ ＰＬＥ制御回路
１１４ センスアンプ部
ＷＬ０〜ＷＬｊ ワード線
ＷＬｂ０〜ＷＬｂｊ 反転ワード線
ＰＬ００〜ＰＬｊｍ プレート線
ＢＬ００〜ＢＬｍｎ ビット線
ＭＣ００〜ＭＣｊｎ メモリセル
Ｃ００〜Ｃｊｎ 強誘電体キャパシタ
ＰＴ０〜ＰＴｊ，ＧＴ０〜ＧＴｊ トランジスタ

Claims (3)

1. １行複数列の強誘電体メモリセルを有するメモリセル部を行列状に配列してなるメモリセルアレイと、
   前記メモリセル部の行ごとに設けられ、同一行の前記強誘電体メモリセルに共通接続された、複数のワード線と、
   前記メモリセル部ごとに設けられ、同一メモリセル部内の前記強誘電体メモリセルに共通接続された、複数のプレート線と、
   前記メモリセル部の列毎に設けられた、複数のプレートイネーブル信号線と、
   前記強誘電体メモリセルの列毎に設けられ、同一列の当該強誘電体メモリセルに共通接続された、複数のビット線と、
   前記複数のワード線のうち、選択された前記メモリセル部に対応する前記ワード線のみを活性化するワード線ドライバと、
   前記複数のプレートイネーブル信号線のうち、選択された前記メモリセル部に対応する前記プレートイネーブル信号線のみを活性化するプレートイネーブル制御回路と、
   前記メモリセル部の列毎に設けられ、活性化された前記ワード線に対応する前記プレート線には前記プレートイネーブル信号線の電位に応じて活性化電位または非活性化電位を供給し且つ活性化されていない前記ワード線に対応する前記プレート線には非活性化電位を供給するプレート線ドライバと、
   前記メモリセル部の行ごとに設けられ、対応する前記ワード線の反転電位を供給する、複数の反転ワード線と、
   前記プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応する前記プレート線に一端が接続され、対応する前記プレートイネーブル信号線に他端が接続され且つ対応する前記ワード線に制御電極が接続された第１トランジスタと、
   前記プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応する前記プレート線に一端が接続され、非活性化電位を供給する電源ラインに他端が接続され且つ対応する前記反転ワード線に制御電極が接続された第２トランジスタと、
   を備えることを特徴とする強誘電体メモリ。
2. １行複数列の強誘電体メモリセルを有するメモリセル部を行列状に配列してなるメモリセルアレイと、
   前記メモリセル部の行ごとに設けられ、同一行の前記強誘電体メモリセルに共通接続された、複数のワード線と、
   前記メモリセル部ごとに設けられ、同一メモリセル部内の前記強誘電体メモリセルに共通接続された、複数のプレート線と、
   前記メモリセル部の列毎に設けられた、複数のプレートイネーブル信号線と、
   前記強誘電体メモリセルの列毎に設けられ、同一列の当該強誘電体メモリセルに共通接続された、複数のビット線と、
   前記複数のワード線のうち、選択された前記メモリセル部に対応する前記ワード線のみを活性化するワード線ドライバと、
   前記複数のプレートイネーブル信号線のうち、選択された前記メモリセル部に対応する前記プレートイネーブル信号線をのみを活性化するプレートイネーブル制御回路と、
   前記メモリセル部の列毎に設けられ、活性化された前記ワード線に対応する前記プレート線には前記プレートイネーブル信号線の電位に応じて活性化電位または非活性化電位を供給し且つ活性化されていない前記ワード線に対応する前記プレート線には非活性化電位を供給するプレート線ドライバと、
   前記メモリセル部の２行ごとに設けられ、対応する前記ワード線の対が両方とも非活性化電位のときにのみ活性化する、複数の反転ワード線と、
   前記プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応する前記プレート線に一端が接続され、対応する前記プレートイネーブル信号線に他端が接続され且つ対応する前記ワード線に制御電極が接続された第３トランジスタと、
   前記プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応する前記プレート線に一端が接続され、非活性化電位を供給する電源ラインに他端が接続され且つ対応する前記反転ワード線に制御電極が接続された第４トランジスタと、
   前記プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応する前記プレート線に一端が接続され、前記電源ラインに他端が接続され、対応する前記ワード線の対のうち対応しない方のワード線に制御電極が接続された第５トランジスタと、
   を備えることを特徴とする強誘電体メモリ。
3. １行複数列の強誘電体メモリセルを有するメモリセル部を行列状に配列してなるメモリセルアレイと、
   前記メモリセル部の行ごとに設けられ、同一行の前記強誘電体メモリセルに共通接続された、複数のワード線と、
   前記メモリセル部ごとに設けられ、同一メモリセル部内の前記強誘電体メモリセルに共通接続された、複数のプレート線と、
   前記メモリセル部の列毎に設けられた、複数のプレートイネーブル信号線と、
   前記強誘電体メモリセルの列毎に設けられ、同一列の当該強誘電体メモリセルに共通接続された、複数のビット線と、
   前記複数のワード線のうち、選択された前記メモリセル部に対応する前記ワード線のみを活性化するワード線ドライバと、
   前記複数のプレートイネーブル信号線のうち、選択された前記メモリセル部に対応する前記プレートイネーブル信号線をのみを活性化するプレートイネーブル制御回路と、
   前記メモリセル部の列毎に設けられ、活性化された前記ワード線に対応する前記プレート線には前記プレートイネーブル信号線の電位に応じて活性化電位または非活性化電位を供給し且つ活性化されていない前記ワード線に対応する前記プレート線には非活性化電位を供給するプレート線ドライバと、
   前記メモリセル部の２行ごとに設けられ、対応する前記ワード線の対が両方とも非活性化電位のときにのみ活性化する、複数の反転ワード線と、
   前記メモリセル部の列毎に設けられ、当該列の奇数番目の前記メモリセル部が選択されたときに非活性化し、他のときに活性化する第１プレート線制御信号と、
   前記メモリセル部の列毎に設けられ、当該列の偶数番目の前記メモリセル部が選択されたときに非活性化し、他のときに活性化する第２プレート線制御信号と、
   前記プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応するプレート線に一端が接続され且つ対応する前記ワード線に制御電極が接続された第６トランジスタと、
   前記プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応する前記第６トランジスタの他端に一端が接続され、活性化電位を供給する電源ラインに他端が接続され且つ前記プレートイネーブル信号線に制御電極が接続された第７トランジスタと、
   前記プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応する前記プレート線に一端が接続され、非活性化電位を供給する電源ラインに他端が接続され且つ対応する前記反転ワード線に制御電極が接続された第８トランジスタと、
   前記プレート線ドライバ内に前記メモリセル部ごとに設けられ、対応する前記プレート線に一端が接続され、前記非活性化電位を供給する電源ラインに他端が接続され、前記第１、第２プレート線制御信号のうち対応する方に制御電極が接続された第９トランジスタと、
   を備えることを特徴とする強誘電体メモリ。

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