JP2010198668A - 強誘電体記憶装置および電子機器 - Google Patents
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Abstract
【課題】高信頼化が可能な強誘電体記憶装置を提供する。
【解決手段】本発明に係る強誘電体記憶装置は、第1ビット線対と第1プレート線との間にそれぞれ接続された第1および第2強誘電体キャパシタを有する第1メモリセル〔MC100〕と、第2ビット線と第2プレート線との間に接続された第3および第4強誘電体キャパシタを有する第2メモリセル〔MC010〕と、信号線対に接続された作動増幅器〔S/A〕と、信号線対に接続された書き込み回路〔W-Drv〕と、信号線対と第1ビット線対との間にそれぞれ接続された第1および第2スイッチ〔SWa0,SWb0〕と、信号線対と前記第2ビット線対との間にそれぞれ接続された第3および第4スイッチ〔SWa8,SWb8〕とを有し、第1乃至第4スイッチの同時選択により第1、第2メモリセルへの同データの書き込みおよび読み出しを可能とする。
【選択図】図2
【解決手段】本発明に係る強誘電体記憶装置は、第1ビット線対と第1プレート線との間にそれぞれ接続された第1および第2強誘電体キャパシタを有する第1メモリセル〔MC100〕と、第2ビット線と第2プレート線との間に接続された第3および第4強誘電体キャパシタを有する第2メモリセル〔MC010〕と、信号線対に接続された作動増幅器〔S/A〕と、信号線対に接続された書き込み回路〔W-Drv〕と、信号線対と第1ビット線対との間にそれぞれ接続された第1および第2スイッチ〔SWa0,SWb0〕と、信号線対と前記第2ビット線対との間にそれぞれ接続された第3および第4スイッチ〔SWa8,SWb8〕とを有し、第1乃至第4スイッチの同時選択により第1、第2メモリセルへの同データの書き込みおよび読み出しを可能とする。
【選択図】図2
Description
本発明は、強誘電体記憶装置、特に、強誘電体記憶装置の高信頼性化技術に関する。
強誘電体記憶装置(FeRAM: Ferroelectric Random Access Memory)は、強誘電体膜の外部から印加した電界によって分極し、外部電界を取り去っても分極が残る(残留分極)特性を利用した記憶装置であり、小型化、高速動作が可能な不揮発性メモリとして注目されている。
しかしながら、この強誘電体記憶装置も他の記憶装置と同様劣化は避けられず、信頼性の確保が重要となる。
そこで、例えば、下記特許文献1又は2においては、用途に応じていわゆる1T1Cと、2T2Cとを切り替える技術が開示されている。この2T2Cは、1つのトランジスタおよび1つのキャパシタで1のデータを記憶する1T1Cと比べ、2つのトランジスタおよび2つのメモリセルで1のデータを記憶することで、信頼性を高めたメモリセルである。
しかしながら、FeRAMは、前述したとおり、小型化、高速動作が可能な不揮発性メモリとして適用範囲が広く、一般的なメモリの代替品として使用の他、自動車部品や宇宙開発のような高い信頼性が要求される分野への使用も検討されている。
このような高信頼性の要求に応えるためには、上記のような1T1Cではもちろんのこと、2T2Cにおいてもその信頼性が不安視される。
一方、高信頼性の要求を満たすため、従前のセル(キャパシタ)の面積を大きくしたFeRAMの製造も考え得るが、かかるFeRAMの製造には、再度の設計、プロセスの最適化などの開発が避けられない。
そこで、本発明に係る幾つかの態様は、高信頼化が可能な強誘電体記憶装置を提供することを目的とする。特に、通常使用から高信頼対応まで用途に応じた切り替えが可能な強誘電体記憶装置を提供することを目的とする。また、大幅な設計変更やプロセス変更をすることなく、通常使用から高信頼用途まで対応可能な強誘電体記憶装置を提供することを目的とする。
本発明に係る強誘電体記憶装置は、第1ビット線及び第2ビット線からなる第1ビット線対と、第1プレート線と、前記第1ビット線と前記第1プレート線とに接続された第1強誘電体キャパシタと、前記第2ビット線と前記第1プレート線とに接続された第2強誘電体キャパシタと、を有する第1メモリセルと、第3ビット線及び第4ビット線からなる第2ビット線対と、第2プレート線と、前記第3ビット線と前記第2プレート線とに接続された第3強誘電体キャパシタと、前記第4ビット線と前記第2プレート線とに接続された第4強誘電体キャパシタと、を有する第2メモリセルと、第1信号線と第2信号線とからなる信号線対と、前記第1信号線と前記第2信号線とに接続された作動増幅器と、前記第1信号線と前記第2信号線とに接続された書き込み回路と、前記第1信号線と前記第1ビット線とに接続された第1スイッチと、前記第2信号線と前記第2ビット線とに接続された第2スイッチと、前記第1信号線と前記第3ビット線とに接続された第3スイッチと、 前記第2信号線と前記第4ビット線とに接続された第4スイッチと、を有する。
また、本発明に係る強誘電体記憶装置は、第1ビット線対と、第1プレート線と、前記第1ビット線対を構成する各ビット線と第1プレート線との間にそれぞれ接続された第1および第2強誘電体キャパシタを有する第1メモリセルと、第2ビット線対と、第2プレート線と、前記第2ビット線対を構成する各ビット線と第2プレート線との間に接続された第3および第4強誘電体キャパシタを有する第2メモリセルと、信号線対と、前記信号線対を構成する各信号線に接続された作動増幅器と、前記信号線対を構成する各信号線に接続された書き込み回路と、前記信号線対を構成する各信号線と前記第1ビット線対を構成する各ビット線との間にそれぞれ接続された第1および第2スイッチと、前記信号線対を構成する各信号線と前記第2ビット線対を構成する各ビット線との間にそれぞれ接続された第3および第4スイッチとを有する。
かかる構成によれば、第1乃至第4スイッチの同時選択により第1、第2メモリセルへの同データの書き込みおよび読み出しが可能となり、装置の高信頼性化が可能となる。また、高度の信頼性が必要ない場合には、第1、第2メモリセルへの独立したデータの読み書きが可能となり、幅広い用途に対応できる。
上記強誘電体記憶装置において、前記第1プレート線と第2プレート線とは異なる行に配置され、互いに接続されている。このように、異なる行のプレート線を接続することで、プレート線の駆動が簡易になる。
上記強誘電体記憶装置は、切り替え部を有し、前記切り替え部は、前記第1および第2スイッチと、前記第3および第4スイッチとのそれぞれの組を同時に選択する第1モードか、独立して選択する第2モードかの切り替えを行う。このように、切り替え部により、モード選択することができる。
上記強誘電体記憶装置は、前記切り替え部により、前記第1乃至第4スイッチが同時に選択され、前記第1および第2メモリセルに同一のデータが前記書き込み回路により書き込まれる。また、上記強誘電体記憶装置は、前記切り替え部により、前記第1乃至第4スイッチが同時に選択され、前記第1および第2メモリセルに記憶されたデータが前記作動増幅器により読み出される。このように、第1、第2メモリセルへの同データの書き込みおよび読み出しにより、装置の高信頼性化を図ることができる。
前記切り替え部は、外部入力端子であり、前記外部入力端子に印加される電位が高電位レベルか低電位レベルかにより前記第1モードか前記第2モードかの切り替えを行う。また、前記切り替え部は、内部プログラム回路であり、前記内部プログラム回路の出力信号により前記第1モードか前記第2モードかの切り替えを行う。このように、モード切り替えは、外部制御とすることもでき、また、内部制御とすることもできる。
上記強誘電体記憶装置は、第1タイミング回路を有し、前記第1タイミング回路は、前記第1モードの書き込み期間を前記第2モードの書き込み動作時間より長く制御する。また、上記強誘電体記憶装置は、第2タイミング回路を有し、前記第2タイミング回路は、前記第1モードの読み出し期間を前記第2モードの読み出し動作時間より長く制御する。このように、第1モードでの読み書きに際しては動作時間を長く確保することで、2以上のメモリセル分の十分な駆動が可能となり、さらに、高精度の読み書きができる。
上記強誘電体記憶装置は、前記作動増幅器に第5スイッチを介して接続された調整容量を有し、前記調整容量は、前記第1モードの読み出し期間中に、前記第5スイッチを介して前記作動増幅器と接続される。このように、第1モードでの読み出しに際しては調整容量を付加することで、配線容量のバランスを保つことができ、さらに、高精度の読み出しが可能となる。
上記強誘電体記憶装置は、前記信号線対を構成する各信号線と前記作動増幅器との間にそれぞれ接続された第1、第2pチャネル型トランジスタと、前記第1pチャネル型トランジスタの前記作動増幅器側の端子に接続された負電荷蓄積用の第1容量と、前記第2pチャネル型トランジスタの前記作動増幅器側の端子に接続された負電荷蓄積用の第2容量と、前記第1pチャネル型トランジスタの前記作動増幅器側の端子に第6スイッチを介して接続された負電荷蓄積用の第1調整容量と、前記第2pチャネル型トランジスタの前記作動増幅器側の端子に第7スイッチを介して接続された負電荷蓄積用の第2調整容量と、を有し、前記負電荷蓄積用の第1および第2調整容量は、前記第1モードの読み出し期間中に、前記第6および第7スイッチを介して前記作動増幅器と接続される。このように、負電荷蓄積用の容量の電荷をpチャネル型トランジスタおよび信号線を介してビット線を仮想的にグランドに固定するBGS(Bitline Ground Sensing)方式を採用する場合においても、第1モードでの読み出しに際して、負電荷蓄積用の調整容量を付加することで、2以上のメモリセル分の電荷の転送(読み出し)に対応することができ、さらに、高精度の読み出しが可能となる。
本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の高信頼化が可能となり、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、PHS、PDA、電子手帳、ICカードなど、記憶装置を必要とするあらゆる装置が含まれる。
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
図1は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置100は、メモリセルアレイ110と、駆動回路部(120、130、140等)150を有する。メモリセルアレイ110は、アレイ状に配置された複数のメモリセルよりなり、各メモリセルは、ワード線WLおよびビット線対(BL、/BL)の交点に配置された、いわゆる2T2C型である。即ち、ビット線BLとプレート線PLとの間に接続されたトランジスタTおよび強誘電体キャパシタCと、ビット線/BLとプレート線PLとの間に接続されたトランジスタTおよび強誘電体キャパシタCとによって1つのメモリセルMCが構成され、1つのデータ[(0、1)又は(1、0)]が記憶される。
また、駆動回路を構成するワード線制御部120及びプレート線制御部130は、複数のワード線WL及び複数のプレート線PLの電圧を制御する。これらの制御によって、メモリセルMCに記憶されたデータを複数のビット線BL、/BLに読み出し、また、外部から供給されたデータをビット線BL、/BLを介してメモリセルMCに書き込む。このような読み出し、書き込みは、ビット線制御部140中の読み出し回路(例えば、センスアンプなど)や書き込み回路によってなされる。なお、これら駆動回路のレイアウトは適宜変更可能である。
図2は、本実施の形態の強誘電体記憶装置の構成を示す回路図である。図示するように、本実施の形態においては、メモリセルアレイ110が、2つのアレイブロック110A、110Bにより構成されている。
アレイブロック110Aには、図面横方向(行方向)に8個のメモリセル(例えば、MCn00〜MCn07)が配置され、図面縦方向(列方向)には(n+1)個のメモリセル(例えば、MCn00〜MC000)が配置されている。
一方、アレイブロック110Bも同様に、図面横方向(行方向)に8個のメモリセル(例えば、MCn10〜MCn17)が配置され、図面縦方向(列方向)には(n+1)個のメモリセル(例えば、MCn10〜MC010)が配置されている。
図2の各メモリセルは、図1を参照しながら詳細に説明した2T2C構成である。即ち、図面横方向(行方向)に延在するワード線(WLn〜WL0)と、図面縦方向(列方向)に延在するビット線対((BL0、/BL0)〜(BL15/BL15))の交点にそれぞれトランジスタを介して強誘電体キャパシタの一端が接続されている(図示せず)。この強誘電体キャパシタの他端は、前述したとおり、図面横方向(行方向)に延在するプレート線(PLn〜PL0)に接続されるが、ここでは、階段式に接続されている。即ち、プレート線PLは、アレイブロック110A中においては、同一行のメモリセルに接続されるが、アレイブロック110Bにおいては、一段下の列に接続される。
また、ビット線対(例えば、BL0、/BL0)は、それぞれバス線対(例えば、Bus0、/Bus0、信号線対)とスイッチ(例えば、SWa0、SWb0)を介して接続されている。このスイッチは、アレイブロック毎に制御され、アレイブロック110A中のスイッチ((SWa0、SWb0)〜(SWa7、SWb7))は、信号Y0で、アレイブロック110B中のスイッチ((SWa8、SWb8)〜(SWa15、SWb15))は、信号Y1で制御される。
また、上記バス線対(例えば、Bus0、/Bus0)は、書き込み回路W−Drvおよびセンスアンプ(S/A、作動増幅器、読み出し回路)と接続されている。即ち、書き込み回路から相補のデータがバス線対を介しビット線対に印加され、所望のデータが記憶される(書き込まれる)。また、ビット線対の電位差がバス線対を介しセンスアンプで増幅され、データが読み出される。
この読み出し、書き込み動作の際、信号Y0、Y1により、アレイブロック110A中のスイッチ((SWa0、SWb0)〜(SWa7、SWb7))と、アレイブロック110B中のスイッチ((SWa8、SWb8)〜(SWa15、SWb15))とを、同時に選択するか、独立して選択するかを切り替えることができる。
即ち、同時に選択した場合、アレイブロック110A中の所定のメモリセル(この場合、特定の列の8ビット)と、アレイブロック110B中の所定のメモリセル(この場合、一段下の列の8ビット)とに同じデータを記憶することができ、また、当該データを読み出すことができる。このモードをセーフティモード(Safety Mode)という。
一方、独立して選択した場合には、アレイブロック110Aとアレイブロック110Bとで異なるデータを記憶し、また、当該データを読み出すことができる。このモードをノーマルモードという。
以下、図3および図4を参照しながら詳細に説明する。図3は、本実施の形態の強誘電体記憶装置のノーマルモードの動作を示す回路図である。図4は、本実施の形態の強誘電体記憶装置のセーフティモードの動作を示す回路図である。なお、図3および図4においては、簡略化のため、ビット線対およびバス線対を一本の線で、また、これらの間に接続される2つのスイッチの組を一のスイッチ(SWab)として示してある(図5および図6についても同様である)。
図3に示すノーマルモードでは、例えば、ワード線WL1に接続される8ビットのメモリセル(MC100〜MC107)にデータを書き込む場合には、ワード線WL1、プレート線PL1および信号Y0をイネーブルとすることで、8ビットのデータがビット線対を介して書き込み回路W−Drvより書き込まれる。具体的には、信号Y0により、スイッチ(SWab0〜SWab7)をオン状態(導通状態)とした後、各ビット毎に書き込み動作を行う。書き込み動作に制限はないが、例えば、「0」書き込みの場合には、ビット線を0Vに保持し、ワード線をオンした状態で、プレート線を0VからVccまで変化させる。その後、プレート線を0Vとしワード線をオフすることで書き込みを終了する。また、「1」書き込みの場合には、例えば、プレート線を0Vに保持し、ワード線をオンした状態で、ビット線を0VからVccまで変化させる。その後、ビット線を0Vとしワード線をオフすることで書き込みを終了する。よって、ワード線をオンした後、ビット線又はプレート線の立ち上がりからビット線又はプレート線の立ち下げまでを書き込み期間とすることができる。
また、読み出し時には、ワード線WL1、プレート線PL1および信号Y0をイネーブルとすることで、8ビットのデータがセンスアンプS/Aにより読み出される。具体的には、信号Y0により、スイッチ(SWab0〜SWab7)をオン状態(導通状態)とした後、各ビット毎の読み出し動作を行う。
読み出し動作に制限はないが、例えば、ワード線をオンした状態で、プレート線を0VからVccまで変化させ、ビット線対に電荷を転送し、これらの電位差をセンスアンプS/Aで増幅し読み出しを行う。その後、ワード線をオフし読み出しを終了する。よって、ワード線をオンした後、プレート線の立ち上げからセンスアンプで増幅するまでを読み出し期間とすることができる。
図4に示すセーフティモードでは、例えば、ワード線WL1、プレート線PL1、信号Y0および信号Y1をイネーブルとすることで、ワード線WL1に接続されるアレイブロック110A中の8ビットのメモリセル(MC100〜MC107)とアレイブロック110B中の8ビットのメモリセル(MC010〜MC017)に、8ビットのデータが書き込み回路W−Drvより重複して書き込まれる。即ち、信号Y0および信号Y1がオン状態となることで、メモリセルMC100とMC010、MC101とMC011…、MC107とMC017の2ビットがそれぞれショート(接続)した状態となるため、各2ビットには同じデータが書き込まれる。
一方、読み出し時には、ワード線WL1、プレート線PL1、信号Y0および信号Y1をイネーブルとすることで、ワード線WL1に接続されるアレイブロック110A中の8ビットのメモリセル(MC100〜MC107)とアレイブロック110B中の8ビットのメモリセル(MC010〜MC017)から、8ビットのデータがセンスアンプS/Aにより読み出される。即ち、信号Y0および信号Y1がオン状態となることで、メモリセルMC100とMC010、MC101とMC011…、MC107とMC017の2ビットがそれぞれショート(接続)した状態となるため、バス線対には、2ビット分(4T4C分)の電荷が転送され、センスアンプS/Aに入力され、その電位差が増幅される。
なお、読み出し、書き込み時における、各メモリセル(2T2C)に対するワード線のオン、オフ、ビット線又はプレート線の立ち上げ、立ち下げ例は、前述したとおりである。
このように、本実施の形態においては、用途に応じてノーマルモードとセーフティモードの切り替えが可能となる。特に、高信頼性が要求される使用状態においては、セーフティモードを選択し、2つのメモリセルに同一データを記憶し、これを読み出すことで、記憶データの信頼性を向上させることができる。
特に、読み出し不良(誤動作)は、読み出し時における「0」書き込みを「1」読み出しする、又は、「1」書き込みを「0」読み出しするという「逆転現象」を意味するが、2T2Cのメモリセルからの読み出し電荷が逆転することはほとんどなく、「0」か「1」かの判断がつかない電荷量をセンスアンプS/Aにおいて誤判定してしまうことが主な要因である。
これに対し、本実施の形態においては、前述のとおり、同じデータを記憶した2ビットをショートさせ、2ビット分の電荷を読み出すことで、例えば、2ビットのうちの一方の電荷量の差が読み出しマージン以下であっても、他方のビットにセンスマージン以上の電位差があれば正確なセンス動作が可能となる。
このように、本実施の形態の強誘電体記憶装置においては、高信頼性化を図ることができ、装置特性を向上させることができる。
また、プロセス変更することなく、通常仕様の強誘電体記憶装置を用いて高信頼性化を図ることができる。また、スイッチやバス線を設ける等の簡易な回路追加で高信頼性化を図ることができる。
また、用途に応じたモード変更が可能であり、通常の信頼性使用においては、2倍の容量のデータを記憶することができる。
また、プレート線PLを階段式に接続したので、後述の分割式と比較し、プレート線の駆動を簡易に行うことができる。
ここで、図2〜図3においては、プレート線PLを階段式に接続したが、アレイブロックごとにプレート線PLを分割してもよい(プレート線分割式)。
図5は、本実施の形態の他の強誘電体記憶装置におけるノーマルモードの動作を示す回路図である。図6は、本実施の形態の他の強誘電体記憶装置におけるセーフティモードの動作を示す回路図である。
図5および図6に示すように、この装置においては、アレイブロックごとにプレート線PLが分割されている。
即ち、アレイブロック110A中においては、同一行のメモリセルごとに、プレート線(PLnL〜PL0L)が接続され、アレイブロック110Bにおいては、同一行のメモリセルごとに、プレート線(PLnR〜PL0R)が接続される。その他の構成は、図2の装置と同様であるためその詳細な説明を省略する。
図5に示すノーマルモードでは、図4の場合と同様に、ワード線WL1、プレート線PL1Lおよび信号Y0をイネーブルとすることで、8ビットのデータがビット線対を介して書き込み回路W−Drvよりメモリセル(MC100〜MC107)に書き込まれる。また、読み出し時には、ワード線WL1、プレート線PL1および信号Y0をイネーブルとすることで、8ビットのデータがセンスアンプS/Aにより読み出される。他の動作は図4の場合と同様であるためその詳細な説明を省略する。
図6に示すセーフティモードでは、図5の場合と同様に、ワード線WL1、プレート線PL1L、PL1R、信号Y0および信号Y1をイネーブルとすることで、ワード線WL1に接続されるアレイブロック110A中の8ビットのメモリセルとアレイブロック110B中の8ビットのメモリセルに、8ビットのデータが書き込み回路W−Drvより重複して書き込まれる。
この場合、図5の場合と異なり、同一行のアレイブロック110A中の8ビットのメモリセル(MC100〜MC107)とアレイブロック110B中の8ビットのメモリセル(MC010〜MC017)に、8ビットのデータが重複して書き込まれる。
即ち、信号Y0および信号Y1がオン状態となることで、メモリセルMC100とMC110、MC101とMC111…、MC107とMC117の2ビットがそれぞれショート(接続)した状態となるため、各2ビットには同じデータが書き込まれる。
一方、読み出し時には、ワード線WL1、プレート線PL1L、PL1R、信号Y0および信号Y1をイネーブルとすることで、ワード線WL1に接続されるアレイブロック110A中の8ビットのメモリセル(MC100〜MC107)とアレイブロック110B中の8ビットのメモリセル(MC110〜MC117)から、8ビットのデータがセンスアンプS/Aにより読み出される。即ち、信号Y0および信号Y1がオン状態となることで、メモリセルMC100とMC110、MC101とMC111…、MC107とMC117の2ビットがそれぞれショート(接続)した状態となるため、バス線対には、2ビット分(4T4C分)の電荷が転送され、センスアンプS/Aに入力され、その電位差が増幅される。なお、他の動作は図5の場合と同様であるためその詳細な説明を省略する。
このように、プレート線を分割した場合も、階段式(図2〜図4)と同様に、用途に応じたモードの切り替えが可能であり、セーフティモードへの切り替えによる装置の高信頼性化を図ることができる。
(応用例1)
ここでは、モードの切り替え、即ち、信号Y0、Y1の制御について説明する。信号Y0、Y1の制御方法について制限はないが、例えば、外部制御とすることができる。
(応用例1)
ここでは、モードの切り替え、即ち、信号Y0、Y1の制御について説明する。信号Y0、Y1の制御方法について制限はないが、例えば、外部制御とすることができる。
図7は、本実施の形態の強誘電体記憶装置の信号Y0、Y1の外部制御を示すブロック図である。
図7に示すように、チップの実装状態においては、前述のメモリセルアレイ110や駆動回路部150を含む強誘電体記憶装置部100(FeRAMマクロ)の外周には、外部接続端子Tmが複数配置される。このうちの1つの端子をモード選択端子MTmとし、当該端子の電位をモード選択信号MSとして、強誘電体記憶装置部100に入力する。具体的には、当該端子を高電位レベル(Hレベル、Vcc)又は低電位レベル(Lレベル、グランド、接地電位、0V)に固定することで、モードの切り替えを行う。例えば、モード選択端子MTmを高電位レベルに固定した場合には、信号Y0、Y1が高電位レベルとなり、スイッチSWa、SWbがオン状態となることによりセーフティモードとなる。逆にモード選択端子MTmを低電位レベルに固定した場合には、信号Y0、Y1が独立して制御可能となる。
このように、信号Y0、Y1を外部制御することにより、例えば、デバイスのユーザー側で容易にモード切替を行うことができ、用途に応じた使用が可能となる。
また、信号Y0、Y1を、内部制御としてもよい。図8は、本実施の形態の強誘電体記憶装置の信号Y0、Y1の内部制御を示すブロック図である。なお、図7と同一の機能を有するものには同一の符号を付し、その繰り返しの説明を省略する。
この場合、図8に示すように、周辺回路160により制御されるプログラム回路Pcが内蔵されている。周辺回路160には、例えば、強誘電体記憶装置部100の試験や評価を行うための回路が内蔵されており、この周辺回路160からプログラム回路Pcにモードプログラムを行い、プログラム回路Pcから所定のモード選択信号MSを出力することによりモード切り替えを行う。即ち、モード選択信号MSとして高電位レベルを出力するか、低電位レベルを出力するかで、図7の場合と同様に、信号Y0、Y1の制御を行う。
上記プログラム回路Pcの構成に制限はないが、例えば、メタルヒューズを用いたものや、強誘電体キャパシタを用いた回路など種々の構成回路を採用し得る。図9に、強誘電体キャパシタを用いたプログラム回路の一例を示す。
このように、信号Y0、Y1を内部にてプログラムすることにより、例えば、メーカー側においてデバイスの出荷時に、高信頼性使用、通常使用の用途別に出荷することが可能となる。
(応用例2)
図2〜図6を参照しながら説明したように、セーフティモードにおいては、ノーマルモード時と比較し、2倍のメモリセル(4T4C)に対し、読み出し、書き込み動作を行うため、駆動回路部(120、130、140等)150の駆動能力不足が懸念される。
(応用例2)
図2〜図6を参照しながら説明したように、セーフティモードにおいては、ノーマルモード時と比較し、2倍のメモリセル(4T4C)に対し、読み出し、書き込み動作を行うため、駆動回路部(120、130、140等)150の駆動能力不足が懸念される。
そこで、駆動回路部150内にタイミング回路を設け、ノーマルモードよりセーフティモードにおいて読み出し期間および書き込み期間を長く制御する。
これにより、ノーマルモード時の書き込み・読み出しを前提に、ワード線制御部120、プレート線制御部130およびビット線制御部140などの駆動回路を設計している場合においても、読み出し期間および書き込み期間を長く(例えば、2倍)確保することで2倍のメモリセル(4T4C)の読み出し、書き込み動作をより安定的に行うことが可能となる。
(応用例3)
図10は、本実施の形態の強誘電体記憶装置のバス容量の調整構成を示す回路図である。上記ノーマルモードでは、1のビット線対の容量と1つのバス線対の容量とがセンスマージンに影響を与えることとなるが、図2〜図6を参照しながら説明したように、セーフティモードにおいては、2ビットがそれぞれショート(接続)した状態となるため、2つのビット線対の容量と1つのバス線対の容量とがセンスマージンに影響を与える。即ち、セーフティモードでは、2つのビットからの読み出し電荷に対し、1つのバス線対の容量が不足することとなる。
(応用例3)
図10は、本実施の形態の強誘電体記憶装置のバス容量の調整構成を示す回路図である。上記ノーマルモードでは、1のビット線対の容量と1つのバス線対の容量とがセンスマージンに影響を与えることとなるが、図2〜図6を参照しながら説明したように、セーフティモードにおいては、2ビットがそれぞれショート(接続)した状態となるため、2つのビット線対の容量と1つのバス線対の容量とがセンスマージンに影響を与える。即ち、セーフティモードでは、2つのビットからの読み出し電荷に対し、1つのバス線対の容量が不足することとなる。
そこで、図10に示すように、センスアンプS/Aの2つの入力部に、それぞれスイッチSWを介してダミーバス線対[(Bus0D、/Bus0D)〜(Bus0D、/Bus0D)、調整容量]を接続し、セーフティモードにおいては、スイッチSWをオンし、1のバス線対の容量を付加することにより、いずれのモードにおいても、より安定的なセンスを行うことができる。なお、ここでは、センスアンプS/Aにダミーバス線対を接続したが、配線の他、容量素子などを接続し、寄生容量を調整してもよい。
(応用例4)
図11は、本実施の形態の強誘電体記憶装置のBGS回路のタンク容量の調整構成を示す回路図である。図11に示すように、強誘電体記憶装置の読み出しにはBGS回路(BGS方式)が採用されることが多い。
(応用例4)
図11は、本実施の形態の強誘電体記憶装置のBGS回路のタンク容量の調整構成を示す回路図である。図11に示すように、強誘電体記憶装置の読み出しにはBGS回路(BGS方式)が採用されることが多い。
即ち、バス線Busは、pチャネル型トランジスタ(電荷転送MISFET:Metal Insulator Semiconductor Field Effect Transistor)T2および正電位変換回路(L/S)19を介してセンスアンプの第1入力部に接続される。バス線/Busも同様に、pチャネル型トランジスタT2および正電位変換回路19を介してセンスアンプの第2入力部に接続される。なお、詳細な回路構成は、バス線Bus側およびバス線/Bus側について同様であるため、バス線Bus側について詳細に説明する。
上記pチャネル型トランジスタT2のゲート電極には、閾値電位(Vth)発生回路15が接続されている。また、バス線Busとpチャネル型トランジスタT2のゲート電極との間には、インバータアンプ回路13が接続されている。インバータアンプ回路13は、インバータINVおよび容量C1、C2を有する。
具体的には、バス線BusとインバータINVの入力部は、容量C1を介して接続され、pチャネル型トランジスタT2のゲート電極とインバータINVの出力部は、容量C2を介して接続されている。
なお、上記インバータアンプ回路13の容量C1、C2としては、常誘電体容量を用いても強誘電体容量を用いてもよい。このインバータアンプ回路13は、ビット線の電位をpチャネル型トランジスタT2のゲート電極にフィードバックすることにより、バス線(ビット線)をより強固に接地電位に固定する役割を果たす。
また、pチャネル型トランジスタT2と正電位変換回路19との接続ノードVmnと、接地電位(基準電位、GND、Vss)との間には、タンク容量Ctank(負電荷蓄積用の容量)が接続されている。また、接続ノードVmnには、負電位発生回路17が接続されている。なお、タンク容量Ctankとしては、常誘電体容量を用いても強誘電体容量を用いてもよい。
上記BGS構成によって、バス線(ビット線)に、メモリセルから電位が転送されても、タンク容量Ctankに蓄積された負電荷をpチャネル型トランジスタT2を介して転送することで、ビット線を仮想的に接地電位に固定することができる。よって、プレート線に印加された読み出し電圧の大部分をメモリセルの強誘電体キャパシタに印加することができ、読み出しマージンを向上させることができる。
加えて、本実施の形態においては、接続ノードVmnにスイッチSWを介して調整タンク容量(負電荷蓄積用の調整容量)Ctank2を接続し、セーフティモードの読み出し期間においては、スイッチSWをオンし、2つの容量(Ctank、Ctank2)に蓄積された負電荷をpチャネル型トランジスタを介して転送する。よって、ノーマルモード時の読み出しを前提に、タンク容量Ctankが設計されている場合においても、2倍のメモリセル(4T4C)の読み出し動作をより安定的に行うことが可能となる。
なお、上記実施の形態においては、いわゆる2T2Cのメモリセルアレイ110を2つのアレイブロック110A、110Bに分割し、4T4Cのメモリセルでの読み出し、書き込みにより高信頼性を確保したが、さらに、分割数を増やし、6T6C、8T8C…と、複数のメモリセルでの読み出し、書き込みにより信頼性をさらに高めてもよい。
また、上記実施の形態においては、2T2Cのメモリセルアレイ110を例に説明したが、1T1Cのメモリセルアレイ110を分割し、2T2C、3T3C、4T4C…と、複数のメモリセルでの読み出し、書き込みにより信頼性を高めてもよい。1T1Cのメモリセルアレイ110の読み出しにおいては、各ビット線(バス線)と参照電位との電位差を増幅し読み出しが行われる。
このように、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
13…インバータアンプ回路、15…閾値電位(Vth)発生回路、17…負電位発生回路、19…正電位変換回路、100…強誘電体メモリ装置、110…メモリセルアレイ、120…ワード線制御部、130…プレート線制御部、140…ビット線制御部、150…駆動回路部、160…周辺回路、BL、/BL…ビット線、Bus、/Bus…バス線、C…強誘電体キャパシタ、C1、C2…容量、Ctank…タンク容量、Ctank2…調整タンク容量、INV…インバータ、MC…メモリセル、MTm…モード選択端子、MS…モード選択信号、Pc…プログラム回路、PL…プレート線、SW…スイッチ、S/A…センスアンプ、T2…pチャネル型トランジスタ、Tm…外部接続端子、T…トランジスタ、Vmn…ノード、W−Drv…書き込み回路、Y0、Y1…信号
Claims (13)
- 第1ビット線及び第2ビット線からなる第1ビット線対と、
第1プレート線と、
前記第1ビット線と前記第1プレート線とに接続された第1強誘電体キャパシタと、前記第2ビット線と前記第1プレート線とに接続された第2強誘電体キャパシタと、を有する第1メモリセルと、
第3ビット線及び第4ビット線からなる第2ビット線対と、
第2プレート線と、
前記第3ビット線と前記第2プレート線とに接続された第3強誘電体キャパシタと、前記第4ビット線と前記第2プレート線とに接続された第4強誘電体キャパシタと、を有する第2メモリセルと、
第1信号線と第2信号線とからなる信号線対と、
前記第1信号線と前記第2信号線とに接続された作動増幅器と、
前記第1信号線と前記第2信号線とに接続された書き込み回路と、
前記第1信号線と前記第1ビット線とに接続された第1スイッチと、
前記第2信号線と前記第2ビット線とに接続された第2スイッチと、
前記第1信号線と前記第3ビット線とに接続された第3スイッチと、
前記第2信号線と前記第4ビット線とに接続された第4スイッチと、を有する強誘電体記憶装置。 - 第1ビット線対と、
第1プレート線と、
前記第1ビット線対を構成する各ビット線と第1プレート線との間にそれぞれ接続された第1および第2強誘電体キャパシタを有する第1メモリセルと、
第2ビット線対と、
第2プレート線と、
前記第2ビット線対を構成する各ビット線と第2プレート線との間に接続された第3および第4強誘電体キャパシタを有する第2メモリセルと、
信号線対と、
前記信号線対を構成する各信号線に接続された作動増幅器と、
前記信号線対を構成する各信号線に接続された書き込み回路と、
前記信号線対を構成する各信号線と前記第1ビット線対を構成する各ビット線との間にそれぞれ接続された第1および第2スイッチと、
前記信号線対を構成する各信号線と前記第2ビット線対を構成する各ビット線との間にそれぞれ接続された第3および第4スイッチとを有する強誘電体記憶装置。 - 前記第1プレート線と第2プレート線とは異なる行に配置され、互いに接続されている請求項1又は2記載の強誘電体記憶装置。
- 切り替え部を有し、
前記切り替え部は、前記第1および第2スイッチと、前記第3および第4スイッチとのそれぞれの組を同時に選択する第1モードか、独立して選択する第2モードかの切り替えを行う請求項1乃至3のいずれか一項記載の強誘電体記憶装置。 - 前記切り替え部により、前記第1乃至第4スイッチが同時に選択され、
前記第1および第2メモリセルに同一のデータが前記書き込み回路により書き込まれる請求項4記載の強誘電体記憶装置。 - 前記切り替え部により、前記第1乃至第4スイッチが同時に選択され、
前記第1および第2メモリセルに記憶されたデータが前記作動増幅器により読み出される請求項4又は5記載の強誘電体記憶装置。 - 前記切り替え部は、外部入力端子であり、
前記外部入力端子に印加される電位が高電位レベルか低電位レベルかにより前記第1モードか前記第2モードかの切り替えを行う請求項4乃至6のいずれか一項記載の強誘電体記憶装置。 - 前記切り替え部は、内部プログラム回路であり、
前記内部プログラム回路の出力信号により前記第1モードか前記第2モードかの切り替えを行う請求項4乃至6のいずれか一項記載の強誘電体記憶装置。 - 第1タイミング回路を有し、
前記第1タイミング回路は、前記第1モードの書き込み期間を前記第2モードの書き込み動作時間より長く制御する請求項4乃至8のいずれか一項記載の強誘電体記憶装置。 - 第2タイミング回路を有し、
前記第2タイミング回路は、前記第1モードの読み出し期間を前記第2モードの読み出し動作時間より長く制御する請求項4乃至8のいずれか一項記載の強誘電体記憶装置。 - 前記作動増幅器に第5スイッチを介して接続された調整容量を有し、
前記調整容量は、前記第1モードの読み出し期間中に、前記第5スイッチを介して前記作動増幅器と接続される請求項4乃至10のいずれか一項記載の強誘電体記憶装置。 - 前記信号線対を構成する各信号線と前記作動増幅器との間にそれぞれ接続された第1、第2pチャネル型トランジスタと、
前記第1pチャネル型トランジスタの前記作動増幅器側の端子に接続された負電荷蓄積用の第1容量と、
前記第2pチャネル型トランジスタの前記作動増幅器側の端子に接続された負電荷蓄積用の第2容量と、
前記第1pチャネル型トランジスタの前記作動増幅器側の端子に第6スイッチを介して接続された負電荷蓄積用の第1調整容量と、
前記第2pチャネル型トランジスタの前記作動増幅器側の端子に第7スイッチを介して接続された負電荷蓄積用の第2調整容量と、を有し、
前記負電荷蓄積用の第1および第2調整容量は、前記第1モードの読み出し期間中に、前記第6および第7スイッチを介して前記作動増幅器と接続される請求項4乃至11のいずれか一項記載の強誘電体記憶装置。 - 請求項1乃至12のいずれか一項記載の強誘電体記憶装置を有することを特徴とする電子機器。
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