JP2010198668A - 強誘電体記憶装置および電子機器 - Google Patents

Abstract

【課題】高信頼化が可能な強誘電体記憶装置を提供する。
【解決手段】本発明に係る強誘電体記憶装置は、第１ビット線対と第１プレート線との間にそれぞれ接続された第１および第２強誘電体キャパシタを有する第１メモリセル〔MC100〕と、第２ビット線と第２プレート線との間に接続された第３および第４強誘電体キャパシタを有する第２メモリセル〔MC010〕と、信号線対に接続された作動増幅器〔S/A〕と、信号線対に接続された書き込み回路〔W-Drv〕と、信号線対と第１ビット線対との間にそれぞれ接続された第１および第２スイッチ〔SWa0,SWb0〕と、信号線対と前記第２ビット線対との間にそれぞれ接続された第３および第４スイッチ〔SWa8,SWb8〕とを有し、第１乃至第４スイッチの同時選択により第１、第２メモリセルへの同データの書き込みおよび読み出しを可能とする。
【選択図】図２

Description

本発明は、強誘電体記憶装置、特に、強誘電体記憶装置の高信頼性化技術に関する。

強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）は、強誘電体膜の外部から印加した電界によって分極し、外部電界を取り去っても分極が残る（残留分極）特性を利用した記憶装置であり、小型化、高速動作が可能な不揮発性メモリとして注目されている。

しかしながら、この強誘電体記憶装置も他の記憶装置と同様劣化は避けられず、信頼性の確保が重要となる。

そこで、例えば、下記特許文献１又は２においては、用途に応じていわゆる１Ｔ１Ｃと、２Ｔ２Ｃとを切り替える技術が開示されている。この２Ｔ２Ｃは、１つのトランジスタおよび１つのキャパシタで１のデータを記憶する１Ｔ１Ｃと比べ、２つのトランジスタおよび２つのメモリセルで１のデータを記憶することで、信頼性を高めたメモリセルである。

特開平１０−７９１９６号公報 特開平９−１２０７００号公報

しかしながら、ＦｅＲＡＭは、前述したとおり、小型化、高速動作が可能な不揮発性メモリとして適用範囲が広く、一般的なメモリの代替品として使用の他、自動車部品や宇宙開発のような高い信頼性が要求される分野への使用も検討されている。

このような高信頼性の要求に応えるためには、上記のような１Ｔ１Ｃではもちろんのこと、２Ｔ２Ｃにおいてもその信頼性が不安視される。

一方、高信頼性の要求を満たすため、従前のセル（キャパシタ）の面積を大きくしたＦｅＲＡＭの製造も考え得るが、かかるＦｅＲＡＭの製造には、再度の設計、プロセスの最適化などの開発が避けられない。

そこで、本発明に係る幾つかの態様は、高信頼化が可能な強誘電体記憶装置を提供することを目的とする。特に、通常使用から高信頼対応まで用途に応じた切り替えが可能な強誘電体記憶装置を提供することを目的とする。また、大幅な設計変更やプロセス変更をすることなく、通常使用から高信頼用途まで対応可能な強誘電体記憶装置を提供することを目的とする。

本発明に係る強誘電体記憶装置は、第１ビット線及び第２ビット線からなる第１ビット線対と、第１プレート線と、前記第１ビット線と前記第１プレート線とに接続された第１強誘電体キャパシタと、前記第２ビット線と前記第１プレート線とに接続された第２強誘電体キャパシタと、を有する第１メモリセルと、第３ビット線及び第４ビット線からなる第２ビット線対と、第２プレート線と、前記第３ビット線と前記第２プレート線とに接続された第３強誘電体キャパシタと、前記第４ビット線と前記第２プレート線とに接続された第４強誘電体キャパシタと、を有する第２メモリセルと、第１信号線と第２信号線とからなる信号線対と、前記第１信号線と前記第２信号線とに接続された作動増幅器と、前記第１信号線と前記第２信号線とに接続された書き込み回路と、前記第１信号線と前記第１ビット線とに接続された第１スイッチと、前記第２信号線と前記第２ビット線とに接続された第２スイッチと、前記第１信号線と前記第３ビット線とに接続された第３スイッチと、 前記第２信号線と前記第４ビット線とに接続された第４スイッチと、を有する。

また、本発明に係る強誘電体記憶装置は、第１ビット線対と、第１プレート線と、前記第１ビット線対を構成する各ビット線と第１プレート線との間にそれぞれ接続された第１および第２強誘電体キャパシタを有する第１メモリセルと、第２ビット線対と、第２プレート線と、前記第２ビット線対を構成する各ビット線と第２プレート線との間に接続された第３および第４強誘電体キャパシタを有する第２メモリセルと、信号線対と、前記信号線対を構成する各信号線に接続された作動増幅器と、前記信号線対を構成する各信号線に接続された書き込み回路と、前記信号線対を構成する各信号線と前記第１ビット線対を構成する各ビット線との間にそれぞれ接続された第１および第２スイッチと、前記信号線対を構成する各信号線と前記第２ビット線対を構成する各ビット線との間にそれぞれ接続された第３および第４スイッチとを有する。

かかる構成によれば、第１乃至第４スイッチの同時選択により第１、第２メモリセルへの同データの書き込みおよび読み出しが可能となり、装置の高信頼性化が可能となる。また、高度の信頼性が必要ない場合には、第１、第２メモリセルへの独立したデータの読み書きが可能となり、幅広い用途に対応できる。

上記強誘電体記憶装置において、前記第１プレート線と第２プレート線とは異なる行に配置され、互いに接続されている。このように、異なる行のプレート線を接続することで、プレート線の駆動が簡易になる。

上記強誘電体記憶装置は、切り替え部を有し、前記切り替え部は、前記第１および第２スイッチと、前記第３および第４スイッチとのそれぞれの組を同時に選択する第１モードか、独立して選択する第２モードかの切り替えを行う。このように、切り替え部により、モード選択することができる。

上記強誘電体記憶装置は、前記切り替え部により、前記第１乃至第４スイッチが同時に選択され、前記第１および第２メモリセルに同一のデータが前記書き込み回路により書き込まれる。また、上記強誘電体記憶装置は、前記切り替え部により、前記第１乃至第４スイッチが同時に選択され、前記第１および第２メモリセルに記憶されたデータが前記作動増幅器により読み出される。このように、第１、第２メモリセルへの同データの書き込みおよび読み出しにより、装置の高信頼性化を図ることができる。

前記切り替え部は、外部入力端子であり、前記外部入力端子に印加される電位が高電位レベルか低電位レベルかにより前記第１モードか前記第２モードかの切り替えを行う。また、前記切り替え部は、内部プログラム回路であり、前記内部プログラム回路の出力信号により前記第１モードか前記第２モードかの切り替えを行う。このように、モード切り替えは、外部制御とすることもでき、また、内部制御とすることもできる。

上記強誘電体記憶装置は、第１タイミング回路を有し、前記第１タイミング回路は、前記第１モードの書き込み期間を前記第２モードの書き込み動作時間より長く制御する。また、上記強誘電体記憶装置は、第２タイミング回路を有し、前記第２タイミング回路は、前記第１モードの読み出し期間を前記第２モードの読み出し動作時間より長く制御する。このように、第１モードでの読み書きに際しては動作時間を長く確保することで、２以上のメモリセル分の十分な駆動が可能となり、さらに、高精度の読み書きができる。

上記強誘電体記憶装置は、前記作動増幅器に第５スイッチを介して接続された調整容量を有し、前記調整容量は、前記第１モードの読み出し期間中に、前記第５スイッチを介して前記作動増幅器と接続される。このように、第１モードでの読み出しに際しては調整容量を付加することで、配線容量のバランスを保つことができ、さらに、高精度の読み出しが可能となる。

上記強誘電体記憶装置は、前記信号線対を構成する各信号線と前記作動増幅器との間にそれぞれ接続された第１、第２ｐチャネル型トランジスタと、前記第１ｐチャネル型トランジスタの前記作動増幅器側の端子に接続された負電荷蓄積用の第１容量と、前記第２ｐチャネル型トランジスタの前記作動増幅器側の端子に接続された負電荷蓄積用の第２容量と、前記第１ｐチャネル型トランジスタの前記作動増幅器側の端子に第６スイッチを介して接続された負電荷蓄積用の第１調整容量と、前記第２ｐチャネル型トランジスタの前記作動増幅器側の端子に第７スイッチを介して接続された負電荷蓄積用の第２調整容量と、を有し、前記負電荷蓄積用の第１および第２調整容量は、前記第１モードの読み出し期間中に、前記第６および第７スイッチを介して前記作動増幅器と接続される。このように、負電荷蓄積用の容量の電荷をｐチャネル型トランジスタおよび信号線を介してビット線を仮想的にグランドに固定するＢＧＳ（Bitline Ground Sensing）方式を採用する場合においても、第１モードでの読み出しに際して、負電荷蓄積用の調整容量を付加することで、２以上のメモリセル分の電荷の転送（読み出し）に対応することができ、さらに、高精度の読み出しが可能となる。

本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の高信頼化が可能となり、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。

強誘電体記憶装置の構成を示すブロック図である。 本実施の形態の強誘電体記憶装置の構成を示す回路図である。 本実施の形態の強誘電体記憶装置のノーマルモードの動作を示す回路図である。 本実施の形態の強誘電体記憶装置のセーフティモードの動作を示す回路図である。 本実施の形態の他の強誘電体記憶装置におけるノーマルモードの動作を示す回路図である。 本実施の形態の他の強誘電体記憶装置におけるセーフティモードの動作を示す回路図である。 本実施の形態の強誘電体記憶装置の信号Ｙ０、Ｙ１の外部制御を示すブロック図である。 本実施の形態の強誘電体記憶装置の信号Ｙ０、Ｙ１の内部制御を示すブロック図である。 強誘電体キャパシタを用いたプログラム回路の一例を示す図である。 本実施の形態の強誘電体記憶装置のバス容量の調整構成を示す回路図である。 本実施の形態の強誘電体記憶装置のＢＧＳ回路のタンク容量の調整構成を示す回路図である。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

図１は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、駆動回路部（１２０、１３０、１４０等）１５０を有する。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルよりなり、各メモリセルは、ワード線ＷＬおよびビット線対（ＢＬ、／ＢＬ）の交点に配置された、いわゆる２Ｔ２Ｃ型である。即ち、ビット線ＢＬとプレート線ＰＬとの間に接続されたトランジスタＴおよび強誘電体キャパシタＣと、ビット線／ＢＬとプレート線ＰＬとの間に接続されたトランジスタＴおよび強誘電体キャパシタＣとによって１つのメモリセルＭＣが構成され、１つのデータ［（０、１）又は（１、０）］が記憶される。

また、駆動回路を構成するワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御する。これらの制御によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬ、／ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、ビット線制御部１４０中の読み出し回路（例えば、センスアンプなど）や書き込み回路によってなされる。なお、これら駆動回路のレイアウトは適宜変更可能である。

図２は、本実施の形態の強誘電体記憶装置の構成を示す回路図である。図示するように、本実施の形態においては、メモリセルアレイ１１０が、２つのアレイブロック１１０Ａ、１１０Ｂにより構成されている。

アレイブロック１１０Ａには、図面横方向（行方向）に８個のメモリセル（例えば、ＭＣｎ００〜ＭＣｎ０７）が配置され、図面縦方向（列方向）には（ｎ＋１）個のメモリセル（例えば、ＭＣｎ００〜ＭＣ０００）が配置されている。

一方、アレイブロック１１０Ｂも同様に、図面横方向（行方向）に８個のメモリセル（例えば、ＭＣｎ１０〜ＭＣｎ１７）が配置され、図面縦方向（列方向）には（ｎ＋１）個のメモリセル（例えば、ＭＣｎ１０〜ＭＣ０１０）が配置されている。

図２の各メモリセルは、図１を参照しながら詳細に説明した２Ｔ２Ｃ構成である。即ち、図面横方向（行方向）に延在するワード線（ＷＬｎ〜ＷＬ０）と、図面縦方向（列方向）に延在するビット線対（（ＢＬ０、／ＢＬ０）〜（ＢＬ１５／ＢＬ１５））の交点にそれぞれトランジスタを介して強誘電体キャパシタの一端が接続されている（図示せず）。この強誘電体キャパシタの他端は、前述したとおり、図面横方向（行方向）に延在するプレート線（ＰＬｎ〜ＰＬ０）に接続されるが、ここでは、階段式に接続されている。即ち、プレート線ＰＬは、アレイブロック１１０Ａ中においては、同一行のメモリセルに接続されるが、アレイブロック１１０Ｂにおいては、一段下の列に接続される。

また、ビット線対（例えば、ＢＬ０、／ＢＬ０）は、それぞれバス線対（例えば、Ｂｕｓ０、／Ｂｕｓ０、信号線対）とスイッチ（例えば、ＳＷａ０、ＳＷｂ０）を介して接続されている。このスイッチは、アレイブロック毎に制御され、アレイブロック１１０Ａ中のスイッチ（（ＳＷａ０、ＳＷｂ０）〜（ＳＷａ７、ＳＷｂ７））は、信号Ｙ０で、アレイブロック１１０Ｂ中のスイッチ（（ＳＷａ８、ＳＷｂ８）〜（ＳＷａ１５、ＳＷｂ１５））は、信号Ｙ１で制御される。

また、上記バス線対（例えば、Ｂｕｓ０、／Ｂｕｓ０）は、書き込み回路Ｗ−Ｄｒｖおよびセンスアンプ（Ｓ／Ａ、作動増幅器、読み出し回路）と接続されている。即ち、書き込み回路から相補のデータがバス線対を介しビット線対に印加され、所望のデータが記憶される（書き込まれる）。また、ビット線対の電位差がバス線対を介しセンスアンプで増幅され、データが読み出される。

この読み出し、書き込み動作の際、信号Ｙ０、Ｙ１により、アレイブロック１１０Ａ中のスイッチ（（ＳＷａ０、ＳＷｂ０）〜（ＳＷａ７、ＳＷｂ７））と、アレイブロック１１０Ｂ中のスイッチ（（ＳＷａ８、ＳＷｂ８）〜（ＳＷａ１５、ＳＷｂ１５））とを、同時に選択するか、独立して選択するかを切り替えることができる。

即ち、同時に選択した場合、アレイブロック１１０Ａ中の所定のメモリセル（この場合、特定の列の８ビット）と、アレイブロック１１０Ｂ中の所定のメモリセル（この場合、一段下の列の８ビット）とに同じデータを記憶することができ、また、当該データを読み出すことができる。このモードをセーフティモード（Safety Mode)という。

一方、独立して選択した場合には、アレイブロック１１０Ａとアレイブロック１１０Ｂとで異なるデータを記憶し、また、当該データを読み出すことができる。このモードをノーマルモードという。

以下、図３および図４を参照しながら詳細に説明する。図３は、本実施の形態の強誘電体記憶装置のノーマルモードの動作を示す回路図である。図４は、本実施の形態の強誘電体記憶装置のセーフティモードの動作を示す回路図である。なお、図３および図４においては、簡略化のため、ビット線対およびバス線対を一本の線で、また、これらの間に接続される２つのスイッチの組を一のスイッチ（ＳＷａｂ）として示してある（図５および図６についても同様である）。

図３に示すノーマルモードでは、例えば、ワード線ＷＬ１に接続される８ビットのメモリセル（ＭＣ１００〜ＭＣ１０７）にデータを書き込む場合には、ワード線ＷＬ１、プレート線ＰＬ１および信号Ｙ０をイネーブルとすることで、８ビットのデータがビット線対を介して書き込み回路Ｗ−Ｄｒｖより書き込まれる。具体的には、信号Ｙ０により、スイッチ（ＳＷａｂ０〜ＳＷａｂ７）をオン状態（導通状態）とした後、各ビット毎に書き込み動作を行う。書き込み動作に制限はないが、例えば、「０」書き込みの場合には、ビット線を０Ｖに保持し、ワード線をオンした状態で、プレート線を０ＶからＶｃｃまで変化させる。その後、プレート線を０Ｖとしワード線をオフすることで書き込みを終了する。また、「１」書き込みの場合には、例えば、プレート線を０Ｖに保持し、ワード線をオンした状態で、ビット線を０ＶからＶｃｃまで変化させる。その後、ビット線を０Ｖとしワード線をオフすることで書き込みを終了する。よって、ワード線をオンした後、ビット線又はプレート線の立ち上がりからビット線又はプレート線の立ち下げまでを書き込み期間とすることができる。

また、読み出し時には、ワード線ＷＬ１、プレート線ＰＬ１および信号Ｙ０をイネーブルとすることで、８ビットのデータがセンスアンプＳ／Ａにより読み出される。具体的には、信号Ｙ０により、スイッチ（ＳＷａｂ０〜ＳＷａｂ７）をオン状態（導通状態）とした後、各ビット毎の読み出し動作を行う。

読み出し動作に制限はないが、例えば、ワード線をオンした状態で、プレート線を０ＶからＶｃｃまで変化させ、ビット線対に電荷を転送し、これらの電位差をセンスアンプＳ／Ａで増幅し読み出しを行う。その後、ワード線をオフし読み出しを終了する。よって、ワード線をオンした後、プレート線の立ち上げからセンスアンプで増幅するまでを読み出し期間とすることができる。

図４に示すセーフティモードでは、例えば、ワード線ＷＬ１、プレート線ＰＬ１、信号Ｙ０および信号Ｙ１をイネーブルとすることで、ワード線ＷＬ１に接続されるアレイブロック１１０Ａ中の８ビットのメモリセル（ＭＣ１００〜ＭＣ１０７）とアレイブロック１１０Ｂ中の８ビットのメモリセル（ＭＣ０１０〜ＭＣ０１７）に、８ビットのデータが書き込み回路Ｗ−Ｄｒｖより重複して書き込まれる。即ち、信号Ｙ０および信号Ｙ１がオン状態となることで、メモリセルＭＣ１００とＭＣ０１０、ＭＣ１０１とＭＣ０１１…、ＭＣ１０７とＭＣ０１７の２ビットがそれぞれショート（接続）した状態となるため、各２ビットには同じデータが書き込まれる。

一方、読み出し時には、ワード線ＷＬ１、プレート線ＰＬ１、信号Ｙ０および信号Ｙ１をイネーブルとすることで、ワード線ＷＬ１に接続されるアレイブロック１１０Ａ中の８ビットのメモリセル（ＭＣ１００〜ＭＣ１０７）とアレイブロック１１０Ｂ中の８ビットのメモリセル（ＭＣ０１０〜ＭＣ０１７）から、８ビットのデータがセンスアンプＳ／Ａにより読み出される。即ち、信号Ｙ０および信号Ｙ１がオン状態となることで、メモリセルＭＣ１００とＭＣ０１０、ＭＣ１０１とＭＣ０１１…、ＭＣ１０７とＭＣ０１７の２ビットがそれぞれショート（接続）した状態となるため、バス線対には、２ビット分（４Ｔ４Ｃ分）の電荷が転送され、センスアンプＳ／Ａに入力され、その電位差が増幅される。

なお、読み出し、書き込み時における、各メモリセル（２Ｔ２Ｃ）に対するワード線のオン、オフ、ビット線又はプレート線の立ち上げ、立ち下げ例は、前述したとおりである。

このように、本実施の形態においては、用途に応じてノーマルモードとセーフティモードの切り替えが可能となる。特に、高信頼性が要求される使用状態においては、セーフティモードを選択し、２つのメモリセルに同一データを記憶し、これを読み出すことで、記憶データの信頼性を向上させることができる。

特に、読み出し不良（誤動作）は、読み出し時における「０」書き込みを「１」読み出しする、又は、「１」書き込みを「０」読み出しするという「逆転現象」を意味するが、２Ｔ２Ｃのメモリセルからの読み出し電荷が逆転することはほとんどなく、「０」か「１」かの判断がつかない電荷量をセンスアンプＳ／Ａにおいて誤判定してしまうことが主な要因である。

これに対し、本実施の形態においては、前述のとおり、同じデータを記憶した２ビットをショートさせ、２ビット分の電荷を読み出すことで、例えば、２ビットのうちの一方の電荷量の差が読み出しマージン以下であっても、他方のビットにセンスマージン以上の電位差があれば正確なセンス動作が可能となる。

このように、本実施の形態の強誘電体記憶装置においては、高信頼性化を図ることができ、装置特性を向上させることができる。

また、プロセス変更することなく、通常仕様の強誘電体記憶装置を用いて高信頼性化を図ることができる。また、スイッチやバス線を設ける等の簡易な回路追加で高信頼性化を図ることができる。

また、用途に応じたモード変更が可能であり、通常の信頼性使用においては、２倍の容量のデータを記憶することができる。

また、プレート線ＰＬを階段式に接続したので、後述の分割式と比較し、プレート線の駆動を簡易に行うことができる。

ここで、図２〜図３においては、プレート線ＰＬを階段式に接続したが、アレイブロックごとにプレート線ＰＬを分割してもよい（プレート線分割式）。

図５は、本実施の形態の他の強誘電体記憶装置におけるノーマルモードの動作を示す回路図である。図６は、本実施の形態の他の強誘電体記憶装置におけるセーフティモードの動作を示す回路図である。

図５および図６に示すように、この装置においては、アレイブロックごとにプレート線ＰＬが分割されている。

即ち、アレイブロック１１０Ａ中においては、同一行のメモリセルごとに、プレート線（ＰＬｎＬ〜ＰＬ０Ｌ）が接続され、アレイブロック１１０Ｂにおいては、同一行のメモリセルごとに、プレート線（ＰＬｎＲ〜ＰＬ０Ｒ）が接続される。その他の構成は、図２の装置と同様であるためその詳細な説明を省略する。

図５に示すノーマルモードでは、図４の場合と同様に、ワード線ＷＬ１、プレート線ＰＬ１Ｌおよび信号Ｙ０をイネーブルとすることで、８ビットのデータがビット線対を介して書き込み回路Ｗ−Ｄｒｖよりメモリセル（ＭＣ１００〜ＭＣ１０７）に書き込まれる。また、読み出し時には、ワード線ＷＬ１、プレート線ＰＬ１および信号Ｙ０をイネーブルとすることで、８ビットのデータがセンスアンプＳ／Ａにより読み出される。他の動作は図４の場合と同様であるためその詳細な説明を省略する。

図６に示すセーフティモードでは、図５の場合と同様に、ワード線ＷＬ１、プレート線ＰＬ１Ｌ、ＰＬ１Ｒ、信号Ｙ０および信号Ｙ１をイネーブルとすることで、ワード線ＷＬ１に接続されるアレイブロック１１０Ａ中の８ビットのメモリセルとアレイブロック１１０Ｂ中の８ビットのメモリセルに、８ビットのデータが書き込み回路Ｗ−Ｄｒｖより重複して書き込まれる。

この場合、図５の場合と異なり、同一行のアレイブロック１１０Ａ中の８ビットのメモリセル（ＭＣ１００〜ＭＣ１０７）とアレイブロック１１０Ｂ中の８ビットのメモリセル（ＭＣ０１０〜ＭＣ０１７）に、８ビットのデータが重複して書き込まれる。

即ち、信号Ｙ０および信号Ｙ１がオン状態となることで、メモリセルＭＣ１００とＭＣ１１０、ＭＣ１０１とＭＣ１１１…、ＭＣ１０７とＭＣ１１７の２ビットがそれぞれショート（接続）した状態となるため、各２ビットには同じデータが書き込まれる。

一方、読み出し時には、ワード線ＷＬ１、プレート線ＰＬ１Ｌ、ＰＬ１Ｒ、信号Ｙ０および信号Ｙ１をイネーブルとすることで、ワード線ＷＬ１に接続されるアレイブロック１１０Ａ中の８ビットのメモリセル（ＭＣ１００〜ＭＣ１０７）とアレイブロック１１０Ｂ中の８ビットのメモリセル（ＭＣ１１０〜ＭＣ１１７）から、８ビットのデータがセンスアンプＳ／Ａにより読み出される。即ち、信号Ｙ０および信号Ｙ１がオン状態となることで、メモリセルＭＣ１００とＭＣ１１０、ＭＣ１０１とＭＣ１１１…、ＭＣ１０７とＭＣ１１７の２ビットがそれぞれショート（接続）した状態となるため、バス線対には、２ビット分（４Ｔ４Ｃ分）の電荷が転送され、センスアンプＳ／Ａに入力され、その電位差が増幅される。なお、他の動作は図５の場合と同様であるためその詳細な説明を省略する。

このように、プレート線を分割した場合も、階段式（図２〜図４）と同様に、用途に応じたモードの切り替えが可能であり、セーフティモードへの切り替えによる装置の高信頼性化を図ることができる。
（応用例１）
ここでは、モードの切り替え、即ち、信号Ｙ０、Ｙ１の制御について説明する。信号Ｙ０、Ｙ１の制御方法について制限はないが、例えば、外部制御とすることができる。

図７は、本実施の形態の強誘電体記憶装置の信号Ｙ０、Ｙ１の外部制御を示すブロック図である。

図７に示すように、チップの実装状態においては、前述のメモリセルアレイ１１０や駆動回路部１５０を含む強誘電体記憶装置部１００（ＦｅＲＡＭマクロ）の外周には、外部接続端子Ｔｍが複数配置される。このうちの１つの端子をモード選択端子ＭＴｍとし、当該端子の電位をモード選択信号ＭＳとして、強誘電体記憶装置部１００に入力する。具体的には、当該端子を高電位レベル（Ｈレベル、Ｖｃｃ）又は低電位レベル（Ｌレベル、グランド、接地電位、０Ｖ）に固定することで、モードの切り替えを行う。例えば、モード選択端子ＭＴｍを高電位レベルに固定した場合には、信号Ｙ０、Ｙ１が高電位レベルとなり、スイッチＳＷａ、ＳＷｂがオン状態となることによりセーフティモードとなる。逆にモード選択端子ＭＴｍを低電位レベルに固定した場合には、信号Ｙ０、Ｙ１が独立して制御可能となる。

このように、信号Ｙ０、Ｙ１を外部制御することにより、例えば、デバイスのユーザー側で容易にモード切替を行うことができ、用途に応じた使用が可能となる。

また、信号Ｙ０、Ｙ１を、内部制御としてもよい。図８は、本実施の形態の強誘電体記憶装置の信号Ｙ０、Ｙ１の内部制御を示すブロック図である。なお、図７と同一の機能を有するものには同一の符号を付し、その繰り返しの説明を省略する。

この場合、図８に示すように、周辺回路１６０により制御されるプログラム回路Ｐｃが内蔵されている。周辺回路１６０には、例えば、強誘電体記憶装置部１００の試験や評価を行うための回路が内蔵されており、この周辺回路１６０からプログラム回路Ｐｃにモードプログラムを行い、プログラム回路Ｐｃから所定のモード選択信号ＭＳを出力することによりモード切り替えを行う。即ち、モード選択信号ＭＳとして高電位レベルを出力するか、低電位レベルを出力するかで、図７の場合と同様に、信号Ｙ０、Ｙ１の制御を行う。

上記プログラム回路Ｐｃの構成に制限はないが、例えば、メタルヒューズを用いたものや、強誘電体キャパシタを用いた回路など種々の構成回路を採用し得る。図９に、強誘電体キャパシタを用いたプログラム回路の一例を示す。

このように、信号Ｙ０、Ｙ１を内部にてプログラムすることにより、例えば、メーカー側においてデバイスの出荷時に、高信頼性使用、通常使用の用途別に出荷することが可能となる。
（応用例２）
図２〜図６を参照しながら説明したように、セーフティモードにおいては、ノーマルモード時と比較し、２倍のメモリセル（４Ｔ４Ｃ）に対し、読み出し、書き込み動作を行うため、駆動回路部（１２０、１３０、１４０等）１５０の駆動能力不足が懸念される。

そこで、駆動回路部１５０内にタイミング回路を設け、ノーマルモードよりセーフティモードにおいて読み出し期間および書き込み期間を長く制御する。

これにより、ノーマルモード時の書き込み・読み出しを前提に、ワード線制御部１２０、プレート線制御部１３０およびビット線制御部１４０などの駆動回路を設計している場合においても、読み出し期間および書き込み期間を長く（例えば、２倍）確保することで２倍のメモリセル（４Ｔ４Ｃ）の読み出し、書き込み動作をより安定的に行うことが可能となる。
（応用例３）
図１０は、本実施の形態の強誘電体記憶装置のバス容量の調整構成を示す回路図である。上記ノーマルモードでは、１のビット線対の容量と１つのバス線対の容量とがセンスマージンに影響を与えることとなるが、図２〜図６を参照しながら説明したように、セーフティモードにおいては、２ビットがそれぞれショート（接続）した状態となるため、２つのビット線対の容量と１つのバス線対の容量とがセンスマージンに影響を与える。即ち、セーフティモードでは、２つのビットからの読み出し電荷に対し、１つのバス線対の容量が不足することとなる。

そこで、図１０に示すように、センスアンプＳ／Ａの２つの入力部に、それぞれスイッチＳＷを介してダミーバス線対［（Ｂｕｓ０Ｄ、／Ｂｕｓ０Ｄ）〜（Ｂｕｓ０Ｄ、／Ｂｕｓ０Ｄ）、調整容量］を接続し、セーフティモードにおいては、スイッチＳＷをオンし、１のバス線対の容量を付加することにより、いずれのモードにおいても、より安定的なセンスを行うことができる。なお、ここでは、センスアンプＳ／Ａにダミーバス線対を接続したが、配線の他、容量素子などを接続し、寄生容量を調整してもよい。
（応用例４）
図１１は、本実施の形態の強誘電体記憶装置のＢＧＳ回路のタンク容量の調整構成を示す回路図である。図１１に示すように、強誘電体記憶装置の読み出しにはＢＧＳ回路（ＢＧＳ方式）が採用されることが多い。

即ち、バス線Ｂｕｓは、ｐチャネル型トランジスタ（電荷転送ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）Ｔ２および正電位変換回路（Ｌ／Ｓ）１９を介してセンスアンプの第１入力部に接続される。バス線／Ｂｕｓも同様に、ｐチャネル型トランジスタＴ２および正電位変換回路１９を介してセンスアンプの第２入力部に接続される。なお、詳細な回路構成は、バス線Ｂｕｓ側およびバス線／Ｂｕｓ側について同様であるため、バス線Ｂｕｓ側について詳細に説明する。

上記ｐチャネル型トランジスタＴ２のゲート電極には、閾値電位（Ｖｔｈ）発生回路１５が接続されている。また、バス線Ｂｕｓとｐチャネル型トランジスタＴ２のゲート電極との間には、インバータアンプ回路１３が接続されている。インバータアンプ回路１３は、インバータＩＮＶおよび容量Ｃ１、Ｃ２を有する。

具体的には、バス線ＢｕｓとインバータＩＮＶの入力部は、容量Ｃ１を介して接続され、ｐチャネル型トランジスタＴ２のゲート電極とインバータＩＮＶの出力部は、容量Ｃ２を介して接続されている。

なお、上記インバータアンプ回路１３の容量Ｃ１、Ｃ２としては、常誘電体容量を用いても強誘電体容量を用いてもよい。このインバータアンプ回路１３は、ビット線の電位をｐチャネル型トランジスタＴ２のゲート電極にフィードバックすることにより、バス線（ビット線）をより強固に接地電位に固定する役割を果たす。

また、ｐチャネル型トランジスタＴ２と正電位変換回路１９との接続ノードＶｍｎと、接地電位（基準電位、ＧＮＤ、Ｖｓｓ）との間には、タンク容量Ｃｔａｎｋ（負電荷蓄積用の容量）が接続されている。また、接続ノードＶｍｎには、負電位発生回路１７が接続されている。なお、タンク容量Ｃｔａｎｋとしては、常誘電体容量を用いても強誘電体容量を用いてもよい。

上記ＢＧＳ構成によって、バス線（ビット線）に、メモリセルから電位が転送されても、タンク容量Ｃｔａｎｋに蓄積された負電荷をｐチャネル型トランジスタＴ２を介して転送することで、ビット線を仮想的に接地電位に固定することができる。よって、プレート線に印加された読み出し電圧の大部分をメモリセルの強誘電体キャパシタに印加することができ、読み出しマージンを向上させることができる。

加えて、本実施の形態においては、接続ノードＶｍｎにスイッチＳＷを介して調整タンク容量（負電荷蓄積用の調整容量）Ｃｔａｎｋ２を接続し、セーフティモードの読み出し期間においては、スイッチＳＷをオンし、２つの容量（Ｃｔａｎｋ、Ｃｔａｎｋ２)に蓄積された負電荷をｐチャネル型トランジスタを介して転送する。よって、ノーマルモード時の読み出しを前提に、タンク容量Ｃｔａｎｋが設計されている場合においても、２倍のメモリセル（４Ｔ４Ｃ）の読み出し動作をより安定的に行うことが可能となる。

なお、上記実施の形態においては、いわゆる２Ｔ２Ｃのメモリセルアレイ１１０を２つのアレイブロック１１０Ａ、１１０Ｂに分割し、４Ｔ４Ｃのメモリセルでの読み出し、書き込みにより高信頼性を確保したが、さらに、分割数を増やし、６Ｔ６Ｃ、８Ｔ８Ｃ…と、複数のメモリセルでの読み出し、書き込みにより信頼性をさらに高めてもよい。

また、上記実施の形態においては、２Ｔ２Ｃのメモリセルアレイ１１０を例に説明したが、１Ｔ１Ｃのメモリセルアレイ１１０を分割し、２Ｔ２Ｃ、３Ｔ３Ｃ、４Ｔ４Ｃ…と、複数のメモリセルでの読み出し、書き込みにより信頼性を高めてもよい。１Ｔ１Ｃのメモリセルアレイ１１０の読み出しにおいては、各ビット線（バス線）と参照電位との電位差を増幅し読み出しが行われる。

このように、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。

１３…インバータアンプ回路、１５…閾値電位(Ｖｔｈ)発生回路、１７…負電位発生回路、１９…正電位変換回路、１００…強誘電体メモリ装置、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、１５０…駆動回路部、１６０…周辺回路、ＢＬ、／ＢＬ…ビット線、Ｂｕｓ、／Ｂｕｓ…バス線、Ｃ…強誘電体キャパシタ、Ｃ１、Ｃ２…容量、Ｃｔａｎｋ…タンク容量、Ｃｔａｎｋ２…調整タンク容量、ＩＮＶ…インバータ、ＭＣ…メモリセル、ＭＴｍ…モード選択端子、ＭＳ…モード選択信号、Ｐｃ…プログラム回路、ＰＬ…プレート線、ＳＷ…スイッチ、Ｓ／Ａ…センスアンプ、Ｔ２…ｐチャネル型トランジスタ、Ｔｍ…外部接続端子、Ｔ…トランジスタ、Ｖｍｎ…ノード、Ｗ−Ｄｒｖ…書き込み回路、Ｙ０、Ｙ１…信号

Claims (13)

1. 第１ビット線及び第２ビット線からなる第１ビット線対と、
   第１プレート線と、
   前記第１ビット線と前記第１プレート線とに接続された第１強誘電体キャパシタと、前記第２ビット線と前記第１プレート線とに接続された第２強誘電体キャパシタと、を有する第１メモリセルと、
   第３ビット線及び第４ビット線からなる第２ビット線対と、
   第２プレート線と、
   前記第３ビット線と前記第２プレート線とに接続された第３強誘電体キャパシタと、前記第４ビット線と前記第２プレート線とに接続された第４強誘電体キャパシタと、を有する第２メモリセルと、
   第１信号線と第２信号線とからなる信号線対と、
   前記第１信号線と前記第２信号線とに接続された作動増幅器と、
   前記第１信号線と前記第２信号線とに接続された書き込み回路と、
   前記第１信号線と前記第１ビット線とに接続された第１スイッチと、
   前記第２信号線と前記第２ビット線とに接続された第２スイッチと、
   前記第１信号線と前記第３ビット線とに接続された第３スイッチと、
   前記第２信号線と前記第４ビット線とに接続された第４スイッチと、を有する強誘電体記憶装置。
2. 第１ビット線対と、
   第１プレート線と、
   前記第１ビット線対を構成する各ビット線と第１プレート線との間にそれぞれ接続された第１および第２強誘電体キャパシタを有する第１メモリセルと、
   第２ビット線対と、
   第２プレート線と、
   前記第２ビット線対を構成する各ビット線と第２プレート線との間に接続された第３および第４強誘電体キャパシタを有する第２メモリセルと、
   信号線対と、
   前記信号線対を構成する各信号線に接続された作動増幅器と、
   前記信号線対を構成する各信号線に接続された書き込み回路と、
   前記信号線対を構成する各信号線と前記第１ビット線対を構成する各ビット線との間にそれぞれ接続された第１および第２スイッチと、
   前記信号線対を構成する各信号線と前記第２ビット線対を構成する各ビット線との間にそれぞれ接続された第３および第４スイッチとを有する強誘電体記憶装置。
3. 前記第１プレート線と第２プレート線とは異なる行に配置され、互いに接続されている請求項１又は２記載の強誘電体記憶装置。
4. 切り替え部を有し、
   前記切り替え部は、前記第１および第２スイッチと、前記第３および第４スイッチとのそれぞれの組を同時に選択する第１モードか、独立して選択する第２モードかの切り替えを行う請求項１乃至３のいずれか一項記載の強誘電体記憶装置。
5. 前記切り替え部により、前記第１乃至第４スイッチが同時に選択され、
   前記第１および第２メモリセルに同一のデータが前記書き込み回路により書き込まれる請求項４記載の強誘電体記憶装置。
6. 前記切り替え部により、前記第１乃至第４スイッチが同時に選択され、
   前記第１および第２メモリセルに記憶されたデータが前記作動増幅器により読み出される請求項４又は５記載の強誘電体記憶装置。
7. 前記切り替え部は、外部入力端子であり、
   前記外部入力端子に印加される電位が高電位レベルか低電位レベルかにより前記第１モードか前記第２モードかの切り替えを行う請求項４乃至６のいずれか一項記載の強誘電体記憶装置。
8. 前記切り替え部は、内部プログラム回路であり、
   前記内部プログラム回路の出力信号により前記第１モードか前記第２モードかの切り替えを行う請求項４乃至６のいずれか一項記載の強誘電体記憶装置。
9. 第１タイミング回路を有し、
   前記第１タイミング回路は、前記第１モードの書き込み期間を前記第２モードの書き込み動作時間より長く制御する請求項４乃至８のいずれか一項記載の強誘電体記憶装置。
10. 第２タイミング回路を有し、
    前記第２タイミング回路は、前記第１モードの読み出し期間を前記第２モードの読み出し動作時間より長く制御する請求項４乃至８のいずれか一項記載の強誘電体記憶装置。
11. 前記作動増幅器に第５スイッチを介して接続された調整容量を有し、
    前記調整容量は、前記第１モードの読み出し期間中に、前記第５スイッチを介して前記作動増幅器と接続される請求項４乃至１０のいずれか一項記載の強誘電体記憶装置。
12. 前記信号線対を構成する各信号線と前記作動増幅器との間にそれぞれ接続された第１、第２ｐチャネル型トランジスタと、
    前記第１ｐチャネル型トランジスタの前記作動増幅器側の端子に接続された負電荷蓄積用の第１容量と、
    前記第２ｐチャネル型トランジスタの前記作動増幅器側の端子に接続された負電荷蓄積用の第２容量と、
    前記第１ｐチャネル型トランジスタの前記作動増幅器側の端子に第６スイッチを介して接続された負電荷蓄積用の第１調整容量と、
    前記第２ｐチャネル型トランジスタの前記作動増幅器側の端子に第７スイッチを介して接続された負電荷蓄積用の第２調整容量と、を有し、
    前記負電荷蓄積用の第１および第２調整容量は、前記第１モードの読み出し期間中に、前記第６および第７スイッチを介して前記作動増幅器と接続される請求項４乃至１１のいずれか一項記載の強誘電体記憶装置。
13. 請求項１乃至１２のいずれか一項記載の強誘電体記憶装置を有することを特徴とする電子機器。