CN109427390B - 存储器件及其操作方法 - Google Patents

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Abstract

一种存储器件包括存储单元、连接到存储单元的字线、连接到存储单元的位线、连接到存储单元的互补位线、辅助位线、辅助互补位线以及开关电路。存储单元存储单个比特。开关电路响应于要在写操作期间写入储存单元中的数据比特的逻辑电平，通过使用至少一个虚设单元的至少一个或多个晶体管作为开关，将位线和互补位线中的一个电连接到辅助位线和辅助互补位线中的一个，并且至少一个虚设单元不存储数据比特。

Description

存储器件及其操作方法
相关申请的相交引用
本申请要求于2017年8月23日在韩国知识产权局提交的韩国专利申请No.10-2017-0106407的优先权，并在此通过引用完整地并入其公开内容。
技术领域
本发明构思的示例性实施例涉及存储器件，并且更具体地，涉及存储器件和操作存储器件的方法。
背景技术
通常，静态随机存取存储器(SRAM)器件在写操作期间通过位线和互补位线将数据存储在存储单元的锁存电路中，并且在读操作期间通过感测位线和互补位线之间的电压差来读取存储在存储单元的锁存电路中的数据，所述电压差是基于存储在存储单元的锁存电路中的数据来确定的。
在SRAM器件中，可以执行写辅助操作以提高写性能。
发明内容
根据本发明构思的示例性实施例，一种存储器件包括存储单元、连接到存储单元的字线、连接到存储单元的位线、连接到存储单元的互补位线、辅助位线、辅助互补位线以及开关电路。存储单元存储单个比特。开关电路响应于要在写操作期间被写入储存单元中的数据比特的逻辑电平，通过使用至少一个虚设单元的至少一个或多个晶体管作为开关，将位线和互补位线中的一个电连接到辅助位线和辅助互补位线中的一个，并且至少一个虚设单元不存储数据比特。
根据本发明构思的示例性实施例，存储器件包括存储单元阵列、多个辅助位线、多个辅助互补位线以及开关电路。存储单元阵列包括连接到多个字线、多个位线和多个互补位线的多个存储单元。多个字线在第一方向上延伸，多个位线在与第一方向相交的第二方向上延伸，并且多个互补位线在第二方向上延伸。多个辅助位线在第二方向上延伸。多个辅助互补位线在第二方向上延伸。开关电路响应于要在写操作期间通过每一个位线和每一个互补位线写入存储单元中的数据比特的逻辑电平，通过使用每一个虚设单元的至少一个或多个晶体管作为开关，将位线中的对应一个和互补位线中的对应一个中的一个电连接到辅助位线中的对应一个和辅助互补位线中的对应一个中的一个，并且每一个虚设单元不存储数据比特。
根据本发明构思的示例性实施例，在一种操作存储器件的方法中，存储器件包括存储单元阵列，存储单元阵列包括连接到多个字线、多个位线和多个互补位线的多个存储单元，其中多个字线在第一方向上延伸，多个位线在与第一方向相交的第二方向上延伸，并且多个互补位线在第二方向上延伸。对多个位线和多个互补位线预充电。从外部存储器控制器接收写入命令和数据。响应于要在写操作期间通过多个位线中的每一个和多个互补位线中的每一个写入多个存储单元中的数据比特的逻辑电平，通过使用每个虚设单元的至少一个或多个晶体管作为开关，将多个位线中的对应一个和多个互补位线中的对应一个中的一个电连接到多个辅助位线中的对应一个和多个辅助互补位线中的对应一个中的一个。虚设单元中的每一个不存储数据比特。将数据存储在多个存储单元中的对应存储单元中。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将被更清楚地理解。
图1是示出了根据本发明构思的示例性实施例的存储器件的框图。
图2是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储单元阵列的电路图。
图3是示出了根据本发明构思的示例性实施例的图2的存储单元阵列中的存储单元中的数据存储电路的第一逆变器和第二逆变器的电路图。
图4是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储单元阵列的电路图。
图5是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储单元阵列的电路图。
图6是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储单元阵列的电路图。
图7示出了根据本发明构思的示例性实施例的图1的存储器件中的存储单元阵列。
图8是示出了根据本发明构思的示例性实施例的图7的存储单元阵列的电路图。
图9是示出了根据本发明构思的示例性实施例的图7的存储单元阵列的电路图。
图10是示出了根据本发明构思的示例性实施例的图7的存储单元阵列的电路图。
图11是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多个位线、多个互补位线、多个辅助位线和多个辅助互补位线的布置的图。
图12是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多个位线、多个互补位线、多个辅助位线和多个辅助互补位线的布置的图。
图13是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多个字线、多个位线、多个互补位线、多个辅助位线和多个辅助互补位线的布置的图。
图14是用于描述根据本发明构思的示例性实施例的图1的存储器件的写性能的提高的图。
图15是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多路复用器电路的框图。
图16是用于描述根据本发明构思的示例性实施例的图1的存储器件的操作的图。
图17是示出了根据本发明构思的示例性实施例的操作图1的存储器件的方法的流程图。
图18是示出了根据本发明构思的示例性实施例的移动系统的框图。
具体实施方式
本发明构思的示例性实施例提供了一种能够在不增加占用面积的情况下提高写性能的存储器件。
本发明构思的示例性实施例还提供了一种操作上述存储器件的方法。
以下将参照附图更全面地描述本发明构思的示例性实施例。贯穿本申请，相似的附图标记可以指代相似的元件。
图1是示出了根据本发明构思的示例性实施例的存储器件的框图。
参考图1，存储器件10包括存储单元阵列100、控制器210、行解码器220、多路复用器电路300、多个写驱动器400、多个读出放大器500以及数据输入/输出(I/O)缓冲器230。
在本发明构思的示例性实施例中，存储器件10可以对应于静态随机存取存储器(SRAM)器件。
存储单元阵列100可以包括以行和列布置的多个存储单元。多个存储单元可以连接到第一至第n字线WL1～WLn、第一至第m位线BL1～BLm以及第一至第m互补位线BLB1～BLBm。这里，n和m表示正整数。多个存储单元中的每一个可以对应于SRAM单元以存储单个比特。
控制器210可以基于从外部设备接收到的命令信号CMD和地址信号ADDR来控制存储器件10的操作。
控制器210可以基于地址信号ADDR生成行地址RA和列地址CA，向行解码器220提供行地址RA，并向多路复用器电路300提供列地址CA。此外，控制器210可以基于命令信号CMD生成写使能信号W_EN和读使能信号R_EN，并向多路复用器电路300提供写使能信号W_EN和读使能信号R_EN。
行解码器220可以通过第一至第n字线WL1～WLn耦接到存储单元阵列100。行解码器220可以对从控制器210提供的行地址RA进行解码，并且通过激活第一至第n字线WL1～WLn中的与行地址RA相对应一个字线来选择包括在存储单元阵列100中的多行中的一行。例如，行解码器220可以将字线驱动电压施加到与行地址RA相对应的字线。
多路复用器电路300可以通过第一至第m位线BL1～BLm和第一至第m互补位线BLB1～BLBm耦接到存储单元阵列100。多路复用器电路300可以对从控制器210提供的列地址CA进行解码，并且在第一至第m位线BL1～BLm和第一至第m互补位线BLB1～BLBm之中选择与列地址CA相对应的位线和互补位线。
此外，当从控制器210提供的写使能信号W_EN被激活时，多路复用器电路300可以将与列地址CA相对应的列的写驱动器400耦接到所选择的位线和所选择的互补位线。在这种情况下，数据I/O缓冲器230可以将从外部设备接收到的数据DT提供给写驱动器400，并且写驱动器400可以通过所选择的位线和所选择的互补位线将数据DT存储在存储单元阵列100中。
另一方面，当从控制器210提供的读使能信号R_EN被激活时，多路复用器电路300可以将与列地址CA相对应的列的读出放大器500耦接到所选择的位线和所选择的互补位线。在这种情况下，读出放大器500可以基于所选择的位线的电压和所选择的互补位线的电压生成读数据DT，并且数据I/O缓冲器230可以将从读出放大器500接收到的数据DT提供给外部设备。
如图1所示，包括在存储器件10中的存储单元阵列100还可以包括基本上与第一至第m位线BL1～BLm平行的第一至第m辅助位线ABL1～ABLm以及基本上与第一至第m互补位线BLB1～BLBm平行的第一至第m辅助互补位线ABLB1～ABLBm。
此外，包括在存储器件10中的存储单元阵列100还可以包括：开关电路180，其耦接在第一至第m位线BL1～BLm和第一至第m辅助位线ABL1～ABLm之间，并耦接在第一至第m互补位线BLB1～BLBm和第一至第m辅助互补位线ABLB1～ABLBm之间。
在写操作期间，响应于要通过对应的位线和对应的互补位线写入存储单元中的数据的逻辑电平，开关电路180可以将第一至第m位线BL1～BLm中的对应一个和第一至第m互补位线BLB1～BLBm中的对应一个中的一个连接到第一至第m辅助位线ABL1～ABLm中的对应一个和第一至第m辅助互补位线ABLB1～ABLBm中的对应一个中的一个。
当在写操作期间对应的位线和对应的互补位线中的一个电连接到对应的辅助位线和对应的辅助互补位线中的一个时，对应的位线和对应的互补位线中的每一个的电阻大大减小，并且因此可以提高存储器件10的写性能。
图2是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储单元阵列的电路图。
为了便于说明，图2仅示出了在第一至第m列之中的第k列中包括的存储单元。这里，k表示小于或等于m的正整数。
参考图2，存储单元阵列100的第k列可以包括分别耦接到第一至第n字线WL1～WLn的第一至第n存储单元101。
由于包括在存储单元阵列100中的多个存储单元101的结构基本上相同，因此仅以耦接到第k列中的第一字线WL1的存储单元101的结构为例进行描述。
存储单元101可以包括第一晶体管M1、第二晶体管M2和数据存储电路103。
数据存储电路103可以存储单个比特。数据存储电路103可以包括第一逆变器INV11和第二逆变器INV12。
第一逆变器INV11的输出电极可以耦接到第二逆变器INV12的输入电极，并且第二逆变器INV12的输出电极可以耦接到第一逆变器INV11的输入电极，使得第一逆变器INV11和第二逆变器INV12可以形成锁存电路。
第一晶体管M1可以耦接在第k位线BLk和第一逆变器INV11的输入电极之间。第一晶体管M1可以包括耦接到第一字线WL1的栅极。
第二晶体管M2可以耦接在第k互补位线BLBk和第二逆变器INV12的输入电极之间。第二晶体管M2可以包括耦接到第一字线WL1的栅极。
包括在存储单元阵列100中的多个存储单元101中的每一个可以具有与耦接到第k列中的第一字线WL1的存储单元101的结构基本上相同的结构。
如上所述，存储单元阵列100还可以包括：开关电路180，其耦接在第一至第m位线BL1～BLm和第一至第m辅助位线ABL1～ABLm之间，并耦接在第一至第m互补位线BLB1～BLBm和第一至第m辅助互补位线ABLB1～ABLBm之间。
如图2所示，开关电路180可以包括多个第一开关SW11、多个第二开关SW12、多个第三开关SW13和多个第四开关SW14。存储单元阵列100的第一列至第m列中的每一列可以包括第一开关SW11、第二开关SW12、第三开关SW13、第四开关SW14、第一逆变器121、第二逆变器122、第三逆变器123和第四逆变器124。
参考图2，第一逆变器121可以耦接到第k位线BLk的第一端。第一开关SW11可以是第一晶体管，其具有耦接到第k位线BLk的第一端的第一电极、耦接到第k辅助位线ABLk的第一端的第二电极以及耦接到第一逆变器121的输出端子的栅极。
第二逆变器122可以耦接到第k位线BLk的第二端。第二开关SW12可以是第二晶体管，其具有耦接到第k位线BLk的第二端的第一电极、耦接到第k辅助位线ABLk的第二端的第二电极以及耦接到第二逆变器122的输出端子的栅极。
第三逆变器123可以耦接到第k互补位线BLBk的第一端。第三开关SW13可以是第三晶体管，其具有耦接到第k互补位线BLBk的第一端的第一电极、耦接到第k辅助互补位线ABLBk的第一端的第二电极以及耦接到第三逆变器123的输出端子的栅极。
第四逆变器124可以耦接到第k互补位线BLBk的第二端。第四开关SW14可以是第四晶体管，其具有耦接到第k互补位线BLBk的第二端的第一电极、耦接到第k辅助互补位线ABLBk的第二端的第二电极以及耦接到第四逆变器124的输出端子的栅极。
在图2中，第一至第四开关SW11～SW14中的每一个可以是n沟道金属氧化物半导体(NMOS)晶体管，可以通过第k位线BLk提供第k数据比特DTk，并且可以通过第k互补位线BLBk提供第k互补数据比特DTBk。
因此，当第k数据比特DTk具有低电平时，第k位线BLk电耦接到第k辅助位线ABLk，并且第k互补位线BLBk与第k辅助互补位线ABLBk电断开。此外，当第k数据比特DTk具有高电平时，第k位线BLk与第k辅助位线ABLk电断开，并且第k互补位线BLBk电连接到第k辅助互补位线ABLBk。
在SRAM器件中，第k位线BLk和第k互补位线BLBk在待机模式下保持在高电平，并且写操作由第k位线BLk和第k互补位线BLBk中的传送具有低电平的数据的一个位线来执行。因此，在SRAM器件中，具有低电平的数据占主导。因此，当位线和互补位线中的传送具有低电平的数据的一个位线电耦接到辅助位线和辅助互补位线中的一个时，写性能提高，这是因为位线或者互补位线的电阻减小。
在本发明构思的示例性实施例中，第一至第m辅助位线ABL1～ABLm中的每一个的宽度可以大于第一至第m位线BL1～BLm中的每一个的宽度。此外，第一至第m辅助互补位线ABLB1～ABLBm中的每一个的宽度可以大于第一至第m互补位线BLB1～BLBm中的每一个的宽度。此外，第一至第m位线BL1～BLm中的每一个的宽度可以与第一至第m互补位线BLB1～BLBm中的每一个的宽度基本上相同，并且第一至第m辅助位线ABL1～ABLm中的每一个的宽度可以与第一至第m辅助互补位线ABLB1～ABLBm中的每一个的宽度基本上相同。
由于第一至第m辅助位线ABL1～ABLm中的每一个的宽度大于第一至第m位线BL1～BLm中的每一个的宽度，并且第一至第m辅助互补位线ABLB1～ABLBm中的每一个的宽度大于第一至第m互补位线BLB1～BLBm中的每一个的宽度，所以第一至第m辅助位线ABL1～ABLm中的每一个的电阻小于第一至第m位线BL1～BLm中的每一个的电阻，并且第一至第m辅助互补位线ABLB1～ABLBm中的每一个的电阻小于第一至第m互补位线BLB1～BLBm中的每一个的电阻。
通常，当金属线的宽度相对较小时，金属线的电阻相对较大，并且金属线的寄生电容相对较小。另一方面，当金属线的宽度相对较大时，金属线的电阻相对较小，并且金属线的寄生电容相对较大。
如上所述，第一至第m辅助位线ABL1～ABLm中的每一个的宽度可以大于第一至第m位线BL1～BLm中的每一个的宽度，并且第一至第m辅助互补位线ABLB1～ABLBm中的每一个的宽度可以大于第一至第m互补位线BLB1～BLBm中的每一个的宽度。因此，第一至第m辅助位线ABL1～ABLm中的每一个的电阻可以小于第一至第m位线BL1～BLm中的每一个的电阻，并且第一至第m辅助位线ABL1～ABLm中的每一个的寄生电容可以大于第一至第m位线BL1～BLm中的每一个的寄生电容。此外，第一至第m辅助互补位线ABLB1～ABLBm中的每一个的电阻可以小于第一至第m互补位线BLB1～BLBm中的每一个的电阻，并且第一至第m辅助互补位线ABLB1～ABLBm中的每一个的寄生电容可以大于第一至第m互补位线BLB1～BLBm中的每一个的寄生电容。
图3是示出了根据本发明构思的示例性实施例的图2的存储单元阵列中的存储单元中的数据存储电路的第一逆变器和第二逆变器的电路图。
参照图3，第一逆变器INV11包括第一上拉晶体管PU1和第一下拉晶体管PD1。第二逆变器INV12包括第二上拉晶体管PU2和第二下拉晶体管PD2。
第一上拉晶体管PU1可以是包括耦接到电源电压VDD的源极、耦接到第一节点N1的漏极和耦接到第二节点N2的栅极的PMOS晶体管。第一下拉晶体管PD1可以是包括耦接到第一节点N1的漏极、耦接到接地电压VSS的源极和耦接到第二节点N2的栅极的NMOS晶体管。
第二上拉晶体管PU2可以是包括耦接到电源电压VDD的源极、耦接到第二节点N2的漏极和耦接到第一节点N1的栅极的PMOS晶体管。第二下拉晶体管PD2可以是包括耦接到第二节点N2的漏极、耦接到接地电压VSS的源极和耦接到第一节点N1的栅极的NMOS晶体管。第一节点N1可以耦接到图2中的第二晶体管M2，并且第二节点N2可以耦接到图2中的第一晶体管M1。
图4是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储单元阵列的电路图。
参考图4，存储单元阵列100的第一列至第m列中的每一列可以包括第一开关SW11、第二开关SW12、第三开关SW13和第四开关SW14。
图4的存储单元阵列与图2的存储单元阵列的不同之处在于：图4的存储单元阵列不包括第一至第四逆变器121、122、123和124，第一开关SW11的栅极耦接到第k互补位线BLBk的第一端，第二开关SW12的栅极耦接到第k互补位线BLBk的第二端，第三开关SW13的栅极耦接到第k位线BLk的第一端，并且第四开关SW14的栅极耦接到第k位线BLk的第二端。
因此，当第k数据比特DTk具有低电平时，第k位线BLk与第k辅助互补位线ABLBk电断开，第k互补位线BLBk电连接到第k辅助位线ABLk，并且可以提高存储器件10的写性能。此外，当第k数据比特DTk具有高电平时，第k位线BLk电连接到第k辅助互补位线ABLBk，第k互补位线BLBk与第k辅助位线ABLk电断开，并且可以提高存储器件10的写性能。
图5是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储单元阵列的电路图。
参考图5，存储单元阵列100的第一列至第m列中的每一列可以包括第一开关SW21、第二开关SW22、第三开关SW23和第四开关SW24。因此，第一开关SW21、第二开关SW22、第三开关SW23和第四开关SW24中的每一个可以是PMOS晶体管。
图5的存储单元阵列与图2的存储单元阵列的不同之处在于：图5的存储单元阵列不包括第一至第四逆变器121、122、123和124，并且第一开关SW21、第二开关SW22、第三开关SW23和第四开关SW24中的每一个是用PMOS晶体管实现的。
因此，当第k数据比特DTk具有低电平时，第k位线BLk与第k辅助位线ABLk电断开，第k互补位线BLBk电连接到第k辅助互补位线ABLBk，并且可以提高存储器件10的写性能。此外，当第k数据比特DTk具有高电平时，第k位线BLk电连接到第k辅助位线ABLk，第k互补位线BLBk与第k辅助互补位线ABLBk电断开，并且可以提高存储器件10的写性能。
图6是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储单元阵列的电路图。
参考图6，存储单元阵列100的第一列至第m列中的每一列可以包括第一开关SW21、第二开关SW22、第三开关SW23、第四开关SW24、第一逆变器131、第二逆变器132、第三逆变器133和第四逆变器134。第一开关SW21、第二开关SW22、第三开关SW23和第四开关SW24中的每一个可以是PMOS晶体管。
图6的存储单元阵列与图2的存储单元阵列的不同之处在于：第一开关SW21的栅极通过第一逆变器131耦接到第k互补位线BLBk的第一端，第二开关SW22的栅极通过第二逆变器132耦接到第k互补位线BLBk的第二端，第三开关SW13的栅极通过第三逆变器133耦接到第k位线BLk的第一端，并且第四开关SW14的栅极通过第四逆变器134耦接到第k位线BLk的第二端。
因此，当第k数据比特DTk具有低电平时，第k位线BLk电连接到第k辅助位线ABLk，第k互补位线BLBk与第k辅助互补位线ABLBk电断开，并且可以提高存储器件10的写性能。此外，当第k数据比特DTk具有高电平时，第k位线BLk与第k辅助位线ABLk电断开，第k互补位线BLBk电连接到第k辅助互补位线ABLBk，并且可以提高存储器件10的写性能。
图7示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的存储单元阵列。
参考图7，存储单元阵列100包括数据单元区域140、第一虚设单元区域150和第二虚设单元区域160。存储单元101被布置在数据单元区域140中。第一虚设单元区域150在第二方向D2上与数据单元区域140的第一边缘141相邻。第二虚设单元区域160在第二方向D2上与数据单元区域140的第二边缘142相邻。第一虚设单元区域150包括耦接到第一虚设字线DWL1的多个第一虚设单元DC1，第一虚设字线DWL1在与第二方向D2相交的第一方向D1上延伸。第二虚设单元区域160包括耦接到第二虚设字线DWL2的多个第二虚设单元DC2，第二虚设字线DWL2在第一方向D1上延伸。
字线WL1～WLn在第一方向D1上延伸，并且位线BL1～BLm和互补位线BLB1～BLBm在第二方向D2上延伸。
图8是示出了根据本发明构思的示例性实施例的图7的存储单元阵列的电路图。
为了便于说明，图8示出了存储单元阵列100中的第一列至第m列之中的第k列中包括的存储单元和相关联的组件。以上已经参照图2说明了数据单元区域140的配置。
参照图7和图8，类似于存储单元101，第一虚设单元DC1包括第一晶体管DM11、第二晶体管DM12和数据存储电路151。数据存储电路151可以包括第一逆变器DINV11和第二逆变器DINV12。第二虚设单元DC2包括第一晶体管DM21、第二晶体管DM22和数据存储电路153。数据存储电路153可以包括第一逆变器DINV21和第二逆变器DINV22。
逆变器DINV11、DINV12、DINV21和DINV22中的每一个可以包括上面参照图3描述的上拉晶体管和下拉晶体管。
第一晶体管DM11具有耦接到第k位线BLk的第一端的第一电极、耦接到第k辅助位线ABLk的第一端的第二电极以及通过第一逆变器121耦接到第k位线BLk的第一端的栅极。第一晶体管DM21具有耦接到第k位线BLk的第二端的第一电极、耦接到第k辅助位线ABLk的第二端的第二电极以及通过第二逆变器122耦接到第k位线BLk的第二端的栅极。
第二晶体管DM12具有耦接到第k互补位线BLBk的第一端的第一电极、耦接到第k辅助互补位线ABLBk的第一端的第二电极以及通过第三逆变器123耦接到第k互补位线BLBk的第一端的栅极。第二晶体管DM22具有耦接到第k互补位线BLBk的第二端的第一电极、耦接到第k辅助互补位线ABLBk的第二端的第二电极以及通过第四逆变器124耦接到第k互补位线BLBk的第二端的栅极。
在图8的存储单元阵列中，第一虚设单元DC1中的第一晶体管DM11和第二晶体管DM12分别用作参照图2和图4描述的第一开关和第三开关，并且第二虚设单元DC2中的第一晶体管DM21和第二晶体管DM22分别用作第三开关和第四开关。因此，包括图8的存储单元阵列的存储器件10可以在不增加占用面积的情况下执行写辅助操作。
另外，逆变器DINV11、DINV12、DINV21和DINV22的上拉晶体管可以用作参照图5和图6描述的第一至第四开关，因此可以在不增加占用面积的情况下执行写辅助操作。
图9是示出了根据本发明构思的示例性实施例的图7的存储单元阵列的电路图。
图9的存储单元阵列与图8的存储单元阵列的不同之处在于：图9的存储单元阵列不包括第一至第四逆变器121、122、123和124，第一晶体管DM11的栅极耦接到第k互补位线BLBk的第一端，第一晶体管DM21的栅极耦接到第k互补位线BLBk的第二端，第二晶体管DM12的栅极耦接到第k位线BLk的第一端，并且第二晶体管DM22的栅极耦接到第k位线BLk的第二端。
图10是示出了根据本发明构思的示例性实施例的图7的存储单元阵列的电路图。
图10的存储单元阵列与图8的存储单元阵列的不同之处在于：图10的存储单元阵列不包括第一至第四逆变器121、122、123和124，写入信号WS通过耦接到第一晶体管DM11和DM12的栅极的第一虚设字线DWL1施加到第一晶体管DM11和DM12的栅极，并且写入信号WS通过耦接到第二晶体管DM21和DM22的栅极的第二虚设字线DWL2施加到第二晶体管DM21和DM22的栅极。另外，图10的存储单元阵列与图8的存储单元阵列的不同之处在于：第k位线BLk耦接到第k辅助位线ABLk，并且第k互补位线BLBk使用写入信号WS耦接到第k辅助互补位线ABLBk。
图11是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多个位线、多个互补位线、多个辅助位线和多个辅助互补位线的布置的图。
如图11所示，第一至第m位线BL1～BLm、第一至第m互补位线BLB1～BLBm、第一至第m辅助位线ABL1～ABLm以及第一至第m辅助互补位线ABLB1～ABLBm可以形成在相同的第一层L1上。
在这种情况下，在写操作期间，第一至第m位线BL1～BLm中的对应一个和第一至第m互补位线BLB1～BLBm中的对应一个中的一个通过在第一层L1上形成的开关电路180而电连接到第一至第m辅助位线ABL1～ABLm中的对应一个和第一至第m辅助互补位线ABLB1～ABLBm中的对应一个中的一个。
图12是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多个位线、多个互补位线、多个辅助位线和多个辅助互补位线的布置的图。
如图12所示，第一至第m位线BL1～BLm和第一至第m互补位线BLB1～BLBm可以形成在第一层L1上，并且第一至第m辅助位线ABL1～ABLm和第一至第m辅助互补位线ABLB1～ABLBm可以形成在位于第一层L1上方的第三层L3上。换句话说，第三层L3可以与第一层L1相邻。
在这种情况下，在写操作期间，第一至第m位线BL1～BLm中的对应一个和第一至第m互补位线BLB1～BLBm中的对应一个中的一个通过在第一层L1与第三层L3之间形成的开关电路180而电连接到第一至第m辅助位线ABL1～ABLm中的对应一个和第一至第m辅助互补位线ABLB1～ABLBm中的对应一个中的一个。
图13是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多个字线、多个位线、多个互补位线、多个辅助位线和多个辅助互补位线的布置的图。
图13的第一层L1和第三层L3可以与图12的第一层L1和第三层L3基本相同。为了便于说明，在图13中省略了开关电路180。
参考图13，包括在存储器件10中的第一至第n字线WL1～WLn(以及第一虚设字线DWL1和第二虚设字线DWL2)可以形成在位于第一层L1上方且位于第三层L3下方的第二层L2上。换句话说，第一层L1可以与第二层L2相邻，第三层L3可以与第二层L2相邻，并且第二层L2可以设置在第一层L1与第三层L3之间。在这种情况下，形成在第一层L1和第三层L3之间的开关电路180可以形成为不与第二层L2上的第一至第n字线WL1～WLn接触。
图14是用于描述根据本发明构思的示例性实施例的图1的存储器件的写性能的提高的图。
在写操作期间，包括在存储器件10中的写驱动器400可以在写使能信号W_EN被激活的同时通过位线BLk和互补位线BLBk将一个数据比特存储在存储单元101的数据存储电路103中。
图14表示在存储单元101存储具有逻辑高电平的比特的同时在存储单元101中写入具有逻辑低电平的比特的处理。
当写驱动器400在写使能信号W_EN被激活之后向位线BLk施加低电平的电压时，位线BLk的电压V_BL可以从逻辑高电平降低到逻辑低电平。
当位线BLk的电阻和互补位线BLBk的电阻相对较小时，位线BLk的电压V_BL可以从逻辑高电平迅速降低到逻辑低电平，如第一曲线图G1所示。
另一方面，当位线BLk的电阻和互补位线BLBk的电阻相对较大时，位线BLk的电压V_BL可以从逻辑高电平缓慢降低到高于逻辑低电平的电平，如第二曲线图G2所示。在这种情况下，写操作可能无法在写使能信号W_EN被去激活之前完成，导致写能力降低。
如上所述，在根据本发明构思的示例性实施例的存储器件10中，在写操作期间，存储器件10可以通过将第一至第m位线BL1～BLm中的对应一个和第一至第m互补位线BLB1～BLBm中的对应一个中的一个连接到第一至第m辅助位线ABL1～ABLm中的对应一个和第一至第m辅助互补位线ABLB1～ABLBm中的对应一个中的一个来减小写驱动器400与存储单元101之间的位线的有效电阻。因此，存储器件10可以在不增加占用面积的情况下有效地提高写性能。
图15是示出了根据本发明构思的示例性实施例的包括在图1的存储器件中的多路复用器电路的框图。
参考图15，多路复用器电路300可以包括耦接在位线BLk和第一写驱动器400-1之间的第三晶体管M3、耦接在位线BLk和读出放大器500之间的第四晶体管M4、耦接在互补位线BLBk和第二写驱动器400-2之间的第五晶体管M5以及耦接在互补位线BLBk和读出放大器500之间的第六晶体管M6。
在本发明构思的示例性实施例中，第三晶体管M3和第五晶体管M5可以对应于NMOS晶体管，并且第四晶体管M4和第六晶体管M6可以对应于PMOS晶体管。多路复用器电路300可以基于从控制器210接收到的列地址CA、写使能信号W_EN和读使能信号R_EN来内部地生成写选择信号WRS和读选择信号RDS。
例如，当基于列地址CA选择位线BLk和互补位线BLBk时，可以在写使能信号W_EN被激活的同时激活写选择信号WRS，并且可以在读使能信号R_EN被激活的同时激活读选择信号RDS。
因此，当基于列地址CA选择位线BLk和互补位线BLBk时，第一写驱动器400-1可以耦接到位线BLk并且第二写驱动器400-2可以耦接到互补位线BLBk，以在写使能信号W_EN被激活的同时执行写操作。
另一方面，当基于列地址CA选择位线BLk和互补位线BLBk时，读出放大器500可以耦接到位线BLk和互补位线BLBk，以在读使能信号R_EN被激活的同时执行读操作。
图16是用于描述根据本发明构思的示例性实施例的图1的存储器件的操作的图。
参照图16，在写操作期间，响应于数据比特DTk和互补数据比特DTBk的逻辑电平，第一开关SW11、第二开关SW12、第三开关SW13和第四开关SW14可以将位线BLk和互补位线BLBk中的一个连接到辅助位线ABLk和辅助互补位线ABLBk中的一个。
另外，多路复用器电路300可以导通第三晶体管M3和第五晶体管M5，使得第一写驱动器400-1可以耦接到位线BLk并且第二写驱动器400-2可以耦接到互补位线BLBk。因此，第一写驱动器400-1和第二写驱动器400-2可以通过位线BLk和互补位线BLBk将数据存储在存储单元101中。
在读操作期间，当低电平数据被存储在存储单元101中时，第三开关SW13和第四开关SW14响应于位线BLk上的数据比特DTk而关断，并且互补位线BLBk与辅助互补位线ABLBk电断开。另外，第一开关SW11和第二开关SW12响应于互补位线BLBk上的互补数据比特DTBk而导通，并且位线BLk电连接到辅助位线ABLk。因此，可以减小传送低电平数据的位线BLk的有效电阻。
另外，多路复用器电路300可以导通第四晶体管M4和第六晶体管M6，使得读出放大器500可以耦接到位线BLk和互补位线BLBk。因此，读出放大器500可以基于位线BLk的电压V_BL和互补位线BLBk的电压V_BLB之差来读取存储在存储单元101中的数据。
由于互补位线BLBk与辅助互补位线ABLBk电断开，因此可以减小位线BLK的有效寄生电容和互补位线BLBk的有效寄生电容。因此，可以有效地提高存储器件10的读性能。
在读操作期间，当高电平数据被存储在存储单元101中时，第三开关SW13和第四开关SW14响应于位线BLk上的数据比特DTk而导通，并且互补位线BLBk电连接到辅助互补位线ABLBk。另外，第一开关SW11和第二开关SW12响应于互补位线BLBk上的互补数据比特DTBk而关断，并且位线BLk与辅助位线ABLk电断开。因此，可以减小传送高电平数据的位线BLk的有效电容以及传送低电平数据的互补位线BLBk的有效电阻。
图17是示出了根据本发明构思的示例性实施例的操作图1的存储器件的方法的流程图。
参照图1至图17，在操作存储器件10的方法中，多个位线BL1～BLm和多个互补位线BLB1～BLBm被预充电(S710)，其中存储器件10包括包含多个存储单元101在内的存储单元阵列100。例如，多个位线BL1～BLm和多个互补位线BLB1～BLBm被预充电到电源电压电平(高电平)，例如VDD。
存储器件10从外部存储器控制器接收写入命令和数据(S720)。响应于要在写操作期间通过位线BL1～BLm中的每一个和互补位线BLB1～BLBm中的每一个写入存储单元101中的数据比特的逻辑电平，通过使用虚设单元DC1和DC2中的每一个的至少一个或多个晶体管作为开关，位线BL1～BLm中的对应一个和互补位线BLB1～BLBm中的对应一个中的一个电连接到辅助位线ABL1～ABLm中的对应一个和辅助互补位线ABLB1～ABLBm中的对应一个中的一个(S730)。虚设单元DC1和DC2中的每一个不存储数据比特。
数据被存储在多个存储单元101中的对应存储单元中(S740)。对应的位线和对应的互补位线中的传送低电平数据的一个位线电连接到对应的辅助位线和对应的辅助互补位线中的一个，因此可以减小有效电阻。因此，可以有效地提高存储器件10的写性能。
图18是示出了根据本发明构思的示例性实施例的移动系统的框图。
参考图18，移动系统800包括应用处理器(AP)810、连接电路820、用户接口830、非易失性存储器件(NVM)840、易失性存储器件(SRAM)850和电源860。
应用处理器810可以执行诸如web浏览器、游戏应用、视频播放器等的应用。连接电路820可以执行与外部设备的有线或无线通信。
易失性存储器件850可以存储由应用处理器810处理的数据，或者可以作为工作存储器进行操作。易失性存储器件850可以对应于图1的存储器件10。因此，易失性存储器件850可以在写操作期间提高写性能。
非易失性存储器件840可以存储用于引导移动系统800的引导图像。
用户接口830可以包括至少一个输入设备(例如，键区、触摸屏等)和至少一个输出设备(例如，扬声器、显示设备等)。电源860可以向移动系统800供应电源电压。
在本发明构思的示例性实施例中，移动系统800还可以包括图像处理器和/或存储器设备，例如存储卡、固态驱动器(SSD)等。
在本发明构思的示例性实施例中，移动系统800和/或移动系统800的组件可以以各种形式封装。
因此，响应于要在写操作期间通过位线中的每一个和互补位线中的每一个写入存储单元中的数据比特的逻辑电平，根据本发明构思的示例性实施例的存储器件通过使用每个虚设单元的至少一个或多个晶体管作为开关，将位线中的对应一个和互补位线中的对应一个中的一个电连接到辅助位线中的对应一个和辅助互补位线中的对应一个中的一个。因此，可以减小电连接到辅助位线和辅助互补位线中的一个的位线和互补位线中的一个的有效电阻，并且因此可以在不增加占用面积的情况下提高存储器件的写性能。
尽管已经参考本发明构思的示例性实施例示出和描述了本发明构思，但本领域普通技术人员将理解，在实质上不脱离所附权利要求阐明的本发明构思的精神和范围的情况下，可以对其进行形式和细节上的很多修改。

Claims (20)

1.一种存储器件，包括：
存储单元，被配置为存储单个比特；
字线，连接到所述存储单元；
位线，连接到所述存储单元；
互补位线，连接到所述存储单元；
辅助位线；
辅助互补位线；以及
开关电路，其中所述开关电路被配置为：响应于要在写操作期间写入所述存储单元中的数据比特的逻辑电平，通过使用至少一个虚设单元的至少一个或多个晶体管作为开关，将所述位线和所述互补位线中的一个电连接到所述辅助位线和所述辅助互补位线中的一个，并且所述至少一个虚设单元不存储数据比特。
2.根据权利要求1所述的存储器件，其中，所述开关电路包括：
第一逆变器，连接到所述位线的第一端；
第一晶体管，具有连接到所述位线的第一端的第一电极、连接到所述辅助位线的第一端的第二电极以及连接到所述第一逆变器的输出端的栅极；
第二逆变器，连接到所述位线的第二端；
第二晶体管，具有连接到所述位线的第二端的第一电极、连接到所述辅助位线的第二端的第二电极以及连接到所述第二逆变器的输出端的栅极；
第三逆变器，连接到所述互补位线的第一端；
第三晶体管，具有连接到所述互补位线的第一端的第一电极、连接到所述辅助互补位线的第一端的第二电极以及连接到所述第三逆变器的输出端的栅极；
第四逆变器，连接到所述互补位线的第二端；以及
第四晶体管，具有连接到所述互补位线的第二端的第一电极、连接到所述辅助互补位线的第二端的第二电极以及连接到所述第四逆变器的输出端的栅极。
3.根据权利要求2所述的存储器件，其中：
所述第一晶体管和所述第二晶体管响应于所述位线上的数据比特的逻辑电平而导通；
所述第三晶体管和所述第四晶体管响应于所述互补位线上的数据比特的逻辑电平而导通；并且
所述第一晶体管至所述第四晶体管中的每一个是n沟道金属氧化物半导体“NMOS”晶体管。
4.根据权利要求2所述的存储器件，其中：
所述字线在第一方向上延伸；
所述存储器件还包括第一虚设单元区域和第二虚设单元区域，其中所述存储单元形成在数据单元区域中，所述第一虚设单元区域在第二方向上与所述数据单元区域的第一边缘相邻，并且所述第二虚设单元区域在所述第二方向上与所述数据单元区域的第二边缘相邻；
所述第一虚设单元区域包括不存储数据比特的至少一个第一虚设单元；
所述第二虚设单元区域包括不存储数据比特的至少一个第二虚设单元；
所述第一晶体管和所述第三晶体管是所述第一虚设单元的晶体管；
所述第二晶体管和所述第四晶体管是所述第二虚设单元的晶体管；并且
所述第二方向与所述第一方向相交。
5.根据权利要求1所述的存储器件，其中，所述开关电路包括：
第一晶体管，具有连接到所述位线的第一端的第一电极、连接到所述辅助位线的第一端的第二电极以及连接到所述互补位线的第一端的栅极；
第二晶体管，具有连接到所述位线的第二端的第一电极、连接到所述辅助位线的第二端的第二电极以及连接到所述互补位线的第二端的栅极；
第三晶体管，具有连接到所述互补位线的第一端的第一电极、连接到所述辅助互补位线的第一端的第二电极以及连接到所述位线的第一端的栅极；以及
第四晶体管，具有连接到所述互补位线的第二端的第一电极、连接到所述辅助互补位线的第二端的第二电极以及连接到所述位线的第二端的栅极。
6.根据权利要求5所述的存储器件，其中：
所述第一晶体管和所述第二晶体管响应于所述互补位线上的数据比特的逻辑电平而被导通；
所述第三晶体管和所述第四晶体管响应于所述位线上的数据比特的逻辑电平而被导通；并且
所述第一晶体管至所述第四晶体管中的每一个是n沟道金属氧化物半导体“NMOS”晶体管。
7.根据权利要求5所述的存储器件，其中：
所述字线在第一方向上延伸；
所述存储器件还包括第一虚设单元区域和第二虚设单元区域，其中所述存储单元形成在数据单元区域中，所述第一虚设单元区域在第二方向上与所述数据单元区域的第一边缘相邻，并且所述第二虚设单元区域在所述第二方向上与所述数据单元区域的第二边缘相邻；
所述第一虚设单元区域包括不存储数据比特的至少一个第一虚设单元；
所述第二虚设单元区域包括不存储数据比特的至少一个第二虚设单元；
所述第一晶体管和所述第三晶体管是所述第一虚设单元的晶体管；
所述第二晶体管和所述第四晶体管是所述第二虚设单元的晶体管；并且
所述第二方向与所述第一方向相交。
8.根据权利要求1所述的存储器件，其中，所述开关电路包括：
第一晶体管，具有连接到所述位线的第一端的第一电极、连接到所述辅助位线的第一端的第二电极以及连接到所述位线的第一端的栅极；
第二晶体管，具有连接到所述位线的第二端的第一电极、连接到所述辅助位线的第二端的第二电极以及连接到所述位线的第二端的栅极；
第三晶体管，具有连接到所述互补位线的第一端的第一电极、连接到所述辅助互补位线的第一端的第二电极以及连接到所述互补位线的第一端的栅极；以及
第四晶体管，具有连接到所述互补位线的第二端的第一电极、连接到所述辅助互补位线的第二端的第二电极以及连接到所述互补位线的第二端的栅极。
9.根据权利要求8所述的存储器件，其中，所述第一晶体管至所述第四晶体管中的每一个是p沟道金属氧化物半导体“PMOS”晶体管。
10.根据权利要求1所述的存储器件，其中，所述开关电路包括：
第一逆变器，连接到所述互补位线的第一端；
第一晶体管，具有连接到所述位线的第一端的第一电极、连接到所述辅助位线的第一端的第二电极以及连接到所述第一逆变器的输出端的栅极；
第二逆变器，连接到所述互补位线的第二端；
第二晶体管，具有连接到所述位线的第二端的第一电极、连接到所述辅助位线的第二端的第二电极以及连接到所述第二逆变器的输出端的栅极；
第三逆变器，连接到所述位线的第一端；
第三晶体管，具有连接到所述互补位线的第一端的第一电极、连接到所述辅助互补位线的第一端的第二电极以及连接到所述第三逆变器的输出端的栅极；
第四逆变器，连接到所述位线的第二端；以及
第四晶体管，具有连接到所述互补位线的第二端的第一电极、连接到所述辅助互补位线的第二端的第二电极以及连接到所述第四逆变器的输出端的栅极。
11.根据权利要求10所述的存储器件，其中，所述第一晶体管至所述第四晶体管中的每一个是p沟道金属氧化物半导体“PMOS”晶体管。
12.根据权利要求1所述的存储器件，其中：
所述字线在第一方向上延伸；
所述存储器件还包括第一虚设单元区域和第二虚设单元区域，其中所述存储单元形成在数据单元区域中，所述第一虚设单元区域在第二方向上与所述数据单元区域的第一边缘相邻，并且所述第二虚设单元区域在所述第二方向上与所述数据单元区域的第二边缘相邻；
所述第一虚设单元区域包括不存储数据比特且连接到第一虚设字线的至少一个第一虚设单元；并且
所述第二虚设单元区域包括不存储数据比特且连接到第二虚设字线的至少一个第二虚设单元。
13.根据权利要求12所述的存储器件，其中，所述开关电路包括：
第一晶体管，具有连接到所述位线的第一端的第一电极、连接到所述辅助位线的第一端的第二电极以及连接到所述第一虚设字线的栅极；
第二晶体管，具有连接到所述位线的第二端的第一电极、连接到所述辅助位线的第二端的第二电极以及连接到所述第二虚设字线的栅极；
第三晶体管，具有连接到所述互补位线的第一端的第一电极、连接到所述辅助互补位线的第一端的第二电极以及连接到所述第一虚设字线的栅极；以及
第四晶体管，具有连接到所述互补位线的第二端的第一电极、连接到所述辅助互补位线的第二端的第二电极以及连接到所述第二虚设字线的栅极，
其中：
所述第一晶体管和所述第三晶体管是所述第一虚设单元的晶体管；
所述第二晶体管和所述第四晶体管是所述第二虚设单元的晶体管；并且
所述第一晶体管至所述第四晶体管响应于施加到所述第一虚设字线和所述第二虚设字线的写入信号而被导通。
14.根据权利要求1所述的存储器件，其中，所述位线和所述互补位线设置在第一层上，所述字线设置在第二层上，并且所述辅助位线和所述辅助互补位线设置在第三层上，
所述第一层与所述第二层相邻，
所述第三层与所述第二层相邻，并且
所述第二层设置在所述第一层和所述第三层之间。
15.一种存储器件，包括：
存储单元阵列，包括连接到多个字线、多个位线和多个互补位线的多个存储单元，其中所述多个字线在第一方向上延伸，所述多个位线在与所述第一方向相交的第二方向上延伸，并且所述多个互补位线在所述第二方向上延伸；
多个辅助位线，在所述第二方向上延伸；
多个辅助互补位线，在所述第二方向上延伸；以及
开关电路，其中响应于要在写操作期间通过所述位线中的每一个和所述互补位线中的每一个写入所述存储单元中的数据比特的逻辑电平，所述开关电路通过使用每个虚设单元的至少一个或多个晶体管作为开关，将所述位线中的对应一个和所述互补位线中的对应一个中的一个电连接到所述辅助位线中的对应一个和所述辅助互补位线中的对应一个中的一个，并且每个虚设单元不存储数据比特。
16.根据权利要求15所述的存储器件，其中：
所述存储单元阵列包括第一虚设单元区域和第二虚设单元区域，其中所述存储单元形成在数据单元区域中，所述第一虚设单元区域在所述第二方向上与所述数据单元区域的第一边缘相邻，并且所述第二虚设单元区域在所述第二方向上与所述数据单元区域的第二边缘相邻；
所述第一虚设单元区域包括不存储数据的多个第一虚设单元；并且
所述第二虚设单元区域包括不存储数据的多个第二虚设单元。
17.根据权利要求16所述的存储器件，其中，所述存储单元中的每一个包括：
存储电路，包括锁存器；
第一晶体管，连接在对应的位线和所述存储电路的第一端子之间；以及
第二晶体管，连接在对应的互补位线和所述存储电路的第二端子之间。
18.根据权利要求16所述的存储器件，其中：
所述第一虚设单元包括具有与所述存储单元的第一晶体管的配置基本相同的配置的第一晶体管；并且
所述第二虚设单元包括具有与所述存储单元的第二晶体管的配置基本相同的配置的第二晶体管；
其中，通过使用所述第一虚设单元的所述第一晶体管的一部分和所述第二虚设单元的所述第二晶体管的一部分作为开关，所述开关电路将所述位线中的所述对应一个和所述互补位线中的所述对应一个中的一个电连接到所述辅助位线中的所述对应一个和所述辅助互补位线中的所述对应一个中的一个。
19.根据权利要求15所述的存储器件，其中，所述多个位线和所述多个互补位线设置在第一层上，所述多个字线设置在第二层上，并且所述多个辅助位线和所述多个辅助互补位线设置在第三层上，
所述第一层与所述第二层相邻，
所述第三层与所述第二层相邻，并且
所述第二层设置在所述第一层和所述第三层之间。
20.一种操作存储器件的方法，其中，所述存储器件包括存储单元阵列，所述存储单元阵列包括连接到多个字线、多个位线和多个互补位线的多个存储单元，并且其中，所述多个字线在第一方向上延伸，所述多个位线在与所述第一方向相交的第二方向上延伸，并且所述多个互补位线在所述第二方向上延伸，所述方法包括：
对所述多个位线和所述多个互补位线预充电；
从外部存储器控制器接收写入命令和数据；
响应于要在写操作期间通过所述多个位线中的每一个和所述多个互补位线中的每一个写入所述多个存储单元中的数据比特的逻辑电平，通过使用每个虚设单元的至少一个或多个晶体管作为开关，将所述多个位线中的对应一个和所述多个互补位线中的对应一个中的一个电连接到多个辅助位线中的对应一个和多个辅助互补位线中的对应一个中的一个，其中，每个虚设单元不存储数据比特；以及
将所述数据存储在所述多个存储单元中的对应存储单元中。
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