CN104851453B - 用于低功率sram的写入辅助方案 - Google Patents

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Abstract

用于低功率SRAM的写入辅助方案。写入辅助存储器包括存储器供电电压以及在写入操作期间由位线对控制的SRAM单元的列。此外，写入辅助存储器包括写入辅助单元，其耦连到存储器供电电压和SRAM单元的列并且具有位于位线对之间的可分离的导线，可分离的导线在写入操作期间基于位线对中的控制信号的电容性耦连将可收缩的SRAM供电电压提供到SRAM单元的列。还提供了操作写入辅助存储器的方法。

Description

用于低功率SRAM的写入辅助方案
技术领域
本申请总地针对半导体存储器，并且更具体地，针对写入辅助（write-assist）存储器和操作写入辅助存储器的方法。
背景技术
随着技术进步，SRAM核心电压降低已落后于逻辑电压，并且已成为半导体芯片功耗改进的限制瓶颈。主要的限制因素是SRAM写入电压的最小电压（Vmin）由于增大的阈值电压变化和增大的SRAM容量需求而无法随着器件大小的减小积极地按比例变小。为解决该问题，写入辅助电路已成为允许最小电压（Vmin）进一步降低而没有写入失败的关注重点。通常当在SRAM单元（cell）中传输门晶体管不能过功率（overpower）对应的上拉晶体管时发生写入失败。该方面的改进对本领域将是有益的。
发明内容
本公开的实施例提供写入辅助存储器和操作写入辅助存储器的方法。
在一个实施例中，写入辅助存储器包括存储器供电电压以及在写入操作期间由位线对控制的SRAM单元的列。此外，写入辅助存储器包括写入辅助单元，其耦连到存储器供电电压和SRAM单元的列并且具有位于位线对之间的可分离（separable）的导线，可分离的导线在写入操作期间基于位线对中的控制信号的电容性耦连将可收缩（collapsible）的SRAM供电电压提供到SRAM单元的列。
在另一方面中，操作写入辅助存储器的方法包括提供存储器供电电压以及通过位线对控制SRAM单元的列中的写入操作。方法还包括将到SRAM单元的列的SRAM供电电压从存储器供电电压中分离以及在写入操作期间基于位线对中的控制信号的电容性耦连来降低SRAM供电电压。
前述内容已概括本公开的优选和可替代的特征，使得本领域技术人员可更好地理解下面的本公开的详细描述。在下文中将描述形成本公开的权利要求的主题的本公开的附加特征。本领域技术人员将理解的是，他们可容易地使用所公开的概念和具体实施例作为设计或修改用于实行本公开的相同目的的其他结构的基础。
附图说明
现在参考结合附图所采取的以下描述，在附图中：
图1示出根据本公开的原理所构造的存储器系统的一部分的实施例；
图2示出可在图1的存储器系统部分中加以采用的SRAM单元的示意图；
图3示出如可在图1的存储器系统部分中加以采用的列结构的扩展图；
图4示出与本公开的原理相对应的SRAM单元写入操作的写入操作波形；以及
图5示出根据本公开的原理所实行的、操作写入辅助存储器的方法的实施例的流程图。
具体实施方式
本公开的实施例提供节省存储器布局面积并且通过使用现有的存储器控制信号来实施的新颖的存储器写入辅助方法。
图1示出根据本公开的原理所构造的、概括标为100的存储器系统的一部分的实施例。存储器系统部分100包括SRAM阵列105、写入辅助单元110、存储器供电电压（VDD）115、位列选择120和写入驱动器125。
SRAM阵列105包括一组SRAM单元，其中每个SRAM单元存储一位数据。该组SRAM单元在水平上布置到与SRAM阵列105的每字的位的数目相对应的行，并且在垂直上与SRAM阵列105中所包含的字的总数目相对应地布置。SRAM阵列105的垂直布置包括SRAM单元列，其中每个SRAM单元列包括互补的位线对BL、BLB，其由采用写入使能控制信号（WREN）122的位列选择120和提供输入数据的写入驱动器125所控制，如所示。所有的位线对在字线（未在图1中具体示出）被使能之前被预充电到TRUE（真）状态，以允许在字线被使能之后（即在写入操作期间）写入到字行。
写入辅助单元110中的每一个与SRAM单元列中的一个相对应并且也由写入使能控制信号（WREN）122所控制。也就是说，第一写入辅助单元1通过可分离的导线1071连接到第一SRAM单元列。对应地，每个剩余写入辅助单元（2-N）分别通过可分离的导线1072-107N连接到剩余SRAM单元列，如所示。
此外，写入辅助单元（1-N）中的每一个通过其单独的可分离的导线耦连到存储器供电电压（VDD）115以及其SRAM单元的列。每个可分离的导线还物理地位于其对应的位线对BL、BLB之间以在写入操作期间将可收缩的SRAM供电电压VDD_RAM提供到其SRAM单元的列，这基于其位线对BL、BLB中的控制信号的电容性耦连。
图2示出如可在图1的存储器系统部分100中加以采用的、概括标为200的SRAM单元的示意图。SRAM单元200包括交叉耦连的CMOS反相器对M1：M2和M3：M4，其提供具有互补的存储节点Q和Q*的存储器单元，如所示。SRAM单元200还包括对应的第一和第二传输门晶体管M5和M6，其分别连接在位线BL和存储节点Q之间以及互补的位线BLB和互补的存储节点Q*之间。第一和第二传输门晶体管M5和M6由字线WL所控制，并且交叉耦连的CMOS反相器M1：M2和M3：M4由可收缩的SRAM供电电压（VDD_RAM）205供以电力。
在所示出的实施例中，可收缩的SRAM供电电压VDD_RAM从初始电压降低，所述初始电压等于存储器供电电压（VDD）（如图1所示）。该电压降低在写入操作期间（当字线WL被激活时）发生并且基于来自适当的位线（BL或BLB）的控制信号（例如减小的位线电压）的电容性耦连。该电压降低事件通过SRAM单元200的供电电压的减低（即减弱）来促进写入到其中，从而加强针对SRAM单元200的写入操作。
该电容性耦连在可分离的导线与位线BL和BLB中的每一个之间采用分布电容，该可分离的导线提供可收缩的SRAM供电电压VDD_RAM。可分离的导线大致位于位线BL和BLB之间的中央以提供来自位线中的每一个的相等的影响。这些分布电容典型地是边缘电容（fringing capacitance），其提供起因于SRAM阵列或存储器的尺寸的不断缩小的增大的耦连。此外，该写入辅助方法对于变化大小的SRAM阵列或存储器（例如编译器应用）是可缩放的（即可适应的）。
图3示出如可在图1的存储器系统部分100中加以采用的、概括标为300的列结构的扩展图。列结构300包括SRAM单元的列305、互补的位线对BL和BLB、列选择器310、写入驱动器315、写入辅助电路320、可分离的导线（VDD电线）325、写入辅助控制线330、第一和第二耦连电容CC1、CC2以及总对地电容Ctot。
SRAM单元的列305表示诸如关于图1所论述的SRAM阵列105的SRAM阵列中的SRAM单元列。互补的位线对BL、BLB提供SRAM单元的列305的位线控制并且由列选择器310和写入驱动器315所使能，该列选择器310由写入使能控制信号WREN所控制。该实施例中的互补的位线对BL、BLB在开始写入操作之前被预充电到正电压。随后在写入操作期间，互补的位线对BL、BLB中的一个被驱动到地电位以写入到SRAM单元的列305中的被选择的SRAM单元。
列选择器310包括提供互补的位线对BL、BLB到写入驱动器315的连接的第一和第二位线开关N1、N2。写入驱动器315包括分别连接到第一和第二位线开关N1、N2的数据1（DATA1）反相器和数据0（DATA0）反相器，以在写入操作期间将互补的位线BL、BLB中的一个驱动到地电位。
写入辅助电路320包括晶体管开关P0和二极管接法（diode-connected）晶体管N0。当没有正针对SRAM单元的列305实施写入操作时，写入辅助电路320通过晶体管开关P0的激活而连接到存储器供电电压VDD。对应地，晶体管开关P0在SRAM单元的列305的写入操作期间失活（deactivate），从而通过可分离的导线（VDD电线）325将可收缩的SRAM供电电压VDD_RAM提供到SRAM单元的列305。
写入辅助控制线330允许写入使能控制信号WREN确定在写入操作期间可分离的导线（VDD电线）325是连接到存储器供电电压VDD还是从存储器供电电压VDD断开连接。
在写入操作期间的该断开连接允许可分离的导线（VDD电线）325上的可收缩的SRAM供电电压VDD_RAM的量级由位线对中的适当的一个（BL或BLB）通过第一和第二耦连电容CC1、CC2中的一个来控制。可收缩的SRAM供电电压VDD_RAM的量级由第一和第二耦连电容CC1、CC2和与可分离的导线（VDD电线）325相关联的总对地电容Ctot的大小来确定。可分离的导线（VDD电线）上的与初始电压VDD的电压差ΔV（即电压降的量）以下式表达。
其中第一和第二耦连电容CC1、CC2是相等的并且每个由术语CC所表示。
该电压降的量ΔV使SRAM单元的列305的单元供电电压（VDD_RAM）减小并且由此减弱正被写入到的SRAM单元一侧的上拉晶体管（例如图2的M2或M4），这在写入操作期间促进SRAM单元的状态改变。在该实施例中，二极管接法晶体管N0将电压降的量ΔV的大小限制到一个导通二极管电压降。当然，可酌情采用提供另一限制电压降值的另一电压降限制电路。
如先前所述，可分离的导线（VDD电线）325可大致位于互补的位线对BL、BLB之间的中央以平衡来自互补的位线对BL、BLB中的每一个的耦连电压的影响。此外，可分离的导线（VDD电线）325的长度典型地被提供为与互补的位线对BL、BLB的长度相同。这附加地使来自互补的位线对BL、BLB中的每一个的耦连电压的影响达到平衡以及最大化。虽然该构造可对一个实施例是典型的，但是可分离的导线（VDD电线）325的位置和长度可采用如由特定应用所指定的其他配置。此外，当可分离的导线（VDD电线）325连接到存储器供电电压VDD时（即不在写入操作期间），其可实施为虚拟接地用于位线对BL、BLB之间的屏蔽。
对于深亚微米技术，金属之间的距离可能是小的，这一般增大第一和第二耦连电容CC1、CC2。对应地，随着器件大小缩小，与器件相关联的分布电容典型地减小，从而一般地降低总对地电容Ctot。这两个效果可提供电压差ΔV的值的增大，从而允许如可在写入操作期间所要求的、可分离的导线（VDD电线）325上的可收缩的SRAM供电电压VDD_RAM的更积极的降低。
图4示出与本公开的原理相对应的、概括标为400的SRAM单元写入操作的写入操作波形。写入操作波形400包括写入使能控制信号（WREN）405、可收缩的SRAM供电电压（VDD_RAM）410和位线（BL）电压415。
写入使能控制信号（WREN）405如所示在时间t0处被激活。该动作将可收缩的SRAM供电电压（VDD_RAM）410从阵列供电电压（VDD）断开连接。该动作还在时间t1处将（该示例中的）位线（BL）电压415从预充电电压电平驱动到地电位。该位线电压的改变作为电压差ΔV从位线（BL）电压415电容性地耦连到可收缩的SRAM供电电压（VDD_RAM）410，如所示。可收缩的SRAM供电电压（VDD_RAM）410的降低在整个SRAM单元写入操作中被大致维持，从而促进写入到SRAM单元。在时间t2处的写入使能控制信号（WREN）405的停用终结写入操作，在该处可收缩的SRAM供电电压（VDD_RAM）410返回到阵列供电电压（VDD）并且位线（BL）电压415返回到其预充电电压电平。
图5示出根据本公开的原理所实行的、概括标为500的操作写入辅助存储器的方法的实施例的流程图。方法500开始于步骤505，并且在步骤510中，提供存储器供电电压。随后，在步骤515中，通过位线对控制SRAM单元的列中的写入操作。在步骤520中，将到SRAM单元的列的SRAM供电电压从存储器供电电压中分离。并且，在步骤525中，在写入操作期间，基于位线对中的控制信号的电容性耦连来降低SRAM供电电压。
在一个实施例中，分离SRAM供电电压包括使用位于位线对之间的中央的可分离的金属导体。对应地，分离SRAM供电电压包括在写入操作期间将可分离的金属导体从存储器供电电压断开连接。此外，将可分离的金属导体断开连接由与写入操作相对应的写入使能信号所控制。在另一实施例中，可分离的金属导体在待命或读取操作期间被用作位线对之间的电屏蔽。在又一实施例中，可分离的金属导体与位线对高度相同。
在又一实施例中，降低SRAM供电电压包括电压限制，该电压限制提供SRAM供电电压的电压降低限制。在一种情况中，电压限制由二极管或二极管接法晶体管来提供。一般地，电压降低限制小于或等于提供SRAM单元的列的正确操作所需的电压。在又一实施例中，可收缩的SRAM供电电压的量级独立于SRAM单元的列在SRAM阵列中的位置。方法500结束于步骤530。
虽然已参考以特定次序所实施的特定步骤描述并示出了本文所公开的方法，但将理解的是，可对这些步骤加以组合、细分、或重新排序以形成等同的方法而不脱离本公开的教导。因此，除非本文具体指示，否则步骤的次序或分组并非本公开的限制。
总之，本公开的实施例提供包括以下内容的改进和优点：
1）所呈现的写入辅助方案可用来通过减低SRAM单元的供电电压来改进SRAM单元的写入能力，这对于采用较低供电电压的SRAM单元尤其重要。
2）所呈现的写入辅助方案可随着诸如编译器应用的所要求的SRAM阵列大小而成比例缩放。
3）所呈现的写入辅助方案是有成本效益的并且可通过仅为每个SRAM列添加两个晶体管来实现。
4）所呈现的写入辅助方案可由现有的写入使能控制信号（WREN）来控制，减轻对引入其他控制信号的需要。
5）所呈现的写入辅助方案限制最大单元供电电压降，这可防止SRAM单元存储数据丢失并且改进整体可靠性。
6）所呈现的写入辅助方案确保位于另一未被选择的列中的SRAM单元的读取静态噪声容限（RSNM）不受写入操作的影响。
7）所呈现的写入辅助方案确保可收缩的SRAM供电电压（VDD_RAM）的电压降容限不受SRAM阵列中的物理位置的影响。
本申请相关领域的技术人员将理解的是，可对所描述的实施例进行其他和进一步的添加、删除、替换和修改。

Claims (9)

1.一种写入辅助存储器，所述写入辅助存储器具有与写入操作相对应的写入使能控制信号，包括：
存储器供电电压；
SRAM单元的列，其由位线对和列选择器控制，所述列选择器由所述写入使能控制信号控制；以及
写入辅助单元，其耦连到所述存储器供电电压和所述SRAM单元的列并且具有可分离的导线，所述可分离的导线通过由所述写入使能控制信号控制的供电电压开关耦连到所述存储器供电电压，所述可分离的导线位于所述位线对之间并且在写入操作期间基于所述位线对中的一个位线和所述可分离的导线之间的电容性耦连将可收缩的SRAM供电电压提供到所述SRAM单元的列。
2.根据权利要求1所述的存储器，其中所述可分离的导线位于所述位线对之间的中央。
3.根据权利要求1所述的存储器，其中所述供电电压开关在所述写入操作期间将所述可分离的导线从所述存储器供电电压断开连接。
4.根据权利要求1所述的存储器，其中所述写入辅助单元进一步包括电压限制电路，所述电压限制电路提供所述可收缩的SRAM供电电压的电压降低限制。
5.根据权利要求4所述的存储器，其中所述电压限制电路是二极管或二极管接法晶体管。
6.根据权利要求4所述的存储器，其中所述电压降低限制小于或等于提供所述SRAM单元的列的正确操作所需的电压。
7.根据权利要求1所述的存储器，其中所述可分离的导线在待命或读取操作期间用为所述位线对之间的电屏蔽。
8.根据权利要求1所述的存储器，其中所述可分离的导线与所述位线对高度相同。
9.根据权利要求1所述的存储器，其中所述可收缩的SRAM供电电压的量级独立于所述SRAM单元的列在SRAM阵列中的位置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102363670B1 (ko) 2017-08-23 2022-02-16 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법
US10319435B2 (en) * 2017-08-30 2019-06-11 Taiwan Semiconductor Manufacturing Company Limited Write assist for a memory device and methods of forming the same
US10446223B1 (en) 2018-08-29 2019-10-15 Bitfury Group Limited Data storage apparatus, and related systems and methods
US11488658B2 (en) * 2020-04-29 2022-11-01 Qualcomm Incorporated Write assist scheme with bitline
CN113241105B (zh) * 2021-05-19 2023-07-04 北京大学 一种自适应辅助强度电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1750171A (zh) * 2004-09-15 2006-03-22 株式会社瑞萨科技 半导体集成电路器件
US7498836B1 (en) * 2003-09-19 2009-03-03 Xilinx, Inc. Programmable low power modes for embedded memory blocks
CN103151071A (zh) * 2011-12-06 2013-06-12 台湾积体电路制造股份有限公司 用于finfet单元的方法和装置
TW201335934A (zh) * 2011-12-31 2013-09-01 Intel Corp 操作察知自動回饋靜態隨機存取記憶體（ｓｒａｍ）

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8325511B2 (en) * 2010-04-21 2012-12-04 Texas Instruments Incorporated Retain-till-accessed power saving mode in high-performance static memories
US9153304B2 (en) * 2012-06-28 2015-10-06 Jaydeep P. Kulkarni Apparatus for reducing write minimum supply voltage for memory
US9190141B2 (en) * 2013-07-30 2015-11-17 Qualcomm Incorporated Circuits for voltage or current biasing static random access memory (SRAM) bitcells during SRAM reset operations, and related systems and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7498836B1 (en) * 2003-09-19 2009-03-03 Xilinx, Inc. Programmable low power modes for embedded memory blocks
CN1750171A (zh) * 2004-09-15 2006-03-22 株式会社瑞萨科技 半导体集成电路器件
CN103151071A (zh) * 2011-12-06 2013-06-12 台湾积体电路制造股份有限公司 用于finfet单元的方法和装置
TW201335934A (zh) * 2011-12-31 2013-09-01 Intel Corp 操作察知自動回饋靜態隨機存取記憶體（ｓｒａｍ）

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