CN104900259A - 用于静态随机存储器的存储单元和静态随机存储器 - Google Patents

Abstract

本发明提供了一种用于静态随机存储器的存储单元和静态随机存储器，其中，所述用于静态随机存储器的存储单元包括：第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管；第一NMOS晶体管和第一PMOS晶体管组成第一反相器；第二NMOS晶体管和第二PMOS晶体管组成第二反相器，第一反相器和第二反相器交叉耦合形成双稳态触发器；其中，第三NMOS晶体管与第一反相器的输出端连接，第三PMOS晶体管与所述第二反相器的输出端连接。在本发明提供的用于静态随机存储器的存储单元和静态随机存储器中，通过采用3个NMOS晶体管和3个PMOS晶体管，使得读取和写入相互独立，增大了读取和写入的冗余度，从而提高静态随机存储器读取状态的稳定性。

Description

用于静态随机存储器的存储单元和静态随机存储器

技术领域

本发明涉及存储器技术领域，特别涉及一种用于静态随机存储器的存储单元和静态随机存储器。

背景技术

随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机存储器（SRAM）、动态随机存储器（DRAM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）和闪存（Flash）等。

其中，静态随机存储器不采用电容器，而是以双稳态触发器为基础进行数据储存的，因此不需要对电容器进行周期性充电即能保存其存储的数据。只要持续有电源提供，所述静态随机存储器可保持其存储状态而不需要任何数据更新的操作。由于无须不断充电即可正常运作，因此所述静态随机存储器的处理速度较其他存储器更快更稳定，通常作为高速缓冲存储器应用于计算机等领域。

所述静态随机存储器包括由存储单元（Cell）组成的阵列，每个存储单元可存储一“位”数据。典型的存储单元包括两个反相器和两个存取晶体管，两个反相器交叉耦合形成双稳态触发器，两个存取晶体管分别与两个反相器的输出端连接，字线控制存取晶体管以选择读取或写入操作所需的单元。

请参考图1，其为现有技术的静态随机存储器的存储单元的结构示意图。如图1所示，现有的静态随机存储器的存储单元10通常包括4个NMOS晶体管和2个PMOS晶体管，共6个晶体管，所述6个晶体管具体包括第一NMOS晶体管T1、第二NMOS晶体管T2、第三NMOS晶体管T3、第四NMOS晶体管T4、第一PMOS晶体管T5和第二PMOS晶体管T6，其中，所述第一NMOS晶体管T1和第一PMOS晶体管T5组成第一反相器；所述第二NMOS晶体管N2和第二PMOS晶体管T6组成第二反相器，所述第一反相器和第二反相器交叉耦合形成双稳态触发器；所述第三NMOS晶体管T3和第四NMOS晶体管T4作为存取晶体管均受字线WL控制，所述第一反相器的输出端Q1通过所述第三NMOS晶体管T3与第一位线BL连接，所述第二反相器的输出端Q2通过第四NMOS晶体管T4与第二位线BL’连接。

字线WL的控制信号为高电平时，第三NMOS晶体管T3和第四NMOS晶体管T4导通，第一NMOS晶体管T1、第二NMOS晶体管T2、第一PMOS晶体管T5和第二PMOS晶体管T6所组成的双稳态触发器可读取数据或者写入数据。进行写入操作时，由于字线WL的控制信号为高电平时，第三NMOS晶体管T3和第四NMOS晶体管T4导通，第一位线BL和第二位线BL’上的信号分别送到所述第一反相器的输出端Q1和所述第二反相器的输出端Q2。进行读取操作时，第一位线BL和第二位线BL’预充电，存储单元10所储存的信息通过第一位线BL和第二位线BL’及外接的灵敏差分放大器读出。

然而，上述现有的静态随机存储器却存在如下缺点：无论是进行读取还是进行写入操作都需要使用两条位线，即第一位线BL和第二位线BL’，读取操作和写入操作是相互制约的。

而且，随着静态随机存储器制造技术的发展，存储单元的面积越来越小。目前已经发展到40纳米技术，存储单元的面积通常是299μm²或374μm²。相应的，存储单元中的晶体管的沟道也越来越短。对所述静态随机存储器而言，进行读取或写入操作的冗余度都越来越狭窄。特别是在读取操作时，存储单元非常容易受到干扰。

因此，如何解决现有的静态随机存储器在读取操作时容易发生读取干扰的问题成为当前亟需解决的技术问题。

发明内容

本发明的目的在于提供一种用于静态随机存储器的存储单元和静态随机存储器，以解决现有的静态随机存储器在读取操作时容易发生读取干扰的问题。

为解决上述技术问题，本发明提供一种用于静态随机存储器的存储单元，所述用于静态随机存储器的存储单元包括：第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管；

所述第一NMOS晶体管和第一PMOS晶体管组成第一反相器；所述第二NMOS晶体管和第二PMOS晶体管组成第二反相器，所述第一反相器和第二反相器交叉耦合形成双稳态触发器；

其中，所述第三NMOS晶体管与所述第一反相器的输出端连接，所述第三PMOS晶体管与所述第二反相器的输出端连接。

可选的，在所述的用于静态随机存储器的存储单元中，所述第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管均为N型薄膜场效应晶体管；所述第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管均为P型薄膜场效应晶体管。

可选的，在所述的用于静态随机存储器的存储单元中，还包括字线、写入位线和读取位线；

所述第三NMOS晶体管的栅极与字线连接，所述第三NMOS晶体管的源极与写入位线连接。

所述第三PMOS晶体管的源极与读取位线连接，所述第三PMOS晶体管的漏极与低电平连接。

可选的，在所述的用于静态随机存储器的存储单元中，所述第一PMOS晶体管的源极和第二PMOS晶体管的源极均与高电平连接，所述第一NMOS晶体管的源极和第二NMOS晶体管的源极均与所述低电平连接。

可选的，在所述的用于静态随机存储器的存储单元中，在写入时，单独通过所述写入位线写入信息。

可选的，在所述的用于静态随机存储器的存储单元中，在读取时，单独通过所述读取位线读取信息。

本发明还提供了一种静态随机存储器，所述静态随机存储器包括如上所述的用于静态随机存储器的存储单元。

在本发明提供的用于静态随机存储器的存储单元和静态随机存储器中，通过采用3个NMOS晶体管和3个PMOS晶体管，使得读取操作和写入操作实现相互独立，增大了读取和写入的冗余度，能够避免读取干扰现象的发生，从而提高静态随机存储器读取状态的稳定性。

附图说明

图1是现有技术的静态随机存储器的存储单元的结构示意图；

图2是本发明实施例的静态随机存储器的存储单元的结构示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的用于静态随机存储器的存储单元和静态随机存储器作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图2，其为本发明实施例的静态随机存储器的存储单元的结构示意图。如图2所示，所述用于静态随机存储器的存储单元20包括：第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第一PMOS晶体管P1、第二PMOS晶体管P2和第三PMOS晶体管P3；所述第一NMOS晶体管N1和第一PMOS晶体管P1组成第一反相器；所述第二NMOS晶体管N2和第二PMOS晶体管P2组成第二反相器，所述第一反相器和第二反相器交叉耦合形成双稳态触发器；其中，所述第三NMOS晶体管与所述第一反相器的输出端V1连接，所述第三PMOS晶体管与所述第二反相器的输出端V2连接。

具体的，所述第一NMOS晶体管N1、第二NMOS晶体管N2和第三NMOS晶体管N3均为N型薄膜场效应晶体管，所述第一PMOS晶体管P1、第二PMOS晶体管P2和第三PMOS晶体管P3均为P型薄膜场效应晶体管。所述第一NMOS晶体管N1的栅极和漏极分别与所述第一PMOS晶体管P1的栅极和漏极连接，所述第二NMOS晶体管N2的栅极和漏极分别与所述第二PMOS晶体管P2的栅极和漏极连接，所述第一NMOS晶体管N1、第二NMOS晶体管N2、第一PMOS晶体管P1和第二PMOS晶体管P2交叉耦合形成双稳态触发器，所述第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极均与高电平Vdd连接，第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极均与低电平Vss连接。

其中，第一NMOS晶体管N1的漏极、第一PMOS晶体管P1的漏极、第二NMOS晶体管N2的栅极、第二PMOS晶体管P2的栅极、所述第三NMOS晶体管N3的漏极和第三PMOS晶体管P3的栅极均与所述第一反相器的输出端V1连接，第一NMOS晶体管N1的栅极、第一PMOS晶体管P1的栅极、第二NMOS晶体管N2的漏极、第二PMOS晶体管P2的漏极均与所述第二反相器的输出端V2连接，所述第三NMOS晶体管N3的栅极与字线Word Line连接，所述第三NMOS晶体管N3的源极与写入位线Write Line连接，所述第三PMOS晶体管P3的源极与读取位线Read Line连接，所述第三PMOS晶体管P3的漏极与低电平Vss连接。

如图2所示，第三NMOS晶体管N3受字线Word Line控制，字线Word Line的控制信号为高电平时，第三NMOS晶体管N3导通，所述第一NMOS晶体管N1、第二NMOS晶体管N2、第一PMOS晶体管P1和第二PMOS晶体管P2所组成的双稳态触发器可读取数据或者写入数据。

进行读取操作时，读取位线Read Line为高电平，即读取位线Read Line上的逻辑信号为“1”。读取“1”时，由于所述用于静态随机存储器的存储单元20中存放的信息是“1”，即V1=1、V2=0，则第三PMOS晶体管P3截止，读取位线Read Line保持高电平。读取“0”时，由于所述用于静态随机存储器的存储单元20中存放的信息是“0”，即V1=0、V2=1，则第三PMOS晶体管P3导通放电，有电流从读取位线Read Line经第三PMOS晶体管P3到Vss，使得读取位线ReadLine的电压下降。外接的灵敏差分放大器（图中未示出）根据读取位线Read Line的电压变化可以读取数据。

由此可见，单独通过所述读取位线Read Line就能够读取所述用于静态随机存储器的存储单元20所储存的信息。

进行写入操作时，第三NMOS晶体管N3导通，将写入位线Write Line上的信号送到V1。写入“1”时，写入位线Write Line为高电平，即写入位线Write Line上的逻辑信号为“1”，此时所述用于静态随机存储器的存储单元20中存放的信息是“0”，即V1=0、V2=1，则第二NMOS晶体管N2导通放电，导致V2趋向低电平Vss，V2趋向低电平Vss进而使得V1趋向高电平Vdd，这种正反馈使得V1稳固为“1”，信息“1”就被写入所述用于静态随机存储器的存储单元20。写入“0”时，写入位线Write Line为低电平，即写入位线Write Line上的逻辑信号为“0”，此时所述用于静态随机存储器的存储单元20中存放的信息是“1”，即V1=1、V2=0，则第二PMOS晶体管P2导通放电，导致V2趋向高电平Vdd，V2趋向高电平Vdd进而使得V1趋向低电平Vss，这种正反馈使得V1稳固为“0”，信息“01”就被写入所述用于静态随机存储器的存储单元20。

由此可见，单独通过所述写入位线Write Line就能够向所述用于静态随机存储器的存储单元20写入信息。

相应的，本发明还提供了一种静态随机存储器，所述静态随机存储器包括如上所述的用于静态随机存储器的存储单元20。

综上，在本发明实施例提供的用于静态随机存储器的存储单元和静态随机存储器中，采用3个NMOS晶体管和3个PMOS晶体管，同时与其中1个NMOS晶体管和1个PMOS晶体管连接的两条位线分别用于读取和写入，读取操作和写入操作实现相互独立，互不干扰，从而增大了读取或写入的冗余度，能够避免存储单元在读取操作时受到干扰。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (7)

1.一种用于静态随机存储器的存储单元，其特征在于，包括：第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管；

所述第一NMOS晶体管和第一PMOS晶体管组成第一反相器；所述第二NMOS晶体管和第二PMOS晶体管组成第二反相器，所述第一反相器和第二反相器交叉耦合形成双稳态触发器；

其中，所述第三NMOS晶体管与所述第一反相器的输出端连接，所述第三PMOS晶体管与所述第二反相器的输出端连接。

2.如权利要求1所述的用于静态随机存储器的存储单元，其特征在于，所述第一NMOS晶体管、第二NMOS晶体管和第三NMOS晶体管均为N型薄膜场效应晶体管；所述第一PMOS晶体管、第二PMOS晶体管和第三PMOS晶体管均为P型薄膜场效应晶体管。

3.如权利要求2所述的用于静态随机存储器的存储单元，其特征在于，还包括字线、写入位线和读取位线；

所述第三NMOS晶体管的栅极与字线连接，所述第三NMOS晶体管的源极与写入位线连接。

所述第三PMOS晶体管的源极与读取位线连接，所述第三PMOS晶体管的漏极与低电平连接。

4.如权利要求3所述的用于静态随机存储器的存储单元，其特征在于，所述第一PMOS晶体管的源极和第二PMOS晶体管的源极均与高电平连接，所述第一NMOS晶体管的源极和第二NMOS晶体管的源极均与所述低电平连接。

5.如权利要求3所述的用于静态随机存储器的存储单元，其特征在于，在写入时，单独通过所述写入位线写入信息。

6.如权利要求3所述的用于静态随机存储器的存储单元，其特征在于，在读取时，单独通过所述读取位线读取信息。

7.一种静态随机存储器，其特征在于，包括如权利要求1至6中任一项所述的用于静态随机存储器的存储单元。