CN1472746A - 双端口静态存储器单元和包括该单元的半导体存储器装置 - Google Patents

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Abstract

本发明涉及一种双端口静态存储器单元和包括该单元的半导体存储器装置，双端口静态存储器单元包括连接在位线和第一结点间的第一传输门、连接在补充位线和第二结点间的第二传输门、连接在第一结点和第二结点间的锁存器以及连接在第二结点和扫描位线间的PMOS晶体管，其中第一传输门的栅极连接至字线，第二传输门的栅极连接至字线，PMOS晶体管的栅极连接至扫描控制线。

Description

双端口静态存储器单元和包括该单元的半导体存储器装置
本发明要求2002年7月8日申请的韩国专利No.2002-39501的优先权，其标题为：“Dual Port Static Memory Cell and Semiconductor Memory DeviceComprising the Cell”，将其内容全文作参照引用。
技术领域
本发明涉及一种静态随机存取存储器(SRAM)，具体地说，涉及一种双端口静态存储器单元和包括该单元的半导体存储器装置。
背景技术
通常，现有双端口静态存储器单元包括一字线、一对位线和六个晶体管，这六个晶体管连接在扫描控制线和扫描位线间，以便于读操作和扫描(读)操作可同步进行。
图1图示了现有的双端口静态存储器单元，其包括NMOS晶体管N1、N2、N3和N4以及PMOS晶体管P1和P2。
参照图1，NMOS晶体管N1的栅极连接到字线WL，源极(漏极)连接到结点n1，且漏极(源极)连接到位线BL。PMOS晶体管P1和NMOS晶体管N3组成了反相器I1，且反相器I1连接在结点n1和结点n2间。PMOS晶体管P2和NMOS晶体管N4组成了反相器I2，且反相器I2连接在结点n2和结点n1间。NMOS晶体管N2的栅极连接到扫描控制线SS，且源极(漏极)和漏极(源极)分别连接到结点n2和扫描位线SL。
图1所示的现有双端口静态存储器单元的电路图被公开在授权给Hawkins等人的美国专利No.6,005,795中，其标题为：“Single Ended Dual PortMemory Cell”。
在图1所示的双端口静态存储器单元中，如果读操作和扫描操作同步执行，逻辑“高”电平信号被施加在字线WL和扫描控制线SS上。从而，NMOS晶体管N1和N2被接通，存储在结点n1和n2中的数据被分别传输到位线BL和扫描位线SL。
然而，由于现有双端口静态存储器单元在该单元中不使用一对位线而仅仅有一条位线，在读操作中差分放大器不能被应用。因此，就会存在在数据读操作阶段中读操作时间长的问题。
而且，现有双端口静态存储器单元的不足之处在于：在写操作过程中，只要高于电源电压VCC的辅增电压(boosted voltage)被施加在字线WL上，可将数据准确地写入由反相器I1和I2组成的锁存器中。
图2图示了依据另一例子的现有双端口静态存储器单元。图2中的现有双端口静态存储器单元的电路配置与图1的单元基本相同，除了图2中的单元用PMOS晶体管P3替代了图1中的NMOS晶体管N2。
图2所示的电路被公开在授权给Hobson，Richard F.的美国专利No.5,754,468中，其标题为：“Compact Multiport Static Random Access MemoryCell”。
图2所示的双端口静态存储器单元同样在该单元中不具有一对位线。因此，差分放大器不能被应用于读操作，因此读数据的时间长。而且，为了正确的数据写操作，辅增电压仍需被施加在字线WL上。
图3图示了依据现有技术另一例子的双端口静态存储器单元，其包括NMOS晶体管N5、N6、N7、N8和N9以及PMOS晶体管P4和P5。
NMOS晶体管N5的栅极连接到字线WL，源极(漏极)和漏极(源极)分别连接到结点n3和位线BL。PMOS晶体管P4和NMOS晶体管N7组成了反相器I3，且反相器I3连接在结点n3和结点n4间。NMOS晶体管N6的栅极连接到字线WL，且源极(漏极)和漏极(源极)分别连接到结点n4和补充位线BLB。NMOS晶体管N9的栅极连接到扫描控制线SS，且源极(漏极)和漏极(源极)分别连接到结点n4和扫描位线SL。
在图3中的双端口静态存储器单元中，结点n3和n4在写操作过程中分别存储逻辑“高”和逻辑“低”数据。然后，位线对BL/BLB和扫描位线SL在预充电操作过程中被充电到逻辑“高”电平。此时，读操作和扫描(读)操作命令被同时施加。假定以上的情况，双端口静态存储器单元的工作原理将在下文被详细描述。
逻辑“高”电平信号被施加在字线WL和扫描控制线SS上，并且NMOS晶体管N5、N6和N9被接通。然后，补充位线BLB和扫描位线SL上的所有正(+)电荷被一起引入到结点n4，并且噪声信号与正电荷一起被施加到结点n4。结果，造成了噪声容限下降的问题。
因此，为了减少流入到结点n3和n4的噪声，NMOS晶体管N7和N8必须被形成为具有宽的沟道宽度，以便于引进到结点n3和结点n4的电荷可被迅速释放。即，图3中电路的结点n4中的噪声几乎是图1和图2所示的具有六个晶体管的电路的结点n2中的噪声的两倍，使得有必要增加NMOS晶体管N7和N8的尺寸以减小噪声。但是，问题在于由于晶体管的尺寸增加，晶体管的版图面积也增加了。
发明内容
为了克服上述问题，本发明的特征是提供一种在最小化版图面积的同时能在高速状态工作的双端口静态存储器单元。
本发明的另一特征是提供一种半导体存储器装置，其包括一种在最小化版图面积的同时能在高速状态工作的双端口静态存储器单元。
依照本发明，通过提供一种双端口静态存储器单元，能实现以上和其它的特征，该双端口静态存储器单元包括连接在位线和第一结点间且具有连接至字线的栅极的第一传输门(transmission gate)、连接在补充位线和第二结点间且具有连接至字线的栅极的第二传输门、连接在该第一结点和该第二结点间的锁存器、以及连接在该第二结点和扫描位线间且具有连接至扫描控制线的栅极的PMOS晶体管。
优选地，第一和第二传输门由NMOS晶体管实现。
优选地，锁存器包含第一CMOS反相器和第二CMOS反相器，第一CMOS反相器用于将来自第一结点的信号反相，并且把反相后的第一结点信号输出到第二结点；第二CMOS反相器用于将来自第二结点的信号反相，并且把反相后的第二结点信号传输到第一结点。
为了实现上述的本发明的特征，提供了一种半导体存储器装置，其包括连接于相应位线对和相应字线间且被排列成矩阵的多个存储器单元、连接到相应扫描位线和相应存储器单元和相应扫描控制线且被排列成矩阵的多个扫描晶体管、用于为多个位线对预充电的预充电装置、以及用于为扫描位线预放电的预放电装置，其中每个扫描晶体管包括连接在该存储器单元中的相应存储器单元和该扫描控制线中的相应扫描控制线之间的PMOS晶体管，该PMOS晶体管的栅极连接到该扫描控制线中的相应扫描控制线。
优选地，每个存储器单元包括第一NMOS晶体管、第二NMOS晶体管以及锁存器，第一NMOS晶体管连接在至少一个位线对中的位线和第一结点间，且具有连接到字线的栅极；第二NMOS晶体管连接在该位线对中的补充位线和第二结点间，且具有连接到字线的栅极；锁存器连接在该第一结点和该第二结点间。
优选地，该锁存器包括第一CMOS反相器和第二CMOS反相器，第一CMOS反相器用于将来自第一结点的信号反相，并且把反相后的信号传输到第二结点；第二CMOS反相器用于将来自第二结点的信号反相，并且把反相后的信号传输到第一结点。
附图说明
结合附图参考其后的详细描述，本领域内的普通技术人员将容易理解本发明的这些和其它特征和优点，在附图中，相同的参考数字表示相同的部件。
图1图示了依照现有技术的一个例子的双端口静态存储器单元的电路图；
图2图示了依照现有技术的另一例子的双端口静态存储器单元的电路图；
图3图示了依照现有技术的又一例子的双端口静态存储器单元的电路图；
图4图示了依照本发明的双端口静态存储器单元的电路图；
图5图示了依照本发明的半导体存储器装置的方块图，该装置包括图4所示的双端口静态存储器单元；
图6A图示了依照现有技术的双端口静态存储器单元的版图；
图6B图示了依照本发明的双端口静态存储器单元的版图。
具体实施方式
图4图示了依照本发明的双端口静态存储器单元的电路图。参考图4，本发明的双端口静态存储器单元包括NMOS晶体管N5、N6、N7和N8以及PMOS晶体管P4、P5和P6。
图4中电路的工作原理将在下面描述。
为了用图示的例子描述本发明，假定在写操作过程中，逻辑“低”电平数据和逻辑“高”电平数据被分别输入到结点n3和结点n4。
然后，在预充电过程中，位线对BL/BLB被充电到逻辑“高”电平，并且扫描位线SL被预放电到逻辑“低”电平。
在这种情况下，如果读操作和扫描(读)操作同步执行，逻辑“高”电平被确定在字线WL上并且逻辑“低”电平被确定在扫描控制线SS上，使NMOS晶体管N5、N6和PMOS晶体管P6被接通。然后，位线对BL/BLB的位线BL上的正(+)电荷被吸引到结点n3，并且扫描位线SL上的负(-)电荷被吸引到结点n4。对比图3中电路的噪声，对图4中结点n4产生消极影响的噪声减小到一半。即，噪声被集中在图3电路中的结点n4，但是被分散在图4电路中的结点n3和结点n4。因而，噪声容限被提高了。
也就是说，既然噪声产生元素被分散到单元锁存器的结点n3和结点n4，相比图3中的NMOS晶体管N7和N8的尺寸，图4中的NMOS晶体管N7和N8的尺寸可相对较小。因此，可减小双端口静态存储器单元的版图尺寸。
图5图示了依照本发明的半导体存储器装置的方块图，该装置包括图4所示的双端口静态存储器单元。参照图5，该半导体存储器装置包括存储器单元阵列10、读/写行译码器12、扫描行译码器14、扫描锁存器电路16、预充电电路18、预放电电路28、数据输/输出门22、读出放大器20、数据输入/输出电路26和列译码器24。
读/写行译码器12在读/写操作阶段解码读/写行地址RWRA，并且从字线WL1-WLi中选择字线WL。扫描行译码器14解码扫描地址SA，并且从扫描控制线SS1-SSi中选择扫描控制线SS。扫描锁存器电路16依照扫描使能信号SE锁存从扫描位线SL1-SLj输出的数据，并且产生扫描输出信号Sout。预充电电路18给多个位线对BL1/BL1B…….，BLj/BLjB预充电，且预放电电路28给扫描位线SL1-SLj预放电。数据输入/输出门22依照列选择信号Y1-Yj输入和输出来自位线对BL1/BL1B，……，BLj/BLjB的数据。读出放大器20放大各位线对BL1/BL1B，……，BLj/BLiB间的差分电压。列译码器24在读/写操作阶段解码列地址RWCA，并且产生选自列选择信号Y1-Yj中的列选择信号Y。数据输入/输出电路26通过收到从读出放大器20输出的数据产生输出数据Dout，并且将从数据输入管脚输入的输入数据Din传送到数据输入/输出门22。
参考图4电路的工作原理，图5所示的本发明的双端口静态存储器单元的工作原理能被容易地理解。
假定读操作和扫描操作同步执行，并且逻辑“高”电平和逻辑“低”电平被分别存储在结点n3和n4中，下面将描述图5所示存储器装置的工作原理。
在预充电操作阶段，位线对BL1/BL1B，……，BLj/BLjB被预充电电路18预充电到逻辑“高”电平，并且扫描位线SL1-SLj被预放电电路28预放电到逻辑“低”电平。
下一步，在预充电操作后的读操作阶段，字线WL1被读/写行译码器12选择，扫描控制线SS1被扫描行译码器14选择，使NMOS晶体管N5、N6和PMOS晶体管P6被接通。
在这种情况下，正电荷从位线对BL1/BL1B，……，BLj/BLjB中的补充位线BL1B-BLjB被引入到结点n4。然而，没有电荷从扫描位线SL1-SLj被引入到结点n4。
相反地，现在假定逻辑“低”电平和逻辑“高”电平被存储在结点n3和n4中。参考上述条件的相反条件，下文描述将图5中装置的工作原理。
在预充电操作阶段，位线对BL1/BL1B，……，BLj/BLjB被预充电到逻辑“高，，电平，并且扫描位线SL1-SLj被预放电到逻辑“低”电平。
在预放电操作后的读操作阶段，字线WL1被行译码器12选择，且扫描控制线SS1被扫描行译码器14选择，使NMOS晶体管N5、N6和PMOS晶体管P6被接通。
此时，正电荷被从位线对BL1/BL1B，……，BLj/BLjB中的位线BL1-BLj引入到结点n3，而没有从位线对BL1/BL1B，……，BLj/BLjB中的补充位线BL1B-BLjB引入。而且，结点n4上的正电荷被传送到扫描位线SL1-SLj。因而，噪声产生元素可被分散到结点n3和结点n4。结果，本发明的存储器单元的噪声容限提高。所以，依据本发明的半导体存储器装置的优点是提高了噪声容限，并且NMOS晶体管N7和N8的尺寸没有必要比现有半导体存储器装置中的NMOS晶体管N7和N8的尺寸大。
表1显示了图3和图4中电路的噪声容限的仿真结果，其中通过考虑影响噪声容限的各种因素，如：电源电压，温度和工艺条件，得到表1中的结果。
                                          表1
    序号             工艺条件 图3中电路的噪声容限(V) 图4中电路的噪声容限(V)
电压(V) 温度(℃) 工艺条件
    1     3     -55     FF     0.0891     0.1433
    2     3     -55     FS     0.0349     0.1599
    3     3     -55     SF     0.2911     0.1972
    4     3     -55     SS     0.2364     0.2243
    5     3     125     FF     0.0033     0.0820
    6     3     125     FS     0.0648     0.1052
    7     3     125     SF     0.2160     0.1137
    8     3     125     SS     0.1498     0.1515
    9     2.5     25     NN     0.1512     0.1586
    10     1.8     25     NN     0.1924     0.1474
在表1中的工艺条件项目中，F和S分别表示差的条件和好的条件，N表示正常条件。而且，第一字母表示制造NMOS晶体管的工艺条件，第二字母表示制造PMOS晶体管的工艺条件。
如表1所示，在序号为6的例子中，电源电压是3V，温度是125℃，NMOS晶体管在差的条件下形成，且PMOS晶体管在好的条件下形成，图4电路的噪声容限比图3电路的噪声容限高。即，现有双端口静态存储器单元不能正确地锁存数据，因为序号为6的例子中的工作特性被恶化了。
图6A图示了现有双端口静态存储器单元的版图，其中显示了NMOS晶体管N5-N9以及PMOS晶体管P4和P5的有源区和栅极。
首先，NMOS晶体管N5-N9的有源区用参考标记30标识，PMOS晶体管P4和P5的有源区用参考标记32标识。
各NMOS晶体管N5、N6和N9的栅极34、38、36被设置在有源区30上。NMOS晶体管N7和PMOS晶体管P4的公共栅极40以及NMOS晶体管N8和PMOS晶体管P5的公共栅极42被设置在有源区30和32上。
图6B图示了本发明的双端口静态存储器单元的版图，其中显示了NMOS晶体管N5-N9和PMOS晶体管P4和P5的有源区和栅极。
首先，NMOS晶体管N5-N9的有源区用参考标记50标识，PMOS晶体管P4和P5的有源区用参考标记52标识。
NMOS晶体管N5、N6的相应栅极54、56被设置在有源区50上。NMOS晶体管N7和PMOS晶体管P4的公共栅极60以及NMOS晶体管N8和PMOS晶体管P5的公共栅极62被设置在有源区50和52上。PMOS晶体管P6的栅极58被设置在有源区52上。
如图6A所示，现有双端口静态存储器单元在PMOS晶体管和NMOS晶体管的数量上是失衡的；具体地说，其具有的NMOS晶体管的数量比PMOS晶体管的数量多。因而，现有存储器单元的版图尺寸大。
然而，如图6B所示，PMOS晶体管和NMOS晶体管的数量平衡，使本发明存储器单元的版图尺寸比现有存储器单元的版图尺寸相对小。
在与图3的电路对应的图6A中，NMOS晶体管N7和N8被图示为与图4中电路的PMOS晶体管P6具有相同的沟道宽度。而且，表1的仿真是在假设图3电路中的NMOS晶体管N7和N8具有与图4电路中的PMOS晶体管P6相同沟道宽度的情况下完成的。
因此，如果图3电路中的NMOS晶体管N7和N8被设计增加沟道宽度，图3中电路的存储器单元的总版图面积也将增加。
虽然已经参照本发明的优选实施例具体显示和描述了本发明，但是本领域内的技术人员会理解在不脱离本发明的精神和范围的前提下，可做出前述和其它形式和细节的变化。

Claims (6)

1.一种双端口静态存储器单元，包括：
一第一传输门，其具有连接至字线的栅极且连接在位线和第一结点之间；
一第二传输门，其具有连接至字线的栅极且连接在补充位线和第二结点之间；
一锁存器，其连接在该第一结点和该第二结点之间；以及
一PMOS晶体管，其具有连接至扫描控制线的栅极且连接在该第二结点和扫描位线之间。
2.依照权利要求1的双端口静态存储器单元，其中该第一和第二传输门由NMOS晶体管实现。
3.依照权利要求1的双端口静态存储器单元，其中该锁存器包含第一CMOS反相器和第二CMOS反相器，该第一CMOS反相器用于将来自该第一结点的信号反相，并且把反相后的该第一结点的信号输出到该第二结点；该第二CMOS反相器用于将来自该第二结点的信号反相，并且把反相后的该第二结点的信号传输到该第一结点。
4.一种半导体存储器装置，包括：
多个存储器单元，其连接于相应的位线对和相应的字线之间且被排列成矩阵；
多个扫描晶体管，其连接到相应的扫描位线、相应的存储器单元和相应的扫描控制线且被排列成矩阵；
一预充电装置，用于为该多个位线对预充电；以及
一预放电装置，用于为该扫描位线预放电，
其中每个扫描晶体管包括连接在该些存储器单元的相应存储器单元和该些扫描控制线的相应扫描控制线间的PMOS晶体管，该PMOS晶体管的栅极连接到该些扫描控制线的相应扫描控制线。
5.依照权利要求4的半导体存储器装置，其中每个存储器单元包括：
一第一NMOS晶体管，其连接在至少一个位线对的位线和该第一结点之间且具有连接到该字线的栅极；
一第二NMOS晶体管，其连接在该位线对的补充位线和该第二结点之间且具有连接到该字线的栅极；以及
一锁存器，其连接于该第一结点和该第二结点之间。
6.依照权利要求5的半导体存储器装置，其中该锁存器包括：
一第一CMOS反相器，用于将来自该第一结点的信号反相，并且把反相后的信号传输到该第二结点；和
一第二CMOS反相器，用于将来自该第二结点的信号反相，并且把反相后的信号传输到该第一结点。
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