KR20020047877A - 고집적 멀티포트 에스램 셀 - Google Patents

고집적 멀티포트 에스램 셀 Download PDF

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Abstract

본 발명은 부하소자를 PMOS 트랜지스터 대신 NMOS 트랜지스터를 사용하여 집적도 및 수율을 향상시킬 수 있는 8 트랜지스터로 구성된 듀얼포트 SRAM 셀에 관한 것이다.
본 발명은 제1포트의 워드라인에 게이트가 연결된 제1 및 제2억세스 트랜지스터와; 제2포트의 워드라인에 게이트가 연결되는 제3 및 제4억세스 트랜지스터와; 각각 상기 억세스 트랜지스터에 연결되고, 전원전압과 접지사이에 연결된 제1 및 제2부하소자와 드라이브 트랜지스터로 구성된 SRAM 셀에 있어서, 상기 제1 및 제2부하소자는 NMOS 트랜지스터로 구성된다. 상기 부하소자용 NMOS 트랜지스터는 소오스에 전원전압이 인가되고, 게이트가 드레인에 연결된 구조를 갖는 것을 특징으로 한다.

Description

고집적 멀티포트 에스램 셀{multi-port SRAM cell with high integration}
본 발명은 멀티포트 SRAM cell에 관한 것으로서, 보다 구체적으로는 부하소자를 NMOS 트랜지스터로 구성하여 집적도를 향상시킬 수 있는 8 트랜지스터로 구성된 듀얼포트 SRAM cell 에 관한 것이다.
마이크로 프로세서 및 디지털 신호처리의 고속화를 위하여 고속/고집적 메모리 및 파이프라인을 통한 병렬처리기능이 요구되고 있다. 이러한 추세에 힘입어 멀티포트 SRAM cell 전체 시스템 성능을 향상시키는 중요한 요소로 자리잡고 있다.
도 1에는 종래의 듀얼포트 SRAM cell 의 등가회로도가 도시되어있다. 도 1을 참조하면, 종래의 듀얼포트 SRAM cell 은 8개의 트랜지스터, 부하소자용 2개의 PMOS 트랜지스터와 6개의 NMOS 트랜지스터로 구성된다.
종래의 듀얼포트 SRAM cell에 있어서, 제1포트는 제1워드라인(P11-WL) 및 제1비트라인쌍(P11-BL, P11-BLB)에 의해 제어되고, 제2포트는 제2워드라인(P21-WL) 및 제2비트라인쌍(P21-BL, P21-BLB)에 의해 제어된다.
제1워드라인(P11-WL)은 억세스 트랜지스터(MN13), (MN15)를 제어하고, 제2워드라인(P21-WL)은 억세스 트랜지스터(MN14), (MN16)를 제어한다. 상기 억세스 트랜지스터(MN13, MN14) 및 (MN15, MN16)에 각각 게이트가 연결된 PMOS 트랜지스터(MP11), (MP12)는 부하소자로서 작용하며, NMOS 트랜지스터(MN11), (MN12)는 드라이브 트랜지스터로 작용한다.
도 2는 도 1에 도시된 종래의 듀얼포트 SRAM 셀의 8개의 트랜지스터의 배치도이고, 도 3은 도 1에 도시된 종래의 듀얼포트 SRAM 셀의 레이아웃을 도시한 것이다.
도 2 및 도 3을 참조하면, 종래의 듀얼포트 SRAM 셀은 N형웰(11)에 PMOS 트랜지스터(MP11, MP12)가 형성되고, P형 웰(12)에 NMOS 트랜지스터(MN11-MN16)가 형성되는데, 제1열(ROW11)에는 제2워드라인(P21-WL)에 의해 제어되는 제2포트의 억세스 트랜지스터용 NMOS 트랜지스터(MN16, MN14)가 배열되고, 제2열(ROW12)에는 제1워드라인(P11-WL)에 의해 제어되는 제1포트의 억세스 트랜지스터용 NMOS 트랜지스터(MN15, MN13)가 배열된다. 또한, 제3열(ROW13)에는 드라이브 트랜지스터용 NMOS 트랜지스터(MN11, MN12)가 배열되고, 제4열(ROW14)에는 부하소자로서 PMOS 트랜지스터(MP11, MP12)가 배열된다.
도 1 내지 도 3에 도시된 바와같은 종래의 듀얼포트 SRAM 셀은 저전압 동작시의 스태틱 노이즈마진(SNM, static noise margin) 특성 및 다이나믹 노이즈 마진(DNM, dynamic noise margin) 특성을 향상시키기 위하여 부하소자를 PMOS 트랜지스터(MP11, MP12)로 구현하였다.
종래의 SRAM 셀은 8개의 트랜지스터중 부하소자를 PMOS 트랜지스터로 구현하기 때문에, 부하소자용 PMOS 트랜지스터를 위하여 기판상에 N형의 웰(11)을 형성하여야만 한다. 그러므로, PMOS 트랜지스터를 위한 N형웰과 NMOS 트랜지스터를 위한 P형 웰이 동일 기판상에 형성되므로, 래치업을 방지하기 위한 래치업룰(latch-up rule)의 제약으로 집적도가 떨어지는 문제점이 있었다.
또한, 종래의 SRAM 셀은 부하소자가 PMOS 트랜지스터로 구현되므로, 제1포트의 억세스 트랜지스터(MN15, MN13)와 제2포트의 억세스 트랜지스터(MN16, MN14)를 대칭적으로 배열할 수 없는 문제점이 있었다.
즉, 종래의 SRAM 셀에서는 제1열(ROW11)에 배치된 제2포트용 억세스 트랜지스터(MN16, MN14)를 제4열(ROW14)에 배치된 부하소자용 NMOS 트랜지스터(MP11, MP12)의 상부에 배치하여 제1포트의 억세스 트랜지스터와 대칭적으로 배치하는 경우에는, 억세스 트랜지스터(MN16, MN14)를 위한 P형 웰을 N형 웰(11)상부에 형성하여 주어야만 한다. 그러므로, 억세스 트랜지스터(MN16, MN14)를 부하소자용 PMOS 트랜지스터(MP11, MP12)의 상부에 배열하는 경우에는 P웰(11)을 중심으로 상,하부에 N형웰이 형성되므로, 래치업 룰에 따른 집적도 저하를 더욱 더 초래하게 된다.
따라서, 종래의 듀얼포트 SRAM 셀에서는, 억세스 트랜지스터(MN16, MN14)를 부하소자용 PMOS 트랜지스터(MP11, MP12)의 상부에 배치할 수 없어서 P형 웰(12)내에 제1포트의 억세스 트랜지스터(MN15, MN13)의 하부에 배치되었다.
그러나, 도 2에 도시된 바와같이 SRAM 셀의 8개의 트랜지스터를 배열하는 경우에는 다음과 같은 문제점이 초래되었다.
첫째로 트랜지스터의 배치효율성이 떨어져서 집적도가 낮아지고, 둘째로 제1포트의 억세스 트랜지스터(MN13, MN15)와 제2포트의 억세스 트랜지스터(MN14, MN16)가 비대칭적으로 배치되어 드레인 영역(AD) 및 드레인 주변영역(PD) 그리고 소오스영역(AS) 및 소오스 주변영역(PS)의 특성산포가 발생된다.
셋째로, 도 3에 도시된 바와같이 제1포트의 워드라인(P11-WL)인 억세스 트랜지스터(MN13, MN15)의 게이트 폴리(GP11) 또는 제2포트의 워드라인(P21-WL)인 억세스 트랜지스터(MN14, MN16)의 게이트 폴리(GP12)가 수평형방형으로 이웃하는 다른SRAM 셀의 제1포트의 워드라인 또는 제2포토의 워드라인과 연결되지 못하고 끊어지기 때문에, 워드라인 스트랩핑(strapping)이 모든 셀에서 요구되므로 이를 위하여 필요한 콘택홀 및 비어홀의 수가 증가하여 결함밀도(defect density)가 증가하여 수율에 영향을 미치게 된다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 부하소자를 NMOS 트랜지스터로 대체시켜 집적도 및 수율을 향상시킬 수 있는 듀얼포트 SRAM 셀을 제공하는 데 그 목적이 있다.
도 1은 종래의 8개의 트랜지스터로 구성된 듀얼포트 SRAM cell 의 등가회로도,
도 2는 도 1에 도시된 종래의 듀얼포트 SRAM cell 에 있어서, 8 트랜지스터의 배치도,
도 3은 도 2에 도시된 종래의 듀얼포트 SRAM cell 의 레이아웃도,
도 4는 본 발명의 실시예에 따른 8개의 트랜지스터로 구성된 듀얼포트 SRAM cell 의 등가회로도,
도 5는 도 4에 도시된 본 발명의 듀얼포트 SRAM cell 에 있어서, 8 트랜지스터의 배치도,
도 6은 도 5에 도시된 본 발명의 듀얼포트 SRAM cell 의 레이아웃도,
*도면의 주요부분에 대한 부호의 설명*
MN21-MN26 : NMOS 트랜지스터 ML1, ML2 : 부하용 NMOS 트랜지스터
P12-BL P12-BLB, P22-BL P22-BLB : 비트라인쌍
P12-WL, P22-WL : 워드라인
이와 같은 목적을 달성하기 위한 본 발명은 제1포트의 워드라인에 게이트가 연결된 제1 및 제2억세스 트랜지스터와; 제2포트의 워드라인에 게이트가 연결되는 제3 및 제4억세스 트랜지스터와; 각각 상기 억세스 트랜지스터에 연결되고, 전원전압과 접지사이에 연결된 제1 및 제2부하소자와 드라이브 트랜지스터로 구성된 SRAM 셀에 있어서, 상기 제1 및 제2부하소자는 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
본 발명의 실시예에 있어서, 상기 부하소자용 NMOS 트랜지스터는 소오스에 전원전압이 인가되고, 게이트가 드레인에 연결된 구조를 갖는 것을 특징으로 한다.
또한, 본 발명은 제1 내지 제4열에 2개의 NMOS 트랜지스터가 배열된 멀티포트 SRAM 셀에 있어서, 제3열에는 부하소자용 제1 및 제2NMOS 트랜지스터가 배열되고, 제2열에는 제1 및 제2드라이브용 NMOS 트랜지스터가 배열되며, 제1열과 제4열에는 제1포트의 제1 및 제2억세스용 NMOS 트랜지스터와 제2포트의 제1 및 제2억세스용 NMOS 트랜지스터가 각각 대칭적으로 배열되는 고집적 멀티포트 SRAM 셀을 제공하는 것을 특징으로 한다.
본 발명의 실시예에 있어서, 상기 제1포트의 억세스 트랜지스터와 제2포트의 억세스 트랜지스터의 게이트가 연결되는 제1포트의 워드라인 및 제2포트의 워드라인은 열방향으로 길게 연장형성되며, 상기 NMOS 트랜지스터는 동일의 P형 웰내에 형성되는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 4는 본 발명의 실시예에 따른 듀얼포트 SRAM 셀의 등가회로도를 도시한 것이다. 본 발명의 실시예에 따른 듀얼포트 SRAM 셀은 모두 8개의 NMOS 트랜지스터로 구성되어, 부하소자를 종래의 PMOS 트랜지스터대신 NMOS 트랜지스터(ML21, ML22)로 대체시킨 것이다. 본 발명의 실시예에 따른 SRAM 셀에 있어서, 상기 부하소자용 NMOS 트랜지스터(ML21, ML22)는 소오스에 전원전압이 인가되고, 게이트가 드레인에 연결된 다이오드 구조를 갖다.
도 4를 참조하면, 본 발명의 듀얼포트 SRAM 셀에 있어서, 제1포트는 제1워드라인(P12-WL) 및 제1비트라인쌍(P12-BL, P12-BLB)에 의해 제어되고, 제2포트는 제2워드라인(P22-WL) 및 제2비트라인쌍(P22-BL, P22-BLB)에 의해 제어된다.
제1워드라인(P12-WL)은 억세스 트랜지스터(MN23), (MN25)를 제어하여 드라이브 트랜지스터인 트랜지스터(MN21), (MN22)의 노드(N21), (N22)와제1비트라인쌍(P12-BL, P12-BLB)간의 데이터 기입 및 독출동작이 이루지도록 하고, 또한 제2워드라인(P22-WL)은 억세스 트랜지스터(MN24), (MN26)를 제어하여 드라이브 트랜지스터인 NMOS 트랜지스터(MN21), (MN22)의 노드(N21), (N22)와 제2비트라인쌍(P22-BL, P22-BLB)간의 데이터 기입 및 독출동작이 이루어지도록 한다.
즉, 제1포트의 독출동작시에는 제1워드라인(P12-WL)이 하이레벨로 되어 억세스 트랜지스터(MN23), (MN25)를 구동하여 노드(N22, N21)에 저장된 데이터가 제1비트라인쌍(P12-BL), (P12-BLB)으로 전달되어 데이터의 독출동작이 이루어진다.
또한, 제1포트의 기입동작시에는 하이레벨의 제1워드라인(P12-WL)에 의해 억세스 트랜지스터(MN23), (MN25)가 구동되어 제1비트라인쌍(P12-BL), (P12-BLB)으로부터의 데이타가 노드(N22), (N21)으로 전달되어 데이터의 기입동작이 이루어진다.
한편, 제2포트의 독출동작시에는 제2워드라인(P22-WL)이 하이레벨로 되어 억세스 트랜지스터(MN24), (MN26)를 구동시키고, 노드(N22), (N21)의 데이터가 제2비트라인쌍(P22-BL), (P22-BLB)으로 전달되어 데이터의 독출동작이 이루어진다. 제2포트의 기입동작시에는 하이레벨의 제2워드라인(P22-WL)에 의해 억세스 트랜지스터(MN24), (MN26)가 구동되어 제2비트라인쌍(P22-BL), (P22-BLB)으로부터 데이터가 노드(N22), (N21)로 전달되어 데이터의 기입동작이 이루어진다.
도 5는 도 4에 도시된 본 발명의 듀얼포트 SRAM 셀의 트랜지스터의 배치도이고, 도 6은 도 4에 도시된 본 발명의 듀얼포트 SRAM 셀의 레이아웃을 도시한 것이다.
도 5 및 도 6을 참조하면, 본 발명의 듀얼포트 SRAM 셀은 모두 8개의 NMOS트랜지스터로 구성되므로, 모두 P형웰(21)내에 형성된다. 따라서, 본 발명의 듀얼포트 SRAM 셀에 있어서, 제1포트의 억세스 트랜지스터(MN25), (MN23)와 제2포트의 억세스 트랜지스터(MN26), (MN24)가 부하소자 및 드라이브 트랜지스터(ML21, MN21)와 (ML22, MN22)를 중심으로 상, 하부에 대칭적으로 배치된다.
즉, 제1열(ROW21)에는 제1포트의 억세스 트랜지스터(MN25, MN23)가 배열되고, 제2열(ROW22)에는 드라이브 트랜지스터(MM21, MN22)가 배열된다. 또한, 제3열(ROW23)에는 부하소자용 트랜지스터(ML21, ML22)가 배열되고, 제4열(ROW24)에는 제2포트의 억세스 트랜지스터(MN26, MN24)가 제1포트의 억세스 트랜지스터(MN25, MN23)와 대칭적으로 배치된다. 따라서, 본 발명의 SRAM 셀은 NMOS 트랜지스터만으로 구현되어 P웰에만 형성되므로 래치업 룰의 제약을 받지 않으며, 이에 따라 집적도를 높일 수 있다.
또한, 도 6에 도시된 바와같이 제1포트의 억세스 트랜지스터(MN25, MN23)와 제2포트의 억세스 트랜지스터(MN26, MN24)가 대칭적으로 배열됨으로서 AD, PD, AS 및 PS 의 특성산포를 감소시킬 수 있다.
게다가, 도 6에 도시된 바와같이 제1포트의 워드라인(P12-WL)인 억세스 트랜지스터(MN25, MN23)의 게이트용 폴리실리콘막(GP21)과 제2포트의 워드라인(P22-WL)인 억세스 트랜지스터(MN26, MN24)의 게이트용 폴리실리콘막(GP22)이 수평방향 즉, 열방향으로 길게 연장형성되므로, 이웃하는 SRAM 셀의 게이트용 폴리실리콘막과 연결가능하다. 따라서, 워드라인의 스트랩핑의 조절이 가능하여 콘택홀 및 비어홀의 수를 감소시켜 수율을 향상시킬 수 있게 된다.
도 6에 있어서, S는 NMOS 트랜지스터의 소오스 영역을 나타내고, D는 NMOS 트랜지스터의 드레인 영역을 나타낸다.
본 발명의 실시예에 따라 부하소자를 PMOS 대신 NMOS 트랜지스로 구현하는 경우, 1.2V정도의 저전압 구동을 위해서는 상기 부하용 NMOS 트랜지스터에 저전압의 문턱전압을 위한 이온주입공정을 별도의 마스크를 이용하여 실시하고, 1.5V이상에서의 구동을 위해서는 저전압의 문턱전압을 위한 이온주입공정이 요구되지 않는다.
따라서, 상술한 본 발명에 따르면, 부하소자를 PMOS 대신에 NMOS 트랜지스터로 구현함으로써 래치-업 룰의 제약을 받지 않아 집적도를 향상시킬 수 있으며, 제1포트의 억세스 트랜지스터와 제2포트의 억세스 트랜지스터가 대칭적으로 배치됨으로써 AD, PD, AS, PS 의 특성산포를 감소시킬 수 있는 이점이 있다.
또한, 제1포트의 워드라인과 제2포트의 워드라인을 형성하는 게이트 폴리를 수평방향 즉, 열방향으로 연장가능하여 이웃하는 SRAM 셀과 연결시킬 수 있으므로, 워드라인의 스트랩핑을 조절할 수 있어 수율을 향상시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 제1포트의 워드라인에 게이트가 연결된 제1 및 제2억세스 트랜지스터와; 제2포트의 워드라인에 게이트가 연결되는 제3 및 제4억세스 트랜지스터와; 각각 상기 억세스 트랜지스터에 연결되고, 전원전압과 접지사이에 연결된 제1 및 제2부하소자와 드라이브 트랜지스터로 구성된 SRAM 셀에 있어서,
    상기 제1 및 제2부하소자는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 고집적 멀티포트 SRAM 셀.
  2. 제1항에 있어서, 상기 부하소자용 NMOS 트랜지스터는 소오스에 전원전압이 인가되고, 게이트가 드레인에 연결된 구조를 갖는 것을 특징으로 하는 고집적 멀티포트 SRAM 셀.
  3. 제1 내지 제4열에 2개의 NMOS 트랜지스터가 배열된 멀티포트 SRAM 셀에 있어서,
    제3열에는 부하소자용 제1 및 제2NMOS 트랜지스터가 배열되고, 제2열에는 제1 및 제2드라이브용 NMOS 트랜지스터가 배열되며, 제1열과 제4열에는 제1포트의 제1 및 제2억세스용 NMOS 트랜지스터와 제2포트의 제1 및 제2억세스용 NMOS 트랜지스터가 각각 대칭적으로 배열되는 것을 특징으로 하는 고집적 멀티포트 SRAM 셀.
  4. 제3항에 있어서, 상기 제1포트의 억세스 트랜지스터와 제2포트의 억세스 트랜지스터의 게이트가 연결되는 제1포트의 워드라인 및 제2포트의 워드라인은 열방향으로 길게 연장형성되는 것을 특징으로 하는 멀티포트 SRAM 셀.
  5. 제 3 항에 있어서, 상기 NMOS 트랜지스터는 동일의 P형 웰내에 형성되는 것을 특징으로 하는 고집적 멀티포트 SRAM 셀.
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* Cited by examiner, † Cited by third party
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KR100460141B1 (ko) * 2002-07-08 2004-12-03 삼성전자주식회사 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체메모리 장치

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