CN105448317B - 数据的处理装置、方法及控制信号的使能、处理电路 - Google Patents

Abstract

本发明公开了一种数据的处理装置、方法及控制信号的使能、处理电路，在上述方法中，处理电路，用于在检测到第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号；控制电路，与处理电路相连接，用于采用冲突控制信号控制第一接口与第二接口在不同时刻从比特单元读取数据，或者，采用冲突控制信号控制第一接口与第二接口在不同时刻分别对比特单元执行读取数据操作与写入数据操作。根据本发明提供的技术方案，降低了读操作模式所产生的噪声、提高了比特单元的稳定性，同时还能够降低比特单元的依赖性。

Description

数据的处理装置、方法及控制信号的使能、处理电路

技术领域

本发明涉及通信领域，具体而言，涉及一种数据的处理装置、方法及控制信号的使能、处理电路。

背景技术

相关技术中，双接口静态存储器(DP SRAM)禁止接口A和接口B同时向相同地址的比特单元写入数据以防止发生数据重写。如果接口A和接口B均开放，那么SRAM需要更多的读操作式电流才能维持从相同地址的比特单元同时读取数据。在此种读操作模式下，需要接入两条甚至更多的位线由此会造成更大的噪音。这样会降低DP SRAM的读取速度并且容易引发异常以及限制Vccmin工作。由此可见，如果接口A和接口B同时向相同地址的比特单元写入数据会引发更大的噪音并且影响比特单元的稳定性。

目前，对于上述问题，相关技术中所提出的解决方案仅是在用户使用接口A和接口B同时从相同地址的比特单元读取数据时发出告警，或者，从网络下载禁止接口A和接口B同时从相同地址的比特单元读取数据的软件开发工具包，但是上述解决方案难以有效地控制接口A和接口B同时从相同地址的比特单元读取数据。

发明内容

本发明提供了一种数据的处理装置、方法及控制信号的使能、处理电路，以至少解决相关技术中难以有效控制DP SRAM接口A和接口B同时从相同地址的比特单元读取数据或者在同一时刻接口A和接口B分别向相同地址的比特单元写入数据和读取数据的问题。

根据本发明的一个方面，提供了一种数据的处理装置。

根据本发明实施例的数据的处理装置包括：处理电路，用于在检测到第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号；控制电路，与处理电路相连接，用于采用冲突控制信号控制第一接口与第二接口在不同时刻从比特单元读取数据，或者，采用冲突控制信号控制第一接口与第二接口在不同时刻分别对比特单元执行读取数据操作与写入数据操作。

优选地，处理电路包括：一个或多个异或门电路和一个或非门电路；每个异或门电路，均用于检测第一接口与第二接口是否同时从比特单元读取数据，或者，检测第一接口与第二接口是否在同一时刻分别对比特单元执行读取数据操作与写入数据操作；或非门电路，与一个或多个异或门电路相连接，用于在每个异或门电路均输出为是时，产生冲突控制信号。

优选地，控制电路包括：第一传输门电路，用于对第一接口或第二接口在不同时刻读取的数据进行传输，或者，对第一接口或第二接口在不同时刻读取的数据或写入的数据进行传输；延时电路，其一端与第一传输门电路的一端相连接，其另一端与第二传输门电路的一端相连接，用于对除第一传输门电路传输的数据对应的接口之外的另一个接口读取或写入的数据进行延时传输，或者对第二传输门电路传输的数据进行延时处理；第二传输门电路，其另一端与第一传输门电路的另一端相连接，用于对经过延迟电路进行延时处理后的数据进行传输，或者，对从比特单元读取的数据进行传输。

根据本发明的另一方面，提供了一种控制信号的使能电路。

根据本发明实施例的控制信号的使能电路包括：一个或多个输入端，其中，每个输入端均包括：第一接口和第二接口，第一接口，用于接收向比特单元写入的第一数据或者从比特单元读取第一数据的第一地址信息，第二接口，用于接收向比特单元写入的第二数据或者从比特单元读取第二数据的第二地址信息；使能电路，与一个或多个输入端相连接，用于在检测到同一时刻比特单元的地址信息与第一地址信息或第二地址信息相同，或者，在检测到同一时刻第一地址信息与第二地址信息相同的情况下产生冲突控制信号；输出端，与使能电路相连接，用于输出冲突控制信号。

优选地，使能电路包括：一个或多个异或门电路和一个或非门电路；每个异或门电路，均用于根据同一时刻比特单元的地址信息与第一地址信息或第二地址信息是否相同检测第一接口与第二接口是否同时从比特单元读取数据，或者，根据同一时刻第一地址信息与第二地址信息是否相同检测第一接口与第二接口是否在同一时刻分别对比特单元执行读取数据操作与写入数据操作，其中，一个或多个异或门电路与一个或多个输入端呈一一对应的关系；或非门电路，与一个或多个异或门电路相连接，用于在每个异或门电路均输出为是时，产生冲突控制信号。

根据本发明的又一方面，提供了一种控制信号的处理电路。

根据本发明实施例的控制信号的处理电路包括：输入端，用于接收冲突控制信号，其中，冲突控制信号是在第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生的；延时控制电路，与输入端相连接，用于根据冲突控制信号对第一接口或者第二接口中任一接口读取或写入的数据进行延时处理；输出端，与延时控制电路相连接，用于在不同时刻从比特单元读取数据，或者，在不同时刻分别从比特单元读取数据以及向比特单元写入数据。

优选地，延时控制电路包括：第一传输门电路，用于第一接口或第二接口在不同时刻读取的数据进行传输，或者，对第一接口或第二接口在不同时刻读取的数据或写入的数据进行传输；延时电路，其一端与第一传输门电路的一端相连接，其另一端与第二传输门电路的一端相连接，用于对除第一传输门电路传输的数据对应的接口之外的另一个接口读取或写入的数据进行延时传输，或者对第二传输门电路传输的数据进行延时处理；第二传输门电路，其另一端与第一传输门电路的另一端相连接，用于对经过延迟电路进行延时处理后的数据进行传输，或者，对从比特单元读取的数据进行传输。

根据本发明的再一方面，提供了一种数据的处理方法。

根据本发明实施例的数据的处理方法包括：在检测到第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号；采用冲突控制信号控制第一接口与第二接口在不同时刻从比特单元读取数据，或者，采用冲突控制信号控制第一接口与第二接口在不同时刻分别对比特单元执行读取数据操作与写入数据操作。

优选地，在检测到第一接口和第二接口同时从比特单元读取数据的情况下产生冲突控制信号包括：检测在同一时刻第一接口接收到的读取数据的地址信息与第二接口接收到的读取数据的地址信息是否均为比特单元的地址信息；如果是，则产生冲突控制信号。

优选地，在检测到第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号包括：检测同一时刻在第一接口与第二接口中的其中一个接口接收到的读取数据的地址信息与另一个接口接收到的写入数据的地址信息是否均为比特单元的地址信息；如果是，则产生冲突控制信号。

优选地，采用冲突控制信号控制第一接口与第二接口在不同时刻从比特单元读取数据包括：在第一接口与第二接口中选取任一个接口继续按照原有方式从比特单元读取数据；延迟除选取的接口之外的另一个接口在同一时刻从比特单元读取数据。

优选地，采用冲突控制信号控制第一接口与第二接口在不同时刻分别对比特单元执行读取数据操作与写入数据操作包括：在第一接口与第二接口中选取任一个接口继续按照原有方式从比特单元读取数据；延迟除选取的接口之外的另一个接口在同一时刻向比特单元写入数据。

通过本发明实施例，采用处理电路，用于在检测到第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号；控制电路，与处理电路相连接，用于采用冲突控制信号控制第一接口与第二接口在不同时刻从比特单元读取数据，或者，采用冲突控制信号控制第一接口与第二接口在不同时刻分别对比特单元执行读取数据操作与写入数据操作，解决了相关技术中难以有效控制DP SRAM接口A和接口B同时从相同地址的比特单元读取数据或者在同一时刻接口A和接口B分别向相同地址的比特单元写入数据和读取数据的问题，进而降低了读操作模式所产生的噪声、提高了比特单元的稳定性，同时还能够降低比特单元的依赖性。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的数据的处理装置的结构框图；

图2是根据本发明优选实施例的数据的处理装置的结构框图；

图3是根据本发明实施例的控制信号的使能电路的结构框图；

图4是根据本发明优选实施例的控制信号的使能电路的结构框图；

图5是根据本发明实施例的控制信号的处理电路的结构框图；

图6是根据本发明优选实施例的控制信号的处理电路的结构框图；

图7是根据本发明实施例的数据的处理方法的流程图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

图1是根据本发明实施例的数据的处理装置的结构框图。如图1所示，该数据的处理装置可以包括：处理电路10，用于在检测到第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号；控制电路20，与处理电路相连接，用于采用冲突控制信号控制第一接口与第二接口在不同时刻从比特单元读取数据，或者，采用冲突控制信号控制第一接口与第二接口在不同时刻分别对比特单元执行读取数据操作与写入数据操作。

相关技术中，难以有效控制DP SRAM接口A和接口B同时从相同地址的比特单元读取数据或者在同一时刻接口A和接口B分别向相同地址的比特单元写入数据和读取数据。采用如图1所示的装置，通过对第一接口(相当于上述接口A)和第二接口(相当于上述接口B)是否同时从相同地址的比特单元读取数据，或者，第一接口与第二接口是否在同一时刻分别对比特单元执行读取数据操作与写入数据操作进行检测，由此可以在确定第一接口和第二接口同时从相同地址的比特单元读取数据，或者，第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号，然后采用该冲突控制信号可以对第一接口或第二接口从比特单元读取的数据进行延迟处理，或者，采用冲突控制信号控制第一接口与第二接口在不同时刻分别对比特单元执行读取数据操作与写入数据操作，以使得第一接口和第二接口并非同时从比特单元读取数据以及在不同时刻分别对比特单元执行读取数据操作与写入数据操作，由此解决了相关技术中难以有效控制DP SRAM接口A和接口B同时从相同地址的比特单元读取数据或者在同一时刻接口A和接口B分别向相同地址的比特单元写入数据和读取数据的问题，进而降低了读操作模式所产生的噪声、提高了比特单元的稳定性，同时还能够降低比特单元的依赖性。

优选地，如图2所示，上述处理电路10可以包括：一个或多个异或门电路100和一个或非门电路102；每个异或门电路100，均用于检测第一接口与第二接口是否同时从相同地址的比特单元读取数据，或者，检测第一接口与第二接口是否在同一时刻分别对比特单元执行读取数据操作与写入数据操作；或非门电路102，与一个或多个异或门电路100相连接，用于在每个异或门电路100均输出为是时，产生冲突控制信号。

在优选实施例中，每个异或门电路的两个输入端分别为第一接口和第二接口，如果第一接口和第二接口同时从相同地址的比特单元读取数据，则输出的电平相同(即第一接口和第二接口同时输入为0或者同时输入为1)，进而输出端为低电平(即为0)。而如果多个异或门电路中的每个异或门电路的输出端均为低电平(即均为0)，且多个异或门电路的输出端均为上述或非门电路的输入端，那么或非门电路的输出端则为高电平(即为1)，由此即可认定产生冲突控制信号。

在优选实施例中，每个异或门电路的两个输入端分别为第一接口和第二接口，如果第一接口和第二接口在同一时刻分别从相同地址的比特单元读取数据以及写入数据(假设在同一时刻第一接口向相同地址的比特单元写入数据而第二接口从相同地址的比特单元读取数据)，则输出的电平相同(即第一接口和第二接口同时输入为0或者同时输入为1)，进而输出端为低电平(即为0)。而如果多个异或门电路中的每个异或门电路的输出端均为低电平(即均为0)，且多个异或门电路的输出端均为上述或非门电路的输入端，那么或非门电路的输出端则为高电平(即为1)，由此即可认定产生冲突控制信号。

优选地，如图2所示，控制电路20可以包括：第一传输门电路200，用于对第一接口或第二接口在不同时刻读取的数据进行传输，或者，对第一接口或第二接口在不同时刻读取的数据或写入的数据进行传输；延时电路202，其一端与第一传输门电路200的一端相连接，其另一端与第二传输门电路204的一端相连接，用于对除第一传输门电路传输的数据对应的接口之外的另一个接口读取或写入的数据进行延时传输，或者对第二传输门电路传输的数据进行延时处理；第二传输门电路204，其另一端与第一传输门电路200的另一端相连接，用于对经过延迟电路进行延时处理后的数据进行传输，或者，对从比特单元读取的数据进行传输。

在优选实施例中，上述处理电路的输出端可以与第一传输门电路的P极相连接以及第二传输门电路的N极相连接。当处理电路输出高电平(即为1)时，上述第一传输门电路不导通，上述第二传输门电路导通；反之，当处理电路输出低电平(即为0)时，上述第一传输门电路导通，上述第二传输门电路不导通。由于在上述处理电路输出高电平(即为1)时，产生冲突控制信号，因而可以控制第一传输门电路不导通，而让第二传输门电路导通。此时，由于第二传输门电路又连接了一个延时电路，因此，可以对第一接口或者第二接口从相同地址的比特单元读取的数据进行延时处理，即可以使得接口A和接口B中的任一个接口(例如：接口A)继续按照原有的正常方式进行数据读取操作，而使得另外一个接口(例如：接口B)延迟从相同地址的比特单元读取数据，从而可以实现接口A和接口B在不同时刻从相同地址的比特单元读取数据。

图3是根据本发明实施例的控制信号的使能电路的结构框图。如图3所示，该控制信号的使能电路可以包括：一个或多个输入端30，其中，每个输入端30均可以包括：第一接口和第二接口，第一接口，用于接收向比特单元写入的第一数据或者从比特单元读取第一数据的第一地址信息，第二接口，用于接收向比特单元写入的第二数据或者从比特单元读取第二数据的第二地址信息；使能电路40，与一个或多个输入端30相连接，用于在检测到同一时刻比特单元的地址信息与第一地址信息或第二地址信息相同，或者，在检测到同一时刻第一地址信息与第二地址信息相同的情况下产生冲突控制信号；输出端50，与使能电路40相连接，用于输出冲突控制信号。

优选地，如图4所示，上述使能电路40可以包括：一个或多个异或门电路400和一个或非门电路402；每个异或门电路400，均用于根据同一时刻比特单元的地址信息与第一地址信息或第二地址信息是否相同检测第一接口与第二接口是否同时从比特单元读取数据，或者，根据同一时刻第一地址信息与第二地址信息是否相同检测第一接口与第二接口是否在同一时刻分别对比特单元执行读取数据操作与写入数据操作，其中，一个或多个异或门电路与一个或多个输入端呈一一对应的关系；或非门电路402，与一个或多个异或门电路400相连接，用于在每个异或门电路400均输出为是时，产生冲突控制信号。

在优选实施例中，每个异或门电路分别与一个输入端相对应，每个输入端可以为一组接口(即接口A和接口B)，如果接口A和接口B同时从相同地址的比特单元读取数据，则输出的电平相同(即接口A和接口B同时输入为低电平0或者同时输入为高电平1)，进而输出端为低电平(即为0)。而如果多个异或门电路中的每个异或门电路的输出端均为低电平(即均为0)，且多个异或门电路的输出端均为上述或非门电路的输入端，那么或非门电路的输出端则为高电平(即为1)，由此即可认定产生冲突控制信号。

在优选实施例中，每个异或门电路分别与一个输入端相对应，每个输入端可以为一组接口(即接口A和接口B)，如果接口A和接口B在同一时刻分别从相同地址的比特单元读取数据以及写入数据(假设在同一时刻接口A向相同地址的比特单元写入数据而接口B从相同地址的比特单元读取数据)，则输出的电平相同(即接口A和接口B同时输入为0或者同时输入为1)，进而输出端为低电平(即为0)。而如果多个异或门电路中的每个异或门电路的输出端均为低电平(即均为0)，且多个异或门电路的输出端均为上述或非门电路的输入端，那么或非门电路的输出端则为高电平(即为1)，由此即可认定产生冲突控制信号。

图5是根据本发明实施例的控制信号的处理电路的结构框图。如图5所示，该控制信号的处理电路可以包括：输入端60，用于接收冲突控制信号，其中，冲突控制信号是在第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到第一接口与第二接口在同一时刻分别对相同地址的比特单元执行读取数据操作与写入数据操作的情况下产生的；延时控制电路70，与输入端60相连接，用于根据冲突控制信号对第一接口或者第二接口中任一接口读取或写入的数据进行延时处理；输出端80，与延时控制电路70相连接，用于在不同时刻从相同地址的比特单元读取数据，或者，在不同时刻分别从相同地址的比特单元读取数据以及向相同地址的比特单元写入数据。

优选地，如图6所示，延时控制电路70可以包括：第一传输门电路700，用于第一接口或第二接口在不同时刻读取的数据进行传输，或者，对第一接口或第二接口在不同时刻读取的数据或写入的数据进行传输；延时电路702，其一端与第一传输门电路700的一端相连接，其另一端与第二传输门电路704的一端相连接，用于对除第一传输门电路传输的数据对应的接口之外的另一个接口读取或写入的数据进行延时传输，或者对第二传输门电路传输的数据进行延时处理；第二传输门电路704，其另一端与第一传输门电路700的另一端相连接，用于对经过延迟电路702进行延时处理后的数据进行传输，或者，对从比特单元读取的数据进行传输。

在优选实施例中，上述冲突控制信号可以输入至第一传输门电路的P极以及第二传输门电路的N极。由于上述冲突控制信号为高电平(即为1)，因而可以控制第一传输门电路不导通，而让第二传输门电路导通。此时，由于第二传输门电路又串联了一个延时电路，因此，可以对接口A或者接口B向相同地址的比特单元写入的数据进行延时处理，即可以使得接口A和接口B中的任一个接口(例如：接口A)继续按照原有的正常方式进行数据读取操作，而使得另外一个接口(例如：接口B)延迟从相同地址的比特单元读取数据，从而可以实现接口A和接口B在不同时刻从相同地址的比特单元读取数据。

图7是根据本发明实施例的数据的处理方法的流程图。如图7所示，该方法可以包括以下处理步骤：

步骤S702：在检测到第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号；

步骤S704：采用冲突控制信号控制第一接口与第二接口在不同时刻从比特单元读取数据，或者，采用冲突控制信号控制第一接口与第二接口在不同时刻分别对比特单元执行读取数据操作与写入数据操作。

采用如图7所示的方法，解决了相关技术中难以有效控制DP SRAM接口A和接口B同时从相同地址的比特单元读取数据或者在同一时刻接口A和接口B分别向相同地址的比特单元写入数据和读取数据的问题，进而降低了读操作模式所产生的噪声、提高了比特单元的稳定性，同时还能够降低比特单元的依赖性。

优选地，在步骤S702中，在检测到第一接口和第二接口同时从比特单元读取数据的情况下产生冲突控制信号可以包括以下操作：

步骤S1：检测在同一时刻第一接口接收到的读取数据的地址信息与第二接口接收到的读取数据的地址信息是否均为比特单元的地址信息；

步骤S2：如果是，则产生冲突控制信号。

优选地，在步骤S702中，在检测到第一接口与第二接口在同一时刻分别对比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号可以包括以下步骤：

步骤S3：检测同一时刻在第一接口与第二接口中的其中一个接口接收到的读取数据的地址信息与另一个接口接收到的写入数据的地址信息是否均为比特单元的地址信息；

步骤S4：如果是，则产生冲突控制信号。

优选地，在步骤S704中，采用冲突控制信号控制第一接口与第二接口在不同时刻从比特单元读取数据可以包括以下步骤：

步骤S5：在第一接口与第二接口中选取任一个接口继续按照原有方式从比特单元读取数据；

步骤S6：延迟除选取的接口之外的另一个接口在同一时刻从比特单元读取数据。

在优选实施例中，可以对接口A或者接口B从相同地址的比特单元读取的数据进行延时处理，即可以使得接口A和接口B中的任一个接口(例如：接口A)继续按照原有的正常方式执行数据读取操作，而使得另外一个接口(例如：接口B)延迟从相同地址的比特单元读取数据，从而可以实现接口A和接口B在不同时刻从相同地址的比特单元读取数据，由此可以有效地避免接口A和接口B同时对相同地址的比特单元进行访问。

优选地，在步骤S704中，采用冲突控制信号控制第一接口与第二接口在不同时刻分别对比特单元执行读取数据操作与写入数据操作可以包括以下操作：

步骤S7：在第一接口与第二接口中选取任一个接口继续按照原有方式从比特单元读取数据；

步骤S8：延迟除选取的接口之外的另一个接口在同一时刻向比特单元写入数据。

从以上的描述中，可以看出，上述实施例实现了如下技术效果(需要说明的是这些效果是某些优选实施例可以达到的效果)：采用本发明实施例所提供的技术方案，通过对接口A和接口B是否同时向相同地址的比特单元写入数据进行检测，由此可以在确定接口A和接口B同时从相同地址的比特单元读取数据或者在同一时刻接口A和接口B分别向相同地址的比特单元写入数据和读取数据的情况下产生冲突控制信号，然后采用该冲突控制信号可以对接口A或接口B从比特单元读取的数据进行延迟处理，或者，采用冲突控制信号控制接口A与接口B在不同时刻分别对比特单元执行读取数据操作与写入数据操作，以避免接口A和接口B同时对相同地址的比特单元进行访问，由此解决了相关技术中难以有效控制DPSRAM接口A和接口B同时从相同地址的比特单元读取数据或者在同一时刻接口A和接口B分别向相同地址的比特单元写入数据和读取数据的问题，进而降低了读操作模式所产生的噪声、提高了比特单元的稳定性，同时还能够降低比特单元的依赖性。

显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种数据的处理装置，其特征在于，包括：

处理电路，用于在检测到第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到所述第一接口与所述第二接口在同一时刻分别对所述比特单元执行读取数据操作与写入数据操作的情况下产生冲突控制信号；

控制电路，与所述处理电路相连接，用于采用所述冲突控制信号控制所述第一接口与所述第二接口在不同时刻从所述比特单元读取数据，或者，采用所述冲突控制信号控制所述第一接口与所述第二接口在不同时刻分别对所述比特单元执行读取数据操作与写入数据操作；

其中，所述处理电路包括：一个或多个异或门电路和一个或非门电路；每个异或门电路，均用于检测所述第一接口与所述第二接口是否同时从所述比特单元读取数据，或者，检测所述第一接口与所述第二接口是否在同一时刻分别对所述比特单元执行所述读取数据操作与所述写入数据操作；所述或非门电路，与所述一个或多个异或门电路相连接，用于在每个异或门电路均输出为是时，产生所述冲突控制信号。

2.根据权利要求1所述的装置，其特征在于，所述控制电路包括：

第一传输门电路，用于对所述第一接口或所述第二接口在不同时刻读取的数据进行传输，或者，对所述第一接口或所述第二接口在不同时刻读取的数据或写入的数据进行传输；

延时电路，其一端与所述第一传输门电路的一端相连接，其另一端与第二传输门电路的一端相连接，用于对除所述第一传输门电路传输的数据对应的接口之外的另一个接口读取或写入的数据进行延时传输，或者对所述第二传输门电路传输的数据进行延时处理；

所述第二传输门电路，其另一端与所述第一传输门电路的另一端相连接，用于对经过所述延时电路进行延时处理后的数据进行传输，或者，对从所述比特单元读取的数据进行传输。

3.一种控制信号的生成电路，其特征在于，包括：

一个或多个输入端，其中，每个输入端均包括：第一接口和第二接口，所述第一接口，用于接收向比特单元写入的第一数据或者从所述比特单元读取所述第一数据的第一地址信息，所述第二接口，用于接收向所述比特单元写入的第二数据或者从所述比特单元读取所述第二数据的第二地址信息；

使能电路，与所述一个或多个输入端相连接，用于在检测到同一时刻所述比特单元的地址信息与所述第一地址信息或所述第二地址信息相同，或者，在检测到同一时刻所述第一地址信息与所述第二地址信息相同的情况下产生冲突控制信号；

输出端，与所述使能电路相连接，用于输出所述冲突控制信号；

其中，所述使能电路包括：一个或多个异或门电路和一个或非门电路；每个异或门电路，均用于根据同一时刻所述比特单元的地址信息与所述第一地址信息是否相同，或者，根据同一时刻所述比特单元的地址信息与所述第二地址信息是否相同检测所述第一接口与所述第二接口是否同时从所述比特单元读取数据，或者，根据同一时刻所述第一地址信息与所述第二地址信息是否相同检测所述第一接口与所述第二接口是否在同一时刻分别对所述比特单元执行读取数据操作与写入数据操作，其中，所述一个或多个异或门电路与所述一个或多个输入端呈一一对应的关系；所述或非门电路，与所述一个或多个异或门电路相连接，用于在每个异或门电路均输出为是时，产生所述冲突控制信号。

4.一种控制信号的处理电路，其特征在于，包括：

输入端，用于接收冲突控制信号，其中，所述冲突控制信号是在第一接口和第二接口同时从相同地址的比特单元读取数据，或者，检测到所述第一接口与所述第二接口在同一时刻分别对所述比特单元执行读取数据操作与写入数据操作的情况下产生的；

延时控制电路，与所述输入端相连接，用于根据所述冲突控制信号对所述第一接口或者所述第二接口中任一接口读取或写入的数据进行延时处理；

输出端，与所述延时控制电路相连接，用于在不同时刻从所述比特单元读取数据，或者，在不同时刻分别从所述比特单元读取数据以及向所述比特单元写入数据；

其中，所述延时控制电路包括：第一传输门电路，用于对所述第一接口或所述第二接口在不同时刻读取的数据进行传输，或者，对所述第一接口或所述第二接口在不同时刻读取的数据或写入的数据进行传输；延时电路，其一端与所述第一传输门电路的一端相连接，其另一端与第二传输门电路的一端相连接，用于对除所述第一传输门电路传输的数据对应的接口之外的另一个接口读取或写入的数据进行延时传输，或者对所述第二传输门电路传输的数据进行延时处理；所述第二传输门电路，其另一端与所述第一传输门电路的另一端相连接，用于对经过所述延时电路进行延时处理后的数据进行传输，或者，对从所述比特单元读取的数据进行传输。