-
Die Erfindung betrifft eine statische
Speicherzelle mit Dual-Port nach dem Oberbegriff des Anspruchs 1
und einen zugehörigen
Halbleiterspeicherbaustein nach dem Oberbegriff des Anspruchs 4.
-
Allgemein umfasst eine herkömmliche
statische Speicherzelle mit Dual-Port
eine Wortleitung, ein Bitleitungspaar und sechs Transistoren, die
zwischen einer Abtaststeuerleitung und einer Abtastbitleitung eingeschleift
sind, so dass ein Lesevorgang und ein Abtast(-Lese)vorgang gleichzeitig
ausgeführt
werden können.
-
1 zeigt
eine herkömmliche
statische Speicherzelle mit Dual-Port, die NMOS-Transistoren N1
bis N4 und PMOS-Transistoren P1 und P2 umfasst.
-
Wie aus 1 ersichtlich ist, ist ein Gateanschluss
des NMOS-Transistors N1 mit einer Wortleitung WL verbunden, während ein
Sourceanschluss des NMOS-Transistors N1 entweder mit einem Knoten
n1 oder mit einer Bitleitung BL verbunden ist und ein Drainanschluss
desselben entsprechend mit der Bitleitung BL oder mit dem Knoten
n1 verbunden ist. Der PMOS-Transistor P1 und der NMOS-Transistor
N3 bilden einen Inverter 11, der zwischen dem Knoten n1
und einem Knoten n2 eingeschleift ist. Der PMOS-Transistor P2 und der
NMOS-Transistor N4 bilden einen Inverter 12, der zwischen dem Knoten
n2 und dem Knoten n1 eingeschleift ist. Ein Gateanschluss des NMOS-Transistors
N2 ist mit einer Abtaststeuerleitung SS verbunden, ein Sourceanschluss
des NMOS-Transistors N2 ist entweder mit dem Knoten n2 oder mit
einer Abtastbitleitung SL verbunden und ein Drainanschluss des NMOS-Transistors
N2 ist entsprechend mit der Abtastbitleitung SL oder mit dem Knoten
n2 verbunden.
-
Das Schaltbild der herkömmlichen
statischen Speicherzelle mit DualPort aus 1 ist im US-Patent 6,005,795 offenbart.
Bei der in 1 dargestellten
statischen Speicherzelle mit Dual-Port wird ein Signal mit einem
hohen logischen Pegel an die Wortleitung WL und die Abtaststeuerleitung
SS angelegt, wenn ein Lesevorgang und ein Abtastvorgang gleichzeitig
durchgeführt
werden. Deshalb sind die NMOS-Transistoren N1 und N2 leitend geschaltet
und in den Knoten n1 und n2 gespeicherte Daten werden zur Bitleitung
BL bzw. zur Abtastbitleitung SL übertragen.
-
Da die herkömmliche statische Speicherzelle
mit Dual-Port kein Bitlei-stungspaar,
sondern nur eine einzelne Bitleitung aufweist, kann jedoch für einen
Lesevorgang kein Differenzverstärker
benutzt werden. Entsprechend kann das Problem auftreten, dass die
Lesezeit bei der Durchführung
eines Datenlesevorgangs relativ lang ist.
-
D Zudem hat die herkömmliche
statische Speicherzelle mit Dual-Port die Unzulänglichkeit, dass während eines
Schreibvorgangs Daten in einen Zwischenspeicher, der von den Invertern 11 und 12 gebildet
wird, nur so lange präzise
geschrieben werden können,
wie eine erhöhte
Spannung, die größer ist
als eine Versorgungsspannung VCC, an die Wortleitung WL angelegt
wird.
-
2 zeigt
ein anderes Ausführungsbeispiel
einer herkömmlichen
statischen Speicherzelle mit Dual-Port. Die Schaltung der herkömmlichen
statischen Speicherzelle mit Dual-Port aus 2 ist nahezu gleich der Schaltung der
Speicherzelle aus 1,
außer
dass die Speicherzelle aus 2 einen
PMOS-Transistor P3 anstelle des NMOS-Transistors N2 aus 1 aufweist.
-
Das Schaltbild der herkömmlichen
statischen Speicherzelle mit Dual-Port aus 2 ist
im US-Patent 5,754,468 offenbart. Die in 2 dargestellte statische Speicherzelle
mit Dual-Port weist ebenfalls kein Bitleitungspaar in der Speicherzelle
auf. Entsprechend kann für
einen Lesevorgang kein Differenzverstärker benutzt werden und deshalb
ist die Datenlesezeit ebenfalls relativ lang. Zudem wird auch hier
eine erhöhte
Spannung benötigt,
die für
einen korrekten Schreibvorgang an die Wortleitung WL anzulegen ist.
-
3 zeigt
ein weiteres Ausführungsbeispiel
einer herkömmlichen
statischen Speicherzelle mit Dual-Port, die NMOS-Transistoren N5
bis N8 und PMOS-Transistoren P4 und P5 umfasst.
-
Ein Gateanschluss des NMOS-Transistors
N5 ist mit einer Wortleitung WL verbunden, ein Sourceanschluss des
NMOS-Transistors N5 ist entweder mit einem Knoten n3 oder mit einer
Bitleitung BL verbunden und ein Drainanschluss des NMOS-Transistors
N5 ist entsprechend mit der Bitleitung BL oder mit dem Knoten n3
verbunden. Der PMOS-Transistor P4 und der NMOS-Transistor N7 bilden
einen Inverter 13, der zwischen dem Knoten n3 und einem
Knoten n4 eingeschleift ist. Ein Gateanschluss des NMOS-Transistors
N6 ist mit der Wortleitung WL verbun den, ein Sourceanschluss des
NMOS-Transistors N6 ist entweder mit einem Knoten n4 oder mit einer
komplementären
Bitleitung BLB verbunden und ein Drainanschluss des NMOS-Transistors N6
ist entsprechend mit der komplementären Bitleitung BLB oder mit
dem Knoten n4 verbunden. Ein Gateanschluss des NMOS-Transistors
N9 ist mit einer Abtaststeuerleitung SS verbunden, ein Sourceanschluss
des NMOS-Transistors N9 ist entweder mit dem Knoten n4 oder mit
einer Abtastbitleitung SL verbunden und ein Drainanschluss des NMOS-Transistors
N6 ist entsprechend mit der Abtastbitleitung SL oder mit dem Knoten n4
verbunden.
-
Bei der in 3 dargestellten herkömmlichen statischen Speicherzelle
mit Dual-Port speichern die Knoten n3 und n4 während eines Schreibvorgangs
Daten mit einem hohen Logikpegel bzw. mit einem niedrigen Logikpegel.
Dann werden das Bitleitungspaar BL/BLB und die Abtastbitleitung
SL während
eines Vorladevorgangs auf den hohen Logikpegel geladen. Hierbei
werden Befehle für
einen Lesevorgang und einen Abtast(-Lesevorgang gleichzeitig angelegt.
Nachfolgend wird die Betriebsweise dieser statischen Speicherzelle mit
Dual-Port in dieser angenommenen Situation beschrieben.
-
Ein Signal mit hohem Logikpegel wird
an die Wortleitung WL und die Abtaststeuerleitung SS angelegt, und
die NMOS-Transistoren N5, N6 und N9 werden leitend geschaltet. Dann
werden alle positiven (+) Lai Jungen auf der komplementären Bitleitung
BLB und der Abtastbitleitung SL an den Knoten n4 abgeführt, und
zusammen mit den positiven Ladungen werden Rauschsignale an den
Knoten n4 angelegt. Daraus resultiert das Problem einer abnehmenden
Rauschtoleranz.
-
Entsprechend müssen die NMOS-Transistoren
N7 und N8, um den Rauscheinfluss an den Knoten n3 und n4 zu reduzieren,
so ausgeführt
sein, dass sie eine große
Kanalbreite haben, damit die in die Knoten n3 und n4 abgeführten Ladungen
schnell entladen werden können.
Das bedeutet, dass das Rauschen am Knoten n4 der Schaltung aus 3 fast doppelt so groß ist wie
das Rauschen am Knoten n2 der Schaltung mit sechs Transistoren aus 1 oder 2, so dass es notwendig ist, die Größe der NMOS-Transistoren
N7 und N8 zu erhöhen,
um das Rauschen zu reduzieren. Dies hat aber das Problem zur Folge,
dass mit dem Ansteigen der Transistorgröße auch die Layoutfläche des
Transistors ansteigt.
-
Aufgabe der Erfindung ist es, eine
statische Speicherzelle mit Dual-Port anzugeben, welche die oben beschriebenen
Unzulänglichkeiten
der herkömmlichen
statischen Speicherzellen mit Dual-Port ganz oder teilweise vermeidet
und dazu mit relativ geringer Layoutfläche, hoher Betriebsgeschwindigkeit
und hoher Rauschtoleranz realisierbar ist, sowie einen zugehörigen Halbleiterspeicherbaustein
zur Verfügung
zu stellen.
-
Die Erfindung löst diese Aufgabe durch eine
statische Speicherzelle mit den Merkmalen des Patentanspruchs 1
und durch einen zugehörigen
Halbleiterspeicherbaustein mit den Merkmalen des Patentanspruchs 4.
-
Vorteilhafte Weiterbildungen der
Erfindung sind in den abhängigen
Ansprüchen
angegeben.
-
Durch die vorliegende Erfindung wird
eine statische Speicherzelle mit Dual-Port und ein zugehöriger Halbleiterspeicherbaustein
zur Verfügung
gestellt, die in der Lage sind, mit hoher Geschwindigkeit und Rauschtoleranz
bei begrenzter Layoutfläche
zu arbeiten.
-
Vorteilhafte, nachfolgend beschriebene
Ausführungsformen
der Erfindung sowie die zu deren besserem Verständnis oben erläuterten,
herkömmlichen
Ausführungsbeispiele
sind in den Zeichnungen dargestellt. Es zeigen:
-
1 ein
Schaltbild einer herkömmlichen
statischen Speicherzelle mit Dual-Port;
-
2 ein
Schaltbild einer anderen herkömmlichen
statischen Speicherzelle mit Dual-Port;
-
3 ein
Schaltbild einer weiteren herkömmlichen
statischen Speicherzelle mit Dual-Port;
-
4 ein
Schaltbild einer erfindungsgemäßen statischen
Speicherzelle mit Dual-Port;
-
5 ein
Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbausteins
mit der statischen Speicherzelle mit Dual-Port aus 4;
-
6A eine
Layoutansicht einer herkömmlichen
Speicherzelle mit Dual-Port; und
-
6B eine
Layoutansicht einer erfindungsgemäßen Speicherzelle mit Dual-Port.
-
4 zeigt
ein Schaltbild einer erfindungsgemäßen statischen Speicherzelle
mit Dual-Port, die NMOS-Transistoren N5 bis N8 und PMOS-Transistoren P4,
P5 und P6 umfasst. Die Verschaltung dieser Transistoren N5 bis N8,
P4 bis P6 ist aus 4 ersichtlich
und entspricht derjenigen von 3,
auf deren obige Beschreibung Bezug genommen werden kann, mit Ausnahme
des PMOS-Transistors P6 von 4,
der anstelle des NMOS-Transistors N9 von 3 vorgesehen ist.
-
Die Funktion der Schaltung aus 4 wird nachfolgend beschrieben.
Hierzu sei angenommen, dass während
eines Schreibvorgangs ein niedriger Logikpegel und ein hoher Logikpegel
an einen Knoten n3 bzw. an einen Knoten n4 angelegt werden.
-
Dann wird während eines Vorladevorgangs
ein Bitleitungspaar BL/BLB auf einen hohen logischen Pegel geladen
und eine Abtastbitleitung SL wird auf einen niedrigen logischen
Pegel vorentladen.
-
In diesem Zustand wird, wenn ein
Lesevorgang und ein Abtast(-Lese)vorgang gleichzeitig durchgeführt werden,
ein hoher Logikpegel auf einer Wortleitung WL und ein niedriger
Logikpegel auf einer Abtaststeuerleitung SS eingestellt, so dass
die NMOS-Transistoren N5 und N6 und der PMOS-Transistor P6 leitend
geschaltet werden. Dann wird positive Ladung (+) auf einer Bitleitung
BL des Bitleitungspaares BL/BLB zum Knoten n3 gezogen und negative
Ladung (-) auf der Abtastleitung SL wird zum Knoten n4 gezogen.
Rauschen, das den Knoten n4 aus 4 negativ
beeinflusst, sinkt verglichen mit dem Rauschpegel der Schaltung
aus 3 auf die Hälfte ab.
Das bedeutet, dass das Rauschen sich in der Schaltung von 3 auf den Knoten n4 konzentriert,
während
es sich bei der Schaltung aus 4 auf
die Knoten n3 und n4 verteilt. Entsprechend wird die Rauschtoleranz
verbessert.
-
Das bedeutet, dass die NMOS-Transistoren
N7 und N8 bei der Schaltung aus 4 mit
kleineren Abmessungen im Vergleich zur Schaltung aus 3 ausgeführt werden können, weil
die das Rauschen verursachenden Elemente auf die Knoten n3 und n4
des Zellenzwischenspeichers verteilt werden. Entsprechend kann die
Layoutgröße der Speicherzelle
mit Dual-Port verkleinert werden.
-
5 zeigt
ein Blockschaltbild eines erfindungsgemäßen Halbleiterspeicherbausteins
mit der statischen Speicherzelle mit Dual-Port aus 4.
-
Wie aus 5 ersichtlich ist, umfasst der Halbleiterspeicherbaustein
ein Speicherzellenfeld 10, einen Lese-/Schreibzeilendecoder 12,
einen Abtastzeilendecoder 14, einen Abtastzwischenspeicher 16,
eine Vorladeschaltung 18, eine Vorentladeschaltung 28,
ein Dateneingabe-/Datenausgabegatter 22, einen Abtastverstärker 20,
eine Dateneingabe/Datenausgabeschaltung 26 und einen Spaltendecoder 24.
-
Der Lese-/Schreibzeilendecoder 12 decodiert
eine Lese-/Schreibzeilenadresse RWRA während eines Lese-/Schreibvorgangs
und wählt
aus Wortleitungen WL1 bis WLi eine Wortleitung WL aus. Der Abtastzeilendecoder 14 decodiert
eine abgetastete Adresse SA und wählt aus Abtaststeuerleitungen
SS1 bis SSi eine Abtaststeuerleitung SS aus. Der Abtastzwischenspeicher 16 speichert
Daten zwischen, die von Abtastbitleitungen SL1 bis SLj in Abhängigkeit
von einem Abtastfreigabesignal SE ausgegeben werden, und erzeugt
ein Abtastausgabesignal Sout. Die Vorladeschaltung 18 lädt eine
Mehrzahl von Bitleitungspaaren BL1/BL1B, ..., BLj/BLjB vor und die
Vorentladeschaltung 28 entlädt vorab die Abtastbitleitungen
SL1 bis SLj. Das Dateneingabe-/Datenausgabegatter 22 gibt in Abhängigkeit
von Spaltenauswahlsignalen Y1 bis Yj Daten auf die Bitleitungspaare
BL1/BL1 B, ..., BLj/BLjB bzw. von diesen ab. Der Abtastverstärker 20 verstärkt eine
Differenzspannung zwischen dem entsprechenden Bitleitungspaar BL1/BL1B,
..., BLj/BLjB. Der Spaltendecoder 24 decodiert während des
Lese-/Schreibvorgangs eine Spaltenadresse RWCA und erzeugt aus den
Spaltenauswahlsignalen Y1 bis Yj ein Spaltenauswahlsignal Y. Die
Dateneingabe-/Datenausgabeschaltung 26 erzeugt Ausgabedaten Dout
durch Empfangen der vom Abtastverstärker 20 ausgegebenen
Daten und überträgt Eingabedaten Din,
die von einem Dateneingabeanschluss in das Dateneingabe-/Datenausgabegatter
22 eingegeben werden.
-
Die Funktion der in 5 dargestellten erfindungsgemäßen statischen
Speicherzelle entspricht ersichtlich derjenigen aus 4, so dass hierzu auf die obige diesbezügliche Beschreibung
verwiesen werden kann.
-
Nachfolgend wird die Funktion des
Speicherbausteins aus 5 unter
der Voraussetzung beschrieben, dass die Lese- und Abtastvorgänge gleichzeitig
durchgeführt
werden und ein hoher Logikpegel und ein niedriger Logikpegel im
Knoten n3 bzw. im Knoten n4 gespeichert sind.
-
Während
eines Vorladevorgangs werden die Bitleitungspaare BL1/BL1 B, ...,
BLj/BLjB von der Vorladeschaltung 18 auf einen hohen logischen
Pegel vorgeladen und die Abtastbitleitungen SL1 bis SLj werden von
der Vorentladeschaltung 28 auf einen niedrigen logischen
Pegel vorentladen.
-
Während
eines Lesevorgangs wird nach dem Vorladevorgang eine Wortleitung
WL1 vom Lese-/Schreibzeilendecoder 12 ausgewählt und eine Abtaststeuerleitung
SS1 wird vom Abtastzeilendecoder 14 ausgewählt, so
dass die NMOS-Transistoren N5, N6 und der PMOS-Transistor P6 leitend
geschaltet werden.
-
In diesem Zustand werden positive
Ladungen von den komplementären
Bitleitungen BL1B bis BLjB der Bitleitungspaare BL1/BL1B, ..., BLj/BLjB
in den Knoten n4 gezogen. Es wird jedoch keine Ladung von den Abtastbitleitungen
SL1 bis SLj in den Knoten n4 gezogen.
-
Nun sei alternativ angenommen, dass
umgekehrt ein niedriger Logikpegel und ein hoher Logikpegel im Knoten
n3 bzw. n4 gespeichert ist. Für
diese, zur bereits beschriebenen Situation konträre Situation ergibt sich folgende
Funktionsweise.
-
Während
eines Vorladevorgangs werden die Bitleitungspaare BL1/BL1B, ...,
BLj/BLjB auf einen hohen logischen Pegel vorgeladen und die Abtastbitleitungen
SL1 bis SLj werden auf einen niedrigen logischen Pegel vorentladen.
-
Während
eines Lesevorgangs wird nach dem Vorladevorgang eine Wortleitung
WL1 vom Lese-/Schreibzeilendecoder 12 ausgewählt und eine Abtaststeuerleitung
SS 1 wird vom Abtastzeilendecoder 14 ausgewählt, so
dass die NMOS-Transistoren N5, N6 und der PMOS-Transistor P6 leitend
geschaltet werden.
-
Hierbei werden positive Ladungen
von den Bitleitungen BL1 bis BLj der Bitleitungspaare BL1/BL1 B, ...,
BLj/BLjB in den Knoten n3 gezogen, es wird jedoch keine Ladung von
den komplementären
Bitleitungen BL1 B bis BLjB der Bitleitungspaare BL1/BL1 B, ...,
BLj/BLjB in den Knoten n3 gezogen. Zudem werden die positiven Ladungen
am Knoten n4 zu den Abtastbitleitungen SL1 bis SLj übertragen.
Entsprechend sind die das Rauschen verursachenden Elemente auf die
Knoten n3 und n4 verteilt. Daraus resultiert, dass die Rauschtoleranz
der erfindungsgemäßen Speicherzelle
erhöht
wird. Deshalb hat ein erfindungsgemäßer Halbleiterspeicherbaustein
den Vorteil, dass durch die erhöhte
Rauschtoleranz die NMOS-Transistoren N7 und N8 verglichen mit einem
herkömmlichen
Halbleiterspeicherbaustein nicht größer ausgeführt werden müssen.
-
Tabelle 1 zeigt ein simuliertes Ergebnis
der Rauschtoleranz der Schaltungen aus 3 und 4,
das verschiedene Faktoren berücksichtigt,
welche die Rauschtoleranz beeinflussen, wie Versorgungsspannung, Temperatur
und Prozessbedingungen.
-
-
Die Einträge F und S in der Spalte Prozessbedingungen
in Tabelle 1 bezeichnen eine schlechte bzw. eine gute Bedingung
und N bezeichnet eine normale Bedingung. Zudem bezeichnet der erste
Buchstabe eine Prozessbedingung zum Herstellen von NMOS-Transistoren
und der zweite Buchstabe bezeichnet eine Prozessbedingung zum Herstellen
von PMOS-Transistoren.
-
Wie aus der Tabelle 1 ersichtlich
ist, ist im Fall Nr. 6 die Versorgungsspannung 3V, die Temperatur 125°C, der NMOS-Transistor
wird bei einer schlechten Bedingung hergestellt und der PMOS-Transistor
wird bei einer guten Bedingung hergestellt und die Rauschtoleranz
der Schaltung aus 4 ist
größer als
die Rauschtoleranz der Schaltung aus 3.
Das bedeutet, dass die herkömmliche
statische Speicherzelle mit Dual-Port
im Fall Nr. 6 Daten eventuell nicht korrekt zwischenspeichert, weil
die Funktionscharakteristik verschlechtert ist.
-
6A zeigt
eine Layoutansicht einer herkömmlichen
statischen Speicherzelle mit Dual-Port, in der aktive Gebiete und
Gatebereiche der NMOS-Transistoren N5 bis N9 und der PMOS-Transistoren
P4 und P5 dargestellt sind.
-
Ein aktives Gebiet der NMOS-Transistoren
N5 bis N9 ist mit dem Bezugszeichen 30 bezeichnet und ein
aktives Gebiet der PMOS-Transistoren
P4 und P5 ist mit dem Bezugszeichen 32 bezeichnet.
-
Gatebereiche 34, 38, 36 der
entsprechenden NMOS-Transistoren N5, N6 und N9 liegen über dem
aktiven Gebiet 30. Ein gemeinsamer Gatebereich 40 des
NMOS-Transistors N7 und des PMOS-Transistors P4 und ein gemeinsamer
Gatebereich 42 des NMOS-Transistors N8 und des PMOS-Transistors
P5 liegen über den
aktiven Gebieten 30 und 32.
-
6B zeigt
eine Layoutansicht einer erfindungsgemäßen Speicherzelle mit Dual-Port,
in der aktive Gebiete und Gatebereiche der NMOS-Transistoren N5 bis N9 und der PMOS-Transistoren
P4, P5 und P6 dargestellt sind.
-
Ein aktives Gebiet der NMOS-Transistoren
N5 bis N9 ist mit dem Bezugszeichen 50 bezeichnet und ein
aktives Gebiet der PMOS-Transistoren
P4, P5 und P6 ist mit dem Bezugszeichen 52 bezeichnet.
-
Gatebereiche 54, 56 der
entsprechenden NMOS-Transistoren N5, N6 liegen über dem aktiven Gebiet 50.
Ein gemeinsamer Gatebereich 60 des NMOS-Transistors N7
und des PMOS-Transistors P4 und ein gemeinsamer Gatebereich 62 des
NMOS-Transistors N8 und des PMOS-Transistors
P5 liegen über
den aktiven Gebieten 50 und 52. Ein Gatebereich 58 des
PMOS-Transistors P6 liegt über
dem aktiven Gebiet 52.
-
Wie aus 6A ersichtlich ist, ist bei dem herkömmlichen
statischen Speicher mit Dual-Port die Anzahl der PMOS-Transistoren
und die Anzahl der NMOS-Transistoren stark unausgeglichen. Insbesondere
gibt es deutlich mehr NMOS-Transistoren als PMOS-Transistoren. Entsprechend
ist die Layoutgröße der herkömmlichen
Speicherzelle relativ hoch.
-
Wie aus 6B ersichtlich ist, ist hier die Anzahl
von PMOS-Transistoren
und NMOS-Transistoren ausgeglichener, so dass die Layoutgröße der erfindungsgemäßen Speicherzelle
im Vergleich zur herkömmlichen
Speicherzelle relativ klein ist.
-
In 6A sind
die NMOS-Transistoren N7 und N8 aus 3 mit
der gleichen Kanalbreite dargestellt wie der PMOS-Transistor P6
der Schaltung aus 4,
und die zur Tabelle 1 gehörende
Simulation wurde unter dieser Annahme gleicher Kanalbreiten durchgeführt.
-
Entsprechend vergrößert sich
die Gesamtlayoutfläche
der herkömmlichen
Speicherzelle der Schaltung aus 3,
wenn dort die NMOS-Transistoren
N7 und N8 mit einer größeren Kanalbreite
entworfen werden.
