DE69823263T2 - Kleinleistungsspeicher mit selektiver Voraufladungsschaltung - Google Patents

Kleinleistungsspeicher mit selektiver Voraufladungsschaltung Download PDF

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Description

  • Diese Erfindung bezieht sich allgemein auf Random Access Memory (RAM) Vorrichtungen, und bezieht sich insbesondere auf eine verbesserte Bit-Leitungs-Voraufladungs-Schaltung, um eine Energieabnahme während Speicherleseoperationen zu verringern.
  • Ein RAM mit niedriger Leistung nach dem Oberbegriff des unabhängigen Anspruchs ist aus der US 5,521,875 bekannt, die nachfolgend diskutiert wird.
  • 1 stellt einen traditionellen RAM 100 dar. Zur Vereinfachung der Beschreibung davon besitzt der RAM 100 einen 7 Bit Adressen-Eingang und ein 6 Bit breites Datenwort (d.h. 6 Bits pro jeder adressierten Stelle). Die gesamte Anzahl von Bit-Zellen in dem Kern-Speicher-Feld 120 beträgt deshalb 6 × 27 = 6 × 128 = 768, und ist in 16 Reihen und 48 Bit-Spalten 15 organisiert. Jede Reihe ist in 8 Worte aus Daten segmentiert.
  • Die 48 Spalten sind in 6 Gruppen, kennzeichnend für die 6 Bit Positionen in jedem Datenwort, unterteilt. Jede Gruppe aus 8 Spalten-Zellen wird gemeinsam eine 8-zu-1 Lese-Schreib-Spalten-Mux (multiplexierte Umschaltvorrichtung) 130, einen Kombinations-Leseverstärker („sense amp") & Schreib-Puffer 140 und Daten-I/O-Register 150 teilen. Auch teilen alle individuellen RAM-Zellen in jeder Reihe gemeinsam dieselbe Wortzeile WL 161. Alle Zellen in jeder Spalte teilen gemeinsam dieselbe Bit-Leitung oder Bit-Leitungs-Paare, die die Daten in jede RAM-Zelle hineinführen oder davon herausführen.
  • In einer typischen Leseoperation empfängt der RAM eine 7 Bit Quellen-Adresse von einem Eingangsanschluss ADD [6:0] 172 und verriegelt sie in dem Adressenregister 170. Die oberen 4 Bits dieser Quellen-Adresse treten in den Reihen-Decodierer 160 ein, um 1 aus den 16 Reihen bzw. Zeilen auszuwählen und um eine geeignete WL 161 für die ausgewählte Reihe zu aktivieren. Auf die 48 Bit-Zellen auf der ausgewählten Reihe wird zur selben Zeit durch die Wortleitung 161 zugegriffen, und sie beginnen damit, Speicher-Daten-Signale auf die 48 Spalten-Bit-Zeilen auszuwählen. Dabei treten die unteren 3 Bits der Quellen-Adresse gleichzeitig in den Spalten-Decodierer 180 ein, um 1 aus den 8 Spalten entsprechend dem Datenwort, auf das durch Aktivieren der geeigneten Spalten-Auswahl YS 171 zugegriffen werden soll, auszuwählen.
  • Wenn einmal die geeignete Spalten-Auswahl YS 171 aufgestellt ist, werden die 6 Bits von Daten entsprechend dem ausgewählten Daten-Wort, das gelesen werden soll, von den 48 Bit Leitungen innerhalb der ausgewählten Reihe über 6 8-zu-1-Spalten-MUXs 130 verschoben. Diese 6 Datensignale treten in die 6 zugeordneten Leseverstärker 140 ein, um die abschließenden, großen Datensignale zu erzeugen, die dann eine Daten-I/O 150 ansteuern, um DOUT [5:0] 151 zu erzeugen.
  • Voraufladungsvorrichtungen 140 sind in dem RAM 100 umfasst, um die Fähigkeit von Leseverstärkern, die Informationen, enthalten in den ausgewählten Zellen, zu erfassen, ebenso wie den Erfassungsprozess selbst zu beschleunigen.
  • Eine Schreiboperation für den RAM 100 ist ähnlich zu einem Adressen-Decodier- und Speicherzellenzugriff, verwendet in der vorstehend angegebenen Leseoperation, mit der Ausnahme, dass die Schreibdaten DIN [5:0] 152 die Schreibpuffer (Teil des Blocks 140) ansteuern, die wiederum über den 1-zu-8 MUX 130 und auf ausgewählten Spalten-Bit-Leitungen ansteuern, und werden schließlich in die spezifizierten Speicherzellen innerhalb des Speicherfelds 120 hineingeschrieben.
  • 2A stellt eine typische MOS-Statik-RAM-Zelle 221 dar, die das Speicher-Kern-Feld 120 enthalten kann. Hierbei sind ein PMOS-Transistor 127 & ein NMOS-Transistor 223 in Reihe verbunden, um einen ersten Invertierer der Speicherzelle zu bilden, und ein PMOS 228 & ein NMOS 224 sind in Reihe verbunden, um den verbleibenden Invertierer zu bilden. Diese zwei Invertierer sind in einer Art einer positiven Rückführung verbunden, um eine Verriegelungs-Speichervorrichtung zu erzeugen. Der NMOS 225 & NMOS 226-Transistor dienen als Übertragungs-Gates oder Durchgangs-Transistoren, die die Verrie-gelungs-Speicherzelle mit einem Bit-Leitungs-Paar BLH 215 & BLL 216 verbinden. Die Gates von NMOS-Transistoren 225 und 226 sind mit einer Wortleitung WL 261 verbunden. In einem unterschiedlichen SRAM-Design werden die PMOS 227 & 228 Pull-Up-Transistoren durch Widerstände substituiert. Allerdings hat dieser Typ von RAM-Zellen eine relativ geringere Fähigkeit, eine „1" (hohen logischen Pegel) auf der Bit-Leitung oder dem Bit-Leitungs-Paar anzusteuern, als deren Fähigkeit, eine „0" (niedriger, logischer Pegel} während einer Leseoperation anzusteuern. Deshalb muss, um dieses Problem einer schwachen „1" zu kompensieren, der SRAM durch Vorsehen einer Bit-Leitungs-Voraufladungs-Schaltung angesprochen haben, wie dies in 2B dargestellt ist. Die Voraufladungs-Schaltung der 2B ist so dargestellt, dass sie NMOS-Pull-Up- Transistoren 213 und 214, verbunden mit VDD, zum Ansteuern der Bit-Leitungen BLL 216 und BLH 215 auf eine vorab bestimmte „1", hat, um das Fähigkeits-Problem einer schwächeren „1" der RAM-Zelle zu lösen und um die RAM-Lese-Operation zu beschleunigen. Indem dies so vorgenommen wird, werden die Lese-Latenzzeiten der RAM-Zelle hauptsächlich durch deren Fähigkeit bestimmt, eine „0" auf der Bit-Leitung anzusteuern, und zwar in Verbindung mit der Geschwindigkeit der Voraufladungs-Transistoren 213, 214, um die Bit-Leitungen auf eine „1" vorab aufzuladen.
  • Da herkömmliche SRAM Design-Ausführungen eine Bit-Leitungs-Voraufladungs-Schaltung ähnlich derjenigen, die in 2B dargestellt ist, einsetzen, wird der Leseverstärker 140, dargestellt in 1, so ausgelegt werden, um eine „0" auf der Bit-Leitung durch Erfassen eines sehr kleinen Spannungsabfalls von dem vorab aufgeladenen „1" Pegel (VREF) zu unterscheiden. Dies ermöglicht den NMOS-PULL-Down-Vorrichtungen 223 & 224 ebenso wie der PMOS-Pull-Up-Vorrichtung 227, 228 innerhalb jeder RAM-Zelle 221 (2A), von einer minimalen Größe zu sein, die durch den Herstellprozess möglich ist, und hilft dabei, die Gesamtgröße der RAM-Zelle zu minimieren. Allerdings erfordert dieses Zellen-Design, dass Voraufladungsvorrichtungen 213 & 214 (2B) relativ groß sind, um zu ermöglichen, dass genug Strom von VDD fließt, um immer die Bit-Leitung 215, 216 auf einen hohen Pegel mit einer in wünschenswerter Weise kurzen Voraufladungs-Latenz zu bringen. Weiterhin wird erkannt werden, dass sich die Bit-Leitungen 215 & 216 über das gesamte Kernspeicherfeld 120 erstrecken und demzufolge eine relativ große kapazitive Belastung zeigen. Diese Charakteristik erfordert wiederum, dass Voraufladungsvorrichtungen 213 & 214 groß sind, um die Bit-Leitungen mit einer akzeptierbar kurzen Verzögerungszeit anzusteuern.
  • Die 3A – 3F stellen zusammen die typische Lese-Operations-Zeitabstimmungs-Sequenz eines traditionellen RAM 100 dar. Unmittelbar vor der ansteigenden Flanke eines Taktzyklus 1 in der Takt-Wellenform, dargestellt in 3A, wird die erwünschte Quellen-Adresse (ADD-Eingang 172) als add1 (3B) verriegelt. Während der ersten Hälfte desselben Taktzyklus wird die Adresse in Codierern 160 und 180 als dec1, wie dies in 3C dargestellt ist, decodiert. Während der zweiten Hälfte des Taktzyklus wird PCH 111 (3D) aufgestellt und die Bit-Leitungen 215 & 216 werden durch Voraufladungs-NMOS-Transistoren 213 & 214, die die Voraufladungs-Schaltung 110 bilden, aufgeladen. Während der ersten Hälfte des darauf folgenden Taktzyklus (Taktzyklus 2) aktivieren der Codierer 160 & 180 die ausgewählte Reihe-WL 161 & die ausgewählte Spalten-YS 171 jeweils wie in 3E. Dies bringt die ausgewählte Reihe von RAM-Zellen 221 innerhalb des Kernspeicherfelds dazu, deren gespeicherte Bits auf jeweiligen Bit-Leitungen 215, 216 aufzustellen, ebenso wie die Gruppen-Spalten-MUX 130 dazu zu bringen, die geeigneten Spalten für das erwünschte Datenwort, das aufgestellt werden soll, herauszuschieben. Während der zweiten Hälfte des Taktzyklus 2 verstärken die Leseverstärker 150 die gelesenen RAM-Daten, erzeugt durch den Gruppen-Spalten-MUX 130, und führen die verstärkten Daten zu einem Ausgangsanschluss DOUT 151 als d1 zu, wie dies in 3F dargestellt ist.
  • Es sollte hier ersichtlich werden, dass, um so schnellere Speicher erforderlich sind, um eine noch schnellere Verarbeitungsschaltung schnittstellenmäßig zu verbinden, RAM-Designer dazu gezwungen werden, die Voraufladungs-Latenzen, die in der Voraufladungs-Schaltung 110, diskutiert nachfolgend, gezeigt werden, zu verringern. 4 stellt ein bekanntes, alternatives Voraufladungs-Schaltungs-Design 400 dar, das zum Verbessern einer Voraufladungs-Geschwindigkeit nützlich ist, wie dies in dem US-Patent 5,349,560 für Suh et al. offenbart ist. Wie in 4 dargestellt ist, ist ein zusätzliches Paar von Voraufladungs-Pull-Up-Transistoren PMOS 417 & 418 mit einem Bit-Leitungs-Paar BLL und BLH gekoppelt und ist angrenzend an den vorstehend erwähnten Gruppen-Spalten-MUX in dem physikalischen Layout der RAM-Vorrichtung, die Voraufladungs-Schaltung 400 einsetzend, angeordnet. Die Transistoren 417 und 418 können, wenn sie mit herkömmlichen Voraufladungs-Vorrichtungen 413 & 414 kombiniert werden, so aktiviert werden, um wesentlich den Strompfad zu VDD zu erhöhen, während kapazitive Effekte der langen Bit-Leitungs-Paare durch deren physikalische Nähe zu dem Gruppen-Spalten-MUX reduziert werden. Hierbei werden Voraufladungs-Vorrichtungen 413, 414, 417, 418 durch ein NAND 412, zwei Signale BLS 423 (Block Select) und WE 424 (Not Write Enable) analysierend, kontrolliert. In dieser Anordnung werden diese Voraufladungs-Vorrichtungen dann aktiviert, wenn der Speicherblock für eine Lese-Operation ausgewählt ist (BLS = 1 & WE =1). Während einer Schreib-Operation (WE = 0) ist keine Voraufladung vorhanden.
  • 5 stellte ein anderes, herkömmliches Bit-Leitungs-Voraufladungs-Schaltungs-Design 500 dar, das zum Reduzieren von Voraufladungs-Latenzzeiten nützlich ist, wie dies in dem US-Patent 5,521,875 für Callahan offenbart ist. Diese Voraufladungs- Schaltung verwendet eine RAM-Zelle 521 mit zwei Anschlüssen, die aus einem Lese-Anschluss-NMOS-Transistor 525, torgesteuert durch die Read-Word-Line RWL 561, und einem Schreib-Anschluss-NMOS-Transistor 526, torgesteuert durch Write-Word-Line WWL 562, besteht. Die Lese-MUX enthält Durchlass-Transistoren 531, 532, usw., die einen operationsmäßigen Teil des Spalten-MUX 530 bilden. Die Lese-MUX wird durch Read-Column-Select RYS 571, RYSn 572, usw., torgesteuert, um eine Read-Bit Line RBL 515 Daten von vielen RAM-Spalten, vorhanden in dem Kern-Speicher-Feld (nicht dargestellt), für eine Hindurchführung auf dem Knoten 591, auszuwählen. Während einer Lese-Operation werden Daten von der ausgewählten RAM-Zelle, z.B. der RAM-Zelle 521, zu RBL 515, zu dem ausgewählten Lese-MUX-NMOS-Transistor 531, zu dem Sense Amp 540, und schließlich zu DOUT 551 hin gelesen.
  • Während einer Bit-Leitungs-Voraufladung wird der Eingangs-Knoten 592 des Lese-Verstärkers 540 vorab auf einen logisch hohen Pegel durch PMOS-Transistoren 543 & 549 aufgeladen und durch ein Voraufladungs-Signal PCH 511 & PCH 512 torgesteuert. Auch werden ein Eingangs-Knoten 591 & ein Ausgangs-Knoten 593 vorab auf ein logisch niedriges Niveau durch NMOS-Transistoren 542 & 547 aufgeladen. Die Voraufladungs-Geschwindigkeit dieses Designs wird durch Aufladen der ausgewählten Bit-Leitung RBL 515 auf einen niedrigen Pegel durch einen Lese-Verstärker-Voraufladungs-NMOS-Transistor 542, über einen Lese-MUX-NMOS-Transistor 531, während der Voraufladungs-Periode, aufgeladen, um so die Zeit zu verkürzen, die für die RAM-Zelle 521 benötigt wird, um eine „0" auf der RBL 515 während der darauf folgenden Lese-Periode anzusteuern.
  • Die 9A – 9D stellen zusammen die Voraufladungs/Lese-Zeitabstimmungs-Sequenz einer Voraufladungs-Schaltung 500, dargestellt in 5, dar. In der traditionelleren Voraufladungs-Schaltung 110, die nachfolgend beschrieben ist, ist das MUX-Gate oder der Transistor 531 während der Voraufladungs-Periode abgeschaltet (siehe 3). Allerdings werden in der Voraufladungs-Schaltung 500, dargestellt in 5, sowohl Read-Word-Line RWL 561 als auch Column-Select RYS 571 auf ein hohes, logisches Niveau während der Voraufladungs-Periode gesetzt, so dass der Lese-Verstärkungs-Voraufladungs-NMOS-Transistor 542 zurück zu dem Knoten RBL 515 über den MUX-NMOS-Transistor 531 aufladen kann (9C).
  • Allerdings wendet sich keines dieser herkömmlichen Voraufladungs-Schaltungs-Designs dem Punkt eines Energieverbrauchs eines statischen RAM zu, was eine beson ders wichtige Design-Betrachtung im Hinblick auf den weit verbreiteten Einfluss von intelligenten, mobilen und „grünen" Produkten im Markt geworden ist. Auch mit der Einführung von fortschrittlichen Energie-Management-Techniken und exotischen Energiespeichermedien erforderte die noch weiter zunehmende Zahl von RAM-Zellen, die erwünschte Produkt-Funktionalität zu unterstützen, was deren Energieverbrauch zu einem kritischen Punkt macht.
  • Zum Beispiel ist, in dem RAM 100, dargestellt in 1, erforderlich, dass jede RAM-Spalte, ein zugeordnetes Paar von Voraufladungs-Vorrichtungen besitzt, in denen unabhängig deren zugeordnete Bit-Leitungs-Paare angesteuert werden. In der RAM-Zelle 100, dargestellt in 1, würden 48 Transistor-Paare erforderlich sein. Deshalb muss die Vorrichtung, die das Voraufladungs-Signal, PCH 211, ansteuert, extrem groß sein, um den Strom, der dazu erforderlich ist, alle Spalten-Paare anzusteuern, zu handhaben. Diese Ansteuervorrichtung, typischerweise ein NMOS-Transistor, ist tatsächlich so groß, dass er und der Rest der Voraufladungs-Schaltung 110 die die Hauptenergie verbrauchende Schaltung der RAM-Vorrichtung 100 werden.
  • Weiterhin wird das meiste der Energie, die dazu erforderlich ist, die Bit-Spalten in der traditionellen Voraufladungs-Schaltung 110 vorab aufzuladen, verschwendet. Wie nachfolgend diskutiert wird, werden nur Daten von den 6 Spalten von den insgesamt 48 Spalten, ausgewählt durch das Spalten-Auswahl-Signal-YS 171, schließlich zu dem Lese-Verstärker multiplexiert betrieben, um als das Datenwort ausgelesen zu werden. Allerdings werden alle 48 Paare von Bit-Leitungen in dem Kern-Speicher-Feld 120 für jede Lese-Operation vorab aufgeladen, sogar obwohl die Daten auf den verbleibenden (42 = 48 – 6) Paaren von Bit-Leitungen ausgesondert werden. Demzufolge werden, in dem RAM 100, 42/48 = 87,5% der Voraufladungs-Energie-Erfordernisse beim Durchführen der Lese-Operation verschwendet.
  • Für die bekannte Voraufladungs-Schaltung 400, dargestellt in 4, werden, sogar obwohl die Bit-Leitungs-Voraufladungs-Vorrichtungen nicht aktiv sind, wenn sich der Speicher in einer Schreib-Operation (WE = 0) befindet oder wenn der Speicherblock nicht ausgewählt ist (BLS = 0), sie alle gleichzeitig während der Lese-Operation mit Energie beaufschlagt. Demzufolge wird, ähnlich wie in dem RAM 100, jede Bit-Leitung vorab aufgeladen, sogar dann, wenn deren zugeordnete Zellen-Spalten keine Daten enthalten, die für das ausgewählte Datenwort relevant sind.
  • Eine Voraufladungs-Schaltung 500, dargestellt in 5, könnte theoretisch die Voraufladungs-Energie-Abnahme innerhalb einer RAM-Vorrichtung durch vorab Aufladen der Bit-Leitung, ausgewählt durch den Lese-MUX-NMOS-Transistor 530, reduzieren. Allerdings wird hier ersichtlich werden, dass sich die tatsächliche Energie-Abnahme real erhöht, verglichen mit anderen Alternativen einer Voraufladungs-Schaltung, die hier hervorgehoben sind, und zwar aufgrund eines unerwünschten DC-Strompfads, der während einer Voraufladung gebildet werden kann. In der Voraufladungs-Schaltung 500 befinden sich sowohl RWL 561 als auch Column-Select-RYS 571 auf hoch während der Voraufladungs-Periode, wenn, per Definition, PCH 511 hoch ist, wie in den 9A–9D dargestellt ist. Deshalb sind, wenn der Voraufladungs-NMOS-Transistor 542 eingeschaltet ist, auch die NMOS-Transistoren 531 und 525 eingeschaltet, um einen DC-Strompfad von dem Lese-Verstärker-Voraufladungs-NMOS-Transistor 542 zu dem internen Invertieren 523 der RAM-Zelle 521 zu bilden.
  • Im Betrieb ist eine Chance von 50% vorhanden, dass irgendeine RAM-Zelle 521 eine „1" speichert. In einem solchen Fall wird, während der Voraufladungs-Periode, der RAM-Zellen-Invertierer 523 auf hoch zu RBL 515 angesteuert, während der Lese-Verstärker-Voraufladungs-NMOS-Transistor 542 RBL 515 auf niedrig über den Lese-MUX-Transistor 531 ansteuert. So existiert, während der Voraufladungs-Periode, ein DG-Strompfad mit niedriger Impedanz von VDD, um den PMOS-Transistor (nicht dargestellt) eines RAM-Zellen-Invertierers 523 zu dem RAM-Zellen-NMOS-Transistor 525, zu dem Lese-MUX-NMOS-Transistor 531, zu dem Lese-Verstärker-NMOS-Transistor 542, und auf Masse, zu legen, was, wiederum, eine Menge an Energie wegnimmt. Wie in dem '875 Patent von Callahan offenbart ist, reicht der DC-Strom bis zu 466 Mikroamper pro jede ausgewählte Bit-Leitung für dieses Design.
  • Die EP 0 661 709 A1 offenbart eine Halbleiter-Vorrichtung, die einen Hochgeschwindigkeits-Lese-Verstärker besitzt. Es erscheint, dass der Halbleiter-Speicher einen Read-Only-Memory (ROM) bildet, da sich ein Wort-Leitungs-Gate auf einem Auswahl-Niveau befindet, falls eine Diffusionsschicht zwischen den zwei Enden der Speicherzelle gebildet worden ist, was bedeutet, dass die Speicherzelle leitend ist. Falls eine Diffusionsschicht nicht zwischen den zwei Enden der Speicherzelle gebildet worden ist, ist die Speicherzelle nicht leitend. Ein Voraufladungs-Signal wird von einem hohen Niveau zu einem niedrigen Niveau gebracht und ein Spalten-Auswahlsignal wird von einem niedrigen Ni veau zu einem hohen Niveau gebracht, während ein Spalten-Auswahlsignal und die Wortleitungen auf einem niedrigen Niveau gehalten werden. Deshalb werden die Transistoren TR31 und TR21 eingeschaltet, so dass der Eingangs-Knoten N1 des invertierenden Verstärkers IV31 dazu gebracht wird, ein Spannungs-Niveau von VDD zuzuführen, und eine Digit-Leitung DL1 wird vorab auf ein Niveau von (der Versorgungs-Spannungs-Pegel VDD – einem Schwellwert von TR21) aufgeladen. Danach wird das vorab aufgeladene Signal P auf das hohe Niveau gebracht, um so die Voraufladung zu stoppen, und andererseits wird die Wortleitung WL2 auf ein hohes Niveau gebracht, so dass die Speicherzellen, verbunden mit der Wortleitung BL2, in einen ausgewählten Zustand versetzt werden.
  • Es ist die Aufgabe dieser Erfindung, einen RAM zu schaffen, der einen verringerten Energieverbrauch besitzt, während eine akzeptierbare Voraufladungs-Funktion beibehalten wird.
  • Diese Aufgabe wird durch den Gegenstand des unabhängigen Anspruchs gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche. Die vorliegende Erfindung führt eine Vordecodierung zumindest eines Teils des Datenworts, das gelesen werden soll, und eine Voraufladung nur solcher Bit-Leitungen, deren entsprechende RAM-Zellen das erwünschte Datenwort bilden, aus. Insbesondere verwendet die bevorzugte Ausführungsform der Erfindung einen asynchronen Spalten-Decodierer, der die RAM-Zellen, in die die Spalten-Adresse des erwünschten Datenworts zugeführt werden soll, zwischenfügt. Dieser Spalten-Decodierer empfängt die notwendigen Adressen-Informationen zu Beginn jedes Taktzyklus, so dass auf entsprechende RAM-Zellen-Spalten schnell zugegriffen werden kann, und deren zugeordnete Bit-Leitungen werden für eine Evaluierung während der zweiten Hälfte desselben Taktzyklus bereit sein. Die selektive Voraufladung verringert wesentlich die Voraufladungs-Energie-Erfordernisse.
  • Weiterhin umfasst die bevorzugte Ausführungsform der Erfindung eine umschaltbare Pull-Up-Vorrichtung, die den Spalten-Decodierer und den Daten-Ausgangs-Anschluss der RAM-Vorrichtung für ein Voraufladen nur der ausgewählten Bit-Leitungen auf ein logisches hoch zwischenfügt. Vorzugsweise ist eine Pull-Up-Voraufladungs-Vorrichtung für jede Bit-Position des Datenworts spezifiziert, und jede ist groß genug, so dass deren zugeordnete Bit-Leitung schnell von niedrigen zu hohen logischen Niveaus über den Spalten-Decodierer innerhalb eines halben Taktzyklus vorab aufgeladen werden kann. Die Verwendung einer umschaltbaren Pull-Up-Vorrichtung verhindert, dass sich ein DC-Pfad zu Masse innerhalb der RAM-Zelle bildet.
  • Um eine RAM-Störung während einer nicht häufigen Voraufladung zu verhindern, umfasst die bevorzugte Ausführungsform auch eine zugeordnete Pull-Up-Vorrichtung für jede Bit-Leitung in dem RAM. Allerdings sind, da eine isolierte, vorab aufgeladene Bit-Leitung sehr langsam entlädt, diese Pull-Up-Vorrichtungen vorzugsweise mindestens 10-mal kleiner dimensioniert als diejenigen der ausgewählten Bit-Leitungs-Pull-Up-Voraufladungs-Vorrichtung, ebenso wie sie 10–20-mal kleinere, herkömmliche Voraufladungs-Vorrichtungen sind. Da diese Pull-Up-Vorrichtungen relativ klein sind, müssen nur graduell isolierte Bit-Leitungen zwischen einer intermittierenden, primären Voraufladung hochsetzen (pull up), und sie verbrauchen viel weniger Energie-Sapping-Strom, als dies durch entsprechende Vorrichtungen im herkömmlichen Design einer Voraufladungs-Schaltung erforderlich ist. Deshalb ist gerade mit dem Einschließen dieser bestimmten Voraufladungs-Vorrichtung ein Voraufladungs-Energie-Verbrauch noch wesentlich geringer verglichen mit einer bekannten Alternativen.
  • Weiterhin umfasst die bevorzugte Ausführungsform der Erfindung eine einseitig geerdete Lese-Verstärker-Schaltung, die Ausgangs-Knoten des Spalten-Decodierers und den Ausgangs-Anschluss der RAM-Vorrichtung parallel zu der vorstehend angegebenen, umschaltbaren Pull-Up-Vorrichtung zwischenfügt. Der Lese-Verstärker konditioniert und verstärkt die Bit-Informationen, aufgestellt auf den ausgewählten Bit-Leitungen, und bildet das sich ergebende Datenwort. Wiederum wird vorzugsweise eine Lese-Verstärker-Schaltung für jede Bit-Leitungs-Position des Datenworts spezifiziert.
  • Weiterhin umfasst diese Lese-Verstärker-Schaltung vorzugsweise einen invertierenden Puffer, verbunden parallel zu einer umschaltbaren Pull-Down-Vorrichtung zu dem Eingangs-Anschluss eines zweiten Invertierers. Eine Rückführung von dem Eingangs-Anschluss des zweiten Invertierers wird dazu verwendet, eine Aktivierung dieser Pull-Down-Vorrichtung zu steuern. Diese Konfiguration erhöht weiterhin die Fähigkeit der Lese-Verstärker-Schaltung, einen logisch niedrigen Pegel, aufgestellt auf der zugeordneten Bit-Leitung, zu sehen, ebenso wie das Lese-Ansprech-Verhalten davon zu beschleunigen, da der erste, invertierende Puffer ein logisches hoch aufstellt, was bewirkt, dass die Pull-Down-Vorrichtung aktiviert wird und den Ausgang des Spalten-Decodierers schnell auf einen logisch niedrigen Zustand heruntersetzt. Zusätzlich trägt die Verwendung eines NMOS-Transistors als die Pull-Down-Vorrichtung zu einer Konservierung innerhalb des RAMs durch Setzen des Puffer-Eingangs auf Full Rail Ground bei, was demzufolge einen DC-Strompfad durch den ersten, invertierenden Puffer beseitigt.
  • Andere Aufgaben und Punkte zusammen mit einem vollständigeren Verständnis der Erfindung werden unter Bezugnahme auf die nachfolgende Beschreibung und die Ansprüche, in Verbindung mit den beigefügten Zeichnungen, ersichtlich werden.
  • In den Zeichnungen, in denen entsprechende Bezugszeichen entsprechende Teile bezeichnen:
  • 1 zeigt ein Blockdiagramm eines herkömmlichen RAM;
  • 2A zeigt ein Schaltungsdiagramm einer typischen MOS-SRAM-Speicherzelle, enthalten innerhalb des RAMs der 1;
  • 2B zeigt ein Schaltungsdiagramm einer herkömmlichen MOS-RAM-Bit-Leitungs-Voraufladungs-Schaltung, verwendet in Verbindung mit dem RAM in 1;
  • 3A – 3F zeigen zusammen ein Zeitabstimmungsdiagramm einer Lese-Operation, den RAM der 1 einsetzend;
  • 4 zeigt ein Schaltungsdiagramm, das eine bekannte, alternative Bit-Leitungs-Voraufladungs-Schaltung darstellt;
  • 5 zeigt ein Schaltungsdiagramm, das eine noch andere, bekannte Alternative einer Bit-Leitungs-Voraufladungs-Schaltung darstellt;
  • 6 zeigt ein Schaltungsdiagramm, das die Bit-Leitungs-Voraufladungs-Schaltung gemäß der bevorzugten Ausführungsform der Erfindung darstellt;
  • 7 zeigt ein Übersichts-Schaltungsdiagramm, das die Schlüssel-Schaltungs-Komponenten der Voraufladungs-Schaltung der 6 darstellt;
  • 8 zeigt ein Flussdiagramm, das die Prozessschritte zum Auslegen einer RAM-Vorrichtung, die die Voraufladungs-Schaltung gemäß der bevorzugten Ausführungsform der Erfindung einsetzt, darstellt;
  • 9A – 9D zeigen zusammen eine Lese-Operations-Voraufladungs-Schaltungs-Zeitabstimmung in Relation zu der Voraufladungs-Schaltung der 5; und
  • 10A – 10G zeigen zusammen eine Lese-Operations-Voraufladungs-Schaltungs-Zeitabstimmung gemäß der bevorzugten Ausführungsform der Erfindung.
  • Es wird nun Bezug im Detail auf die bevorzugte Ausführungsform der Erfindung genommen, wobei Beispiele davon in den beigefügten Zeichnungen dargestellt sind.
  • 6 zeigt ein Schaltungsdiagramm, das die Voraufladungs-Schaltung 600 gemäß der bevorzugt Ausführungsform der Erfindung darstellt. Die Voraufladungs-Schaltung 600, die hier dargestellt ist, umfasst ein Paar von Bit-Leitungs-Voraufladungs-Vorrichtungen 613 und 614, verbunden mit der RBL 615 und der WBL 616, die als Lese- und Schreib-Bit-Leitungen jeweils für eine Spalte von RAM-Zellen, umfassend die RAM-Zelle 621, die Spalten-MUX (multiplexed switching device – multiplexierte Umschalt-Vorrichtung) 630, umschaltbar verbunden mit RBL 615, und eine Lese-Verstärker-Schaltung 640, umfassend einen Bit-Leitungs-Voraufladungs-NMOS-Transistor 643, verbunden mit dem Ausgangs-Knoten 691 der Spalten-MUX 630, umfasst.
  • Wie vorstehend erwähnt ist, umfasst jede RAM-Spalte (z.B. RAM-Spalte 622 in 6) eine Anzahl von individuellen RAM-Zellen 621, die sich alle mit demselben Paar von Schreib- und Lese-Bit-Leitungen, wie beispielsweise RBL 615 und WBL 616, verbinden. Für jede RAM-Spalte sind 2 NMOS-Sekundär-Voraufladungs-Vorrichtungen 613 & 614 vorhanden, kontrolliert oder umgeschaltet durch ein Voraufladungs-Steuer-Signal PCH 611. Der NMOS 613 besitzt sein Drain mit RBL 615 verbunden, seine Source mit der VDD-Energie-Versorgung verbunden und sein Gate mit PCH 611 verbunden. Der NMOS 614 besitzt sein Drain mit WBL 616 verbunden, seine jeweilige Source mit VDD-Energie-Versorgung verbunden und sein jeweiliges Gate mit PCH 611 verbunden. Die RBL 615 führt den gelesenen Daten-Ausgang von der RAM-Zelle 621 zu dem Lese-Verstärker 640 über einen Durchlass-Transistor 631 innerhalb der Spalten-MUX 630 hindurch. Die WBL 616 führt die Schreib-Daten, eingegeben von einem Schreib-Puffer 140 (siehe 1), in die RAM-Zelle 622 hindurch, wenn sie durch die Spalten-MUX 630 geführt ist. Wie für Fachleute auf dem betreffenden Fachgebiet ersichtlich werden wird, können sich verschiedene RAM-Spalten 622 schnittstellenmäßig mit demselben Spalten-MUX 630 und dem Lese-Verstärker 640 verbinden.
  • Wie weiterhin 6 zeigt, ist eine Dual-Port-Statik-RAM-Zelle 621 eine positive Rückführungs-Verriegelungs-Struktur mit sechs Transistoren. PMOS 627 & NMOS 623 bilden den ersten Invertierer, wobei das Drain des PMOS 627 mit dem Drain des NMOS 623 als der Invertierer-Ausgangs-Anschluss 617 verbunden ist, wobei das Gate von 627 mit dem Gate von 623 als der Invertierer-Eingangs-Anschluss 618 verbunden ist. Die Source des PMOS 627, verbunden mit der VDD-Energie-Versorgung, und die Source des NMOS 623 sind mit der Erdungsschiene verbunden. PMOS 228 & NMOS 224 bildet den zweiten Invertierer in einer ähnlichen Weise wie der erste Invertierer, und besitzt den Eingangs-Knoten 617 mit dem Ausgangs-Knoten 695 des ersten Invertierers verbunden und den Ausgangs-Knoten 694 mit dem Eingangs-Knoten 618 des ersten Invertierers in einer ausreichend bekannten, positiven Rückführ-Anordnung verbunden. Demzufolge wird die RAM-Zelle 621 eine Verriegelungs-Speicher-Vorrichtung, wobei die Knoten 617 und 618 Speicher-Knoten sind, um die RAM-Zellen-Daten zu speichern.
  • Der NMOS-Durchlass-Transistor 625 dient als der Lese-Port der RAM-Zelle 621. Der NMOS 625 besitzt sein Source mit dem Speicher-Knoten 617 verbunden, sein Drain mit RBL 615 verbunden und sein Gate mit der Steuer-Signal-Read-Word-Line-RWL 661 verbunden. Während einer Lese-Operation, die RAM-Zelle 621 einsetzend, decodiert der Zeilen-Decodierer 660 (siehe 7) die Eingangs-Speicher-Adresse, um die geeignete RWL 661 auszuwählen und mit Energie zu beaufschlagen, und um den NMOS-Durchlass-Transistor 625 einzuschalten, der dann die gespeicherten Daten von dem Speicherknoten 617 auf der RBL 615 hindurchführt. Wenn eine „0" gelesen wird, entlädt der NMOS-Pull-Down-Transistor 623 die Read-Bit-Leitung RBL 615. Wenn eine „1" gelesen wird, behält der PMOS-Pull-Up-Transistor 627 die Voraufladungsspannung auf der RBL 615 bei.
  • Ähnlich dient der NMOS-Durchlass-Transistor 626 als der Schreib-Port der RAM-Zelle 621. Der NMOS 626 besitzt seine Source mit dem Speicher-Knoten 618 verbunden, sein Drain mit WBL 616 verbunden und sein Gate mit der Schreib-Word-Line-WWL 662 verbunden. In einer Schreib-Operation, die die RAM-Zelle 621 einsetzt, decodiert der Zeilen-Decodierer 616 die Eingangs-Speicher-Adresse, um die geeignete WWL 662 auszuwählen und mit Energie zu beaufschlagen, und um den entsprechenden NMOS-Durchlass-Transistor 626 einzuschalten, der dann die Schreib-Eingangs-Daten zu WBL 616 in den Speicher-Knoten 618 hindurchführt.
  • Wie in 6 dargestellt ist, enthält der Spalten-MUX 630 NMOS-Durchlass-Transistoren 631, 632, usw., und sie werden durch ein Steuer-Signal Read-Column-Select RYS 671, RYSn 672, usw., gesteuert. In einer Lese-Operation decodiert der Spalten-Decodierer 680 (7) die Eingangs-Speicher-Adresse, um ein RYS 671 auszuwählen und um den entsprechenden Spalten-MUX-NMOS-Transistor 631 einzuschalten. Der NMOS-Transistor 631 dient als ein bidirektionales Übertragungs-Gate, um sowohl in der Voraufladungs- als auch in der Daten-Lese-Phase der Lese-Operation zu arbeiten. Während der Voraufladungs-Phase wird der ausgewählte NMOS-Transistor 631 eingeschaltet, um dem Lese-Verstärker-Voraufladungs-NMOS-Transistor 643 zu ermöglichen, sich hochzusetzen oder von dem Knoten 691 „rückwärts" über den ausgewählten NMOS-Transistor 631 und auf der ausgewählten Bit-Leitung RBL 615 aufzuladen. Während der darauf folgenden Daten-Lese-Phase führen die Daten, gespeichert an dem Knoten 617 der RAM-Zelle 621, weiter zu der RBL 615 der ausgewählten RAM-Spalte, „vorwärts" durch den ausgewählten NMOS-Transistor 631, und schließlich zu dem Eingangs-Knoten 691 der Lese-Verstärker-Schaltung 640.
  • Auch ist, wie in 6 dargestellt ist, die Lese-Verstärker-Schaltung 640 ein einseitig geerdeter Lese-Verstärker, der keinen DC-Strompfad besitzt (wie in dem Fall eines differenziellen Lese-Verstärkers), und ist deshalb energiesparender. Der PMOS 644 Transistor & NMOS 645 Transistor bilden den ersten Invertierer, wobei das Gate von NMOS 645 mit dem Gate von PMOS 644 als der Eingangs-Knoten 691 der Lese-Verstärker-Schaltung 640 verbunden ist, und wobei das Drain des PMOS 644 mit dem Drain des NMOS 645 als der erste Invertierer-Ausgangs-Knoten 693 verbunden ist. Der erste Invertierer-Ausgangs-Knoten 693 ist wiederum der Eingangs-Knoten des zweiten Invertierers 646, der genug Ansteuerstrom auf dem Ausgangs-Knoten DOUT 651 zuführt. Diese 2 Invertierer bilden die Basis-Betriebs-Einheit der Lese-Verstärker-Schaltung 640. Der Voraufladungs-NMOS-Transistor 643 besitzt seine Source mit VDD verbunden, sein Drain mit dem Lese-Verstärker-Eingangs-Knoten 691 verbunden und sein Gate mit dem Voraufladungs-Steuer-Signal PCH 611 verbunden. Der Rückführ-NMOS-Transistor 647 besitzt sein Gate mit dem Ausgang des ersten Invertierers, aufweisend komplementäre Transistoren 644 und 645, verbunden, sein Drain mit dem Lese-Verstärker-Eingangs-Knoten 691 verbunden und seine Source mit Masse verbunden.
  • Während einer Lese-Operation wird der Lese-Verstärker-Eingangs-Knoten 691 zuerst auf einen logische „1" (hoch) Pegel (VDD – Vtn) aufgeladen, was den Ausgangs-Anschluss DOUT 651 auf 1 während einer Voraufladung setzt. Dann treten, während des darauf folgenden Datenlesens, falls die Daten, eingegeben von der RAM-Zelle 621, „1" sind, keine Zustands-Änderungen auf und DOUT 651 verbleibt auf „1". Falls allerdings das Daten-Bit, empfangen von der ausgewählten RAM-Zelle 621, eine „0" oder ein logisch niedriger Pegel ist, wird der Lese-Verstärker-Eingangs-Knoten 691 damit beginnen, auf „0" langsam abzufallen. Der erste Invertierer wird einen „0" Pegel an dem Eingangs-Knoten 691 erfassen und damit beginnen, den Ausgangs-Knoten 693 zu einem „1" Pegel hin an zusteuern und auch den Knoten DOUT 651 zu „0" hin über den zweiten Invertierer 646 setzen. In diesem Prozess wird der Anstieg des Knotens 693 auf einen logischen Pegel 1 den Rückführ-NMOS 647 einschalten und damit beginnen, eine positive Rückführ-Schleife zu bilden, um das Abfallen des Knotens 691 zu beschleunigen, und wird schnell den Lese Verstärker-Ausgangs-Anschluss DOUT 651 auf 0 setzen, um die Lese-Operation abzuschließen.
  • 6 stellt dar, dass der Lese-Verstärker-Voraufladungs-NMOS-Transistor 643 nicht nur den Lese-Verstärker-Eingangs-Knoten 691 vorab auflädt, sondern auch „rückwärts" zu der ausgewählten Lese-Bit-Leitung RBL 615 über den ausgewählten Spalten-MUX-NMOS-Transistor 631 vorlädt. Deshalb dient der Lese-Verstärker-Voraufladungs-NMOS-Transistor 643 auch als der primäre Voraufladungs-Transistor für die ausgewählte Bit-Leitung. Dieser selektive Wiederaufladungs-Prozess lädt nur die ausgewählte RBL 615 der ausgewählten RAM-Spalte auf und spart deshalb stark die Voraufladungs-Energie ein, die ansonsten dazu verschwendet werden würde, alle RBL 615 & WBL 616 Bit-Leitungen der anderen, nicht ausgewählten RAM-Spalten 622 in den herkömmlichen Design-Anordnungen aufzuladen.
  • Wie nachfolgend diskutiert wird, wird, in traditionellen RAM-Design-Anordnungen, jedes Bit-Leitungs-Paar RBL 615 und WBL 616, vorhanden in dem RAM, schnell vorab auf einen Schwellwert-Abfall unterhalb der Versorgungs-Spannung (VDD – Vtn) oder auf VDD durch die Bit-Leitungs-Voraufladungs-NMOS-Transistoren 113 und 114 aufgeladen. Die Voraufladung tritt gewöhnlich während der ersten Hälfte jedes Zyklus auf, so dass die Bit-Leitungen für eine Evaluierung während der zweiten Hälfte bereit sind. Durch zuerst eine Vordecodierung des Spalten-Bereichs der Adresse, den Spalten-Decodierer 680 verwendend (7), verwendet die Voraufladungs-Schaltung gemäß der bevorzugten Ausführungsform der Erfindung den primären Voraufladungs-NMOS-Transistor 643, um nur die Lese-Bit-Leitung RBL 615 aufzuladen, die zum Bilden eines Bits des zugegriffenen Daten-Worts gelesen werden wird. Der Energie-Verbrauch wird deshalb stark dann verringert, wenn nur solche Lese-Bit-Leitungen, ausgewählt durch den Spalten-Decodierer, vorab aufgeladen werden.
  • Um die Voraufladungs-Energie-Einsparung, die durch diese Ausführungsform vorgesehen ist, darzustellen, wird der Fall eines RAM's gemäß der vorliegenden Erfindung herangezogen, wo 8 RAM Spalten 622 gemeinsam einen Lese-Verstärker 640 und einen primären Voraufladungs-NMOS-Transistor 643 teilen. In einer traditionellen Design-Anordnung (z.B. RAM 100, diskutiert nachfolgend), werden sowohl RBL 615 als auch WBL 616 aller 8 Spalten, deshalb 2 × 8 = 16 Bit-Leitungen insgesamt, vorab aufgeladen werden. In diesem Beispiel wird allerdings nur eine ausgewählte Lese-Bit-Leitung von den insgesamt 16 Bit-Leitungen vorab aufgeladen werden. Deshalb wird die RAM-Voraufladungs-Energie um 1 – (1/16) = 15/16 = 94% von der traditionellen Voraufladungs-Maßnahme reduziert.
  • In dem Lese-Vorgang wird die ausgewählte RBL 615 vorab primär über eine intermittierende Voraufladung durch den primären Voraufladungs-NMOS-Transistor 643 des Lese-Verstärkers 640, über den ausgewählten Spalten-MUX-NMOS-Transistor 631, aufgeladen. Falls dabei kein zugeordneter, sekundärer Voraufladungs-NMOS-Transistor 613 gerade für diese RBL 615 vorhanden ist, dann wird ein schwieriger und vielleicht unerkannter, schlechter Fall auftreten, wenn eine bestimmte Bit-Leitung RBL 615 nicht durch den Spalten-MUX 630 für mehrere Zyklen adressiert worden ist, während alle der ausgewählten RAM-Zellen auf dieser RBL 615 alle eine „0" enthalten, um die RBL 615 zu dem niedrigen Spannungs-Pegel hin anzusteuern. Unter diesen Umständen wird die isolierte RBL 615 gelegentlich auf einen sehr niedrigen Spannungs-Pegel aufgrund eines Fehlens eines Voraufladungs-Vorgangs von dem primären Voraufladungs-NMOS-Transistor 643 abfallen. Wenn diese RBL 615 sehr niedrig ist, und falls darauf folgend eine andere RAM-Zelle, die eine „1" enthält, durch deren Wort-Leitung RWL 661 ausgewählt wird, dann wird der niedrige Spannungs-Pegel auf dieser Bit-Leitung RBL 615, die eine sehr hohe Kapazität besitzt, die Ladung mit dem hohen Spannungs-Pegel an dem RAM-Zellen-Speicher-Knoten 617 gemeinsam teilen, der eine sehr kleine Kapazität hat, und zu einem niedrigen Spannungs-Pegel zu dem Speicher-Knoten 617 führen, um fehlerhaft den RAM-Zellen-Inhalt von „1" auf „0" umzustellen. Dieser unerwünschte Prozess wird zu beeinträchtigten RAM-Daten führen und wird einen Soft-Fehler innerhalb des RAM verursachen.
  • Es sollte hier erkannt werden, dass es in diesem Daten-Korruptions-Ereignis der Pull-Down-NMOS-Transistor 623 der ausgewählten RAM-Zelle 621 ist, der die RBL 615 in jeder Lese-Periode auflädt. Deshalb wird hier darauf gezielt, diese mögliche Entladung durch leichtes Aufladen der RBL 615 in jeder Voraufladungs-Phase zu versetzen, um den Knoten RBL 615 oberhalb des VDD/2 Schwellwerts zu halten, um zu verhindern, dass eine unerwünschte Daten-Korruption auftritt. Um dieses Aufladungs/Entladungs-Offset zu erreichen, um so die RAM-Daten-Korruption zu verhindern, umfasst die Voraufladungs-Schaltung gemäß der derzeit bevorzugten Ausführungsform der Erfindung einen sekundären Voraufladungs-NMOS-Transistor 613, der nur groß genug sein muss, um die unerwünschte Entladung von dem RAM-Zellen-NMOS-Transistor 623 zu versetzen. Deshalb muss der sekundäre Voraufladungs-Transistor 613 nur 1/20 der Größe eines traditionellen RAM-Bit-Leitungs-Voraufladungs-NMOS-Transistors 613 sein, und verbraucht demzufolge weniger als 1/20 der Voraufladungs-Energie eines traditionellen RAM. Ähnlich ist der Voraufladungs-NMOS-Transistor 614 so klein wie der NMOS-Transistor 613.
  • Unter Heranziehen derselben acht RAM-Spalten 622, die einen gemeinsamen Lese-Verstärker 640 teilen, der vorstehend beschrieben ist, und durch Hinzufügen eines Daten-Korruptions-Schutzes über die Platzierung kleiner NMOS-Vorrichtungen 613 und 614 auf allen 16 Bit-Leitungen, werden die Voraufladungs-Energie-Erfordernisse um 1 – (1/16 + 1/20) = 89% gegenüber der traditionellen Voraufladungs-Maßnahme reduziert.
  • Die 10A–10G stellen zusammen die Steuer-Signal-Zeitabstimmung, verwendet dazu, die bevorzugte Voraufladungs-Schaltung der Erfindung in einer Art und Weise zu steuern, die eine Bildung von einem Energie-Verschwenden den DC-Energiepfad verhindert, wie dies nachfolgend in Verbindung mit der bekannten Voraufladungs-Schaltung 500 diskutiert wird, dar. Wie hier dargestellt ist, befindet sich, während der Voraufladungs-Periode, wenn PCH 611 hoch ist, (10D), nur die Spalten-Auswahl 671 auf hoch, um den Spalten-MUX-NMOS-Transistor 631 einzuschalten, damit sich der primäre Voraufladungs-NMOS-Transistor 643 auf die ausgewählte RBL 615 auflädt. Allerdings ist während dieser Voraufladungs-Zeit die Lese-Wort-Leitung 661 niedrig, um das Auftreten eines fehlerhaften, Energie verbrauchenden DC-Pfads, der von dem primären Voraufladungs-NMOS-Transistor 643 über den NMOS-Transistor 631 führt und an dem NMOS-Transistor 623 einer RAM-Zelle 621 endet, zu verhindern.
  • 7 zeigt eine andere Darstellung der Schlüssel-Schaltungs-Komponenten der Voraufladungs-Schaltung gemäß der bevorzugten Ausführungsform. Unter Bezugnahme auf diese Figur, in Verbindung mit dem Zeitabstimmungs-Diagramm der 10A – 10G, werden Details der Lese-Operation dafür nachfolgend beschrieben. Unmittelbar vor der ansteigenden Flanke eines Taktzyklus 1 (10A) wird der ADD-Eingang 672 als add1 (10B) empfangen. Während der ersten Hälfte dieses Taktzyklus wird der Adressen-ADD-Eingang 672 in dem Zeilen-Decodierer 660 und dem Spalten-Decodierer 680 als dec1, dargestellt in 10C, decodiert. Die oberen Adressen-Bits eines ADD-Eingangs 672 treten in den Zeilen-Decodierer 660 ein, um eine einzelne RAM-Zeile auszuwählen und das Lese-Wort-Leitungs-Signal RWL 661 der ausgewählten Zeile, als w1 in 10F, zu aktivieren. Die unteren Adressen-Bits des ADD-Eingangs 672 treten in den Spalten-Decodierer 680 ein, um eine RAM-Spalte 621 auszuwählen und um das Lese-Spalten-Auswahl-Signal RYS 671 der ausgewählten Spalte, als y1 in 10E, zu aktivieren. Auch wird, während der zweiten Hälfte (d.h. niedrige Phase) des Taktzyklus 1, PCH 611 auf hoch gesetzt werden (als p1 in 10D), um diesen Bit-Leitungs-Voraufladungs-NMOS-Transistor 643 zu aktivieren.
  • Unter Bezugnahme auf 10E sollte hier angemerkt werden, dass das Signal y1 der Spalten-Auswahl RYS 671 auch auf einen logisch hohen Pegel während der zweiten Hälfte des Taktzyklus 1 gesetzt werden wird. Indem dies so vorgenommen wird, wird die Verbindung zwischen RWL 615 zu dem primären Voraufladungs-NMOS-Transistor 643 zur Voraufladung auf den logisch hohen Pegel (die Stromrichtung wird durch ein Bezugszeichen 1000 in 7 bezeichnet) abgeschlossen. Es ist auch anzumerken, dass das Signal y1 während der ersten Hälfte eines darauf folgenden Taktzyklus 2 aufgestellt verbleibt, um zu ermöglichen, dass Informationen, gespeichert in der RAM-Zelle 621, den Eingang der Lese-Verstärker-Schaltung 640 erreichen, während das Signal w1 der RWL 661 hoch ist.
  • 10F stellt dar, das RWL 661 nur während der ersten Hälfte jedes Taktzyklus aufgestellt werden wird, um einen DC-Strompfad zu verhindern, der sich ansonsten zwischen dem primären Voraufladungs-Transistor 643 und der RAM-Zelle 621 bilden könnte. Indem RWL niedrig gehalten wird, wenn PCH hoch ist, schaltet dies den Lese- NMOS-Transistor 625 ab, um den Knoten 618 der RAM-Zelle zu isolieren und demzufolge den potenziellen DC-Strompfad zu trennen.
  • Während der verbleibenden Hälfte des Taktzyklus 2 verstärkt die Lese-Verstärker-Schaltung 640 die gelesenen RAM-Daten und führt sie zu dem RAM-Ausgangs-Anschluss DOUT 651 als d1, dargestellt in 10G, zu, um die Lese-Operation innerhalb ungefähr 2 vollständiger Taktzyklen abzuschließen.
  • Die vorliegende Erfindung ist auch auf Techniken zum Herstellen und Verwenden eines selektiven Voraufladungs-RAMs mit niedriger Energie gerichtet, wobei bevorzugte Bauelemente nachfolgend unter Bezugnahme auf die 6, 7 und 10A – 10G be schrieben werden. 8 zeigt ein Flussdiagramm, das Schritte des bevorzugten Verfahrens zum Auslegen eines RAM mit selektiver, niedriger Voraufladungs-Energie, eine selektive Voraufladungs-Schaltung 600 darstellend, zeigt. Der Prozess beginnt an einem Schritt 810 durch Bilden eines RAM-Felds, bestimmt durch die erwünschte Bit-Breite einer RAM-Zeile ebenso wie die erwünschte Bit-Länge einer RAM-Spalte. Im Schritt 820 wird die Bildung der RAM-Speicherzellen durchgeführt. Darauf folgend werden, in einem Schritt 830, die RAM-Adressier-Schaltung, umfassend Adressen-Verriegelungen, und eine Decodierlogik gebildet.
  • Im Schritt 840 werden die bevorzugten Lese-Verstärker zum Durchführen der Lese-Operation gebildet. Hierbei wird vorzugsweise ein Lese-Verstärker für jede Bit-Position des Einheit-Daten-Worts, das durch die RAM-Vorrichtung aufgenommen werden soll, gebildet. Im Schritt 850 werden die Primär-Bit-Leitungs-Voraufladungs-Transistoren, basierend auf einer RAM-Betriebs-Geschwindigkeit, einer RAM-Bit-Leitungs-Belastung und einem Voraufladungs-Spannungs-Pegel, gebildet. Natürlich ist es bevorzugt, dass ein primärer Voraufladungs-Transistor für jede Bit-Position des Einheit-Daten-Worts gebildet wird.
  • Schließlich werden, im Schritt 860, die zugeordneten Sekundär-Bit-Leitungs-Voraufladungs-Transistoren, mit einer Transistor-Größe ungefähr gleich zu 1/20 des Primär-Bit-Leitungs-Voraufladungs-Transistors, unter Verwendung bekannter Herstell-Techniken gebildet.

Claims (7)

  1. Leistungsarmer RAM, der aufweist: eine Mehrzahl von Speicherzellen-Spalten (621, 622, 623), wobei jede Speicherzellen-Spalte eine Bit-Leitung (615, 616) und eine Mehrzahl von Speicherzellen umfasst; einen Spalten-Multiplexer (630), umfassend einen Eingangsanschluss in einer umschaltbaren Verbindung mit den Speicherzellen-Spalten-Bit-Leitungen, einen Steueranschluss und einen Ausgangsanschluss; einen Spaltendecodierer (680) in Verbindung mit dem Steueranschluss des Spalten-Multiplexers (630), um den Spalten-Multiplexer so zu steuern, um eine vorbestimmte Zahl der Speicherzellen-Spalten-Bit-Leitungen (615, 616) entsprechend einer empfangenen Spaltenadresse auszuwählen; und eine Primär-Voraufladungsvorrichtung (643) in Verbindung mit dem Ausgangsanschluss des Spalten-Multiplexers, um die ausgewählten Speicherzellen-Spalten-Bit-Leitungen (615, 616) über den Spalten-Multiplexer unter Empfang eines Voraufladungssignals (611) vorab aufzuladen; und gekennzeichnet durch: eine Zeitabstimmungseinrichtung in Verbindung mit den Speicherzellen-Spalten und der Primär-Voraufladungsvorrichtung, um das Voraufladungssignal (611) zu erzeugen und um die Speicherzellen von den Speicherzellen-Spalten-Bit-Leitungen dann zu isolieren, wenn die ausgewählten Speicherzellen-Spalten-Bit-Leitungen vorab aufgeladen werden.
  2. RAM nach Anspruch 1, der weiterhin einen Leseverstärker (640) in Verbindung mit dem Ausgangsanschluss des Spalten-Multiplexers (630) aufweist, um Daten, vorhanden auf den ausgewählten Speicherzellen-Spalten-Bit-Leitungen, zu erfassen und zu konditionieren, aufweist.
  3. RAM nach Anspruch 2, wobei die Primär-Voraufladungsvorrichtung die ausgewählten Speicherzellen-Spalten-Bit-Leitungen auf ein logisch hohes Niveau (VDD) vorab auflädt; und wobei der Leseverstärker (640): einen ersten Invertierer (644, 645), umfassend einen Eingangsanschluss in Verbindung mit dem Ausgangsanschluss des Spalten-Multiplexers und einen Ausgangsanschluss; einen zweiten Invertierer (646), verbunden mit dem Ausgangsanschluss des ersten Invertierers, um Lesedaten zu erzeugen; und eine Pull-Down-Vorrichtung (647), verbunden mit dem Eingangsanschluss des ersten Invertierers und einen Steueranschluss, verbunden mit dem Ausgangsanschluss des ersten Invertierers, umfassend, um eine Erfassung von Daten mit logisch niedrigem Pegel, aufgestellt auf den ausgewählten Speicher-Zellen-Spalten-Bit-Leitungen, zu beschleunigen.
  4. RAM nach einem der Ansprüche 1 bis 3, der weiterhin eine Mehrzahl von sekundären Voraufladungsvorrichtungen (613, 614) in Verbindung mit jeder Speicherzellen-Spalten-Bit-Leitung (615, 616) und der Zeitabstimmungseinrichtung aufweist, wobei jede zweite, sekundäre Voraufladungsvorrichtung auf das Voraufladungssignal (611) anspricht und einen Strompfad zumindestens 10-mal kleiner als die Primär-Voraufladungsvorrichtung besitzt, um eine Voraufladung einer entsprechenden Speicherzellen-Spalten-Bit-Leitung zu verlangsamen.
  5. RAM nach einem der Ansprüche 1 bis 4, wobei die Primär-Voraufladungsvorrichtung (643) mehrere Primär-Voraufladungsvorrichtungen umfasst, wobei jede der Primär-Voraufladungsvorrichtungen einer der ausgewählten Speicherzellen-Spalten-Bit-Leitungen entspricht.
  6. RAM nach Anspruch 2, wobei der Leseverstärker (640) mehrere Leseverstärker umfasst, wobei jeder der Leseverstärker einer der ausgewählten Speicherzellen-Spalten-Bit-Leitungen entspricht.
  7. RAM nach Anspruch 6, wobei der Leseverstärker (640) mehrere Leseverstärker umfasst, wobei jeder der Leseverstärker einer der ausgewählten Speicherzellen-Bit-Leitungen (615, 616) und einer der Primär-Voraufladungsvorrichtungen (643) entspricht.
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