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Die Erfindung bezieht sich auf eine
Halbleiterspeichervorrichtung und insbesondere auf einen dynamischen
Direktzugriffsspeicher (dRAM), bei dem jede Speicherzelle einen
Transistor und einen Kondensator umfasst und Daten beliebig oft
geschrieben/gelesen werden können.
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Bei dem jungen Gebiet der computergesteuerten
Datenverarbeitung steigen Art und Menge zu verarbeitender Daten
an. Ein wichtiges Problem zeigt die Entstandene starke Nachfrage
nach einem Hochgeschwindigkeitszugriff für den Datenlese-/-schreibvorgang.
Inzwischen wurde die Speicherkapazität eines dynamischen Direktzugriffsspeichers
(hier nachstehend als "dRAM" bezeichnet) in Übereinstimmung mit
Entwicklungen in der Mikrostrukturtechnik von Speicherzellenstrukturen
stark verbessert. Somit kann eine große Datenmenge in einer einzigen
Speichervorrichtung eines Chip gespeichert werden. Als Ergebnis
nahm die Nachfrage nach einem Hochgeschwindigkeitsdatenzugriff für dRAMs
weiter zu.
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Um die Datenzugriffsgeschwindigkeit
eines dRAM zu verbessern, wurden heute eine große Anzahl von Datenzugriffsansteuerverfahren
entwickelt und vorgeschlagen. Beispielsweise wurde ein Seitenmodus-dRAM
vorgeschlagen. Gemäß einem dRAM
dieser Art und im Gegensatz zu einer herkömmlichen Speichervorrichtung,
bei der Zeilen- und Spaltenadressenleitungen (d. h. Wort- und Bitleitungen)
jedes mal zurückgesetzt
und vorgeladen werden müssen,
werden, wenn eine Auswahl einer Zelle abgeschlossen ist, sogar nachdem
eine Zelle ausgewählt
ist, mit der ausgewählten
Zelle verbundene Wortleitungen nicht zurückgesetzt sondern bleiben kontinuierlich
aktiviert. Im Auslesemodus dieses dRAM werden, nachdem eine gewünschte Zelle
ausgewählt
ist, die damit verbundene Wortleitung aktiviert gelassen. Wenn eine
andere gewünschte
Zelle bestimmt wird, wobei nur eine Bitleitung von den mit dieser
Wortleitung verbundenen anderen Zellen verwendet wird, kann daher
eine Hochgeschwindigkeitsauswahl erreicht werden. Als Ergebnis kann
die Datenzugriffsgeschwindigkeit des Seitenmodus-dRAM auf das zweifache
eines dRAM mit normalen Modus erhöht werden.
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Außerdem kann als ein Verfahren
zum Verbessern der Datenzugriffsgeschwindigkeit ein dRAM in einem "Nibble"-Modus betrieben
werden. Grundsätzlich
wird eine Zellenauswahl durchgeführt
wird, sodass die mit den Schnittstellen zwischen zwei benachbarten
Wortleitungen und zwei benachbarten Bitleitungen verbundene 4 Zellen
(d. h. 4 Bits) als eine Einheit verwendet werden. Während der
Zellenbestimmung werden die beiden Wortleitungen kontinuierlich
aktiviert. Eine gewünschte
Zelle wird durch ein Schieberegister aus den bestimmten vier Zellen bestimmt.
Zu dieser Zeit müssen,
da kein Spaltenadressentaktsignal erforderlich ist, die beiden Bitleitungen
nicht vorgeladen sein, um eine gewünschte Zelle aus den vier Zellen
zu bestimmen. Daher kann die Datenzugriffsgeschwindigkeit des dRAM
verglichen mit dem Seitenmodus-dRAM weiter verbessert werden.
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Gemäß den obigen dRAMs kann jedoch
der Vorladevorgang nicht vollständig
aus allen Betriebsmoden eliminiert werden. Die Anwesenheit einer
Vorladezeitspanne bedeutet jedoch eine Beeinträchtigung der Verbesserung der
Datenzugriffsgeschwindigkeit. Dies ist so, da während der Vorladezeitspanne
kein Datenzugriff durchgeführt
werden kann, wobei die Vorladezeit unerwünschterweise die Zeit verlängert, die
für einen
Datenzugriff benötigt
wird. Daher ist, obwohl das obige Verfahren verwendet wird, die Datenzugriffsgeschwindigkeit
eines dRAM begrenzt und kann die Nachfrage nach einer weiteren Verbesserung
nicht bewältigen.
Beispielsweise erfordert der Seitenmodus-dRAM, wenn der Datenzugriff von
einer Wortleitung zu einer anderen Wortleitung verschoben wird,
einen Vorladevorgang, der die gleiche Zeitspanne wie bei einem dRAM
mit normalem Modus benötigt.
Im Nibble-Modus-dRAM ist, wenn ein Satz (4 Bits) von Zellen zu einem
anderen Satz (4 Bits) von Zellen verschoben wird, ein Vorladevorgang ebenfalls
erforderlich. Sogar bei einem MOS-dRAM, der eine relativ kurze Speicherzugriffszeit
aufweist, z. B. 100 Nanosekunden, werden 100 Nanosekunden benötigt, um
Bitleitungen und eine Taktgenerator vorzuladen.
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Es ist daher eine Aufgabe der Erfindung, eine
neue und verbesserte dynamische Halbleiterspeichervorrichtung bereitzustellen,
die Daten während
einer Vorladezeitspanne lesen/schreiben kann, wodurch die Datenzugriffsgeschwindigkeit
stark verbessert wird.
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Die
US
4 351 034 beschreibt einen MOS-Speicher mit einer gemeinsam
benutzten Leseverstärker-Anordnung
in einer gefalteten Bitleitungskonfiguration
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Das US-Patent Nr. 4 106 109 offenbart
eine dynamische Halbleiterspeichervorrichtung mit:
zwei oder
mehr parallelen Bitleitungen, die auf einem Substrat ausgebildet
sind;
zwei oder mehr parallele Wortleitungen, die im wesentlichen
senkrecht zu den Bitleitungen vorgesehen sind;
eine oder mehrere
dynamische Speicherzellen, die an Schnittstellen der Bitleitungen
und der Wortleitungen vorgesehen sind;
einem Paar von Dateneingabe-/-ausgabeleitungen;
einem
Leseverstärkermittel,
das mit den Bitleitungen verbunden ist, um in einem Datenzugriffsmodus
der Speichervorrichtung eine in einer ausgewählten, mit einer bestimmten
Wortleitung verbundenen dynamischen Speicherzelle gespeicherte Datenspannung abzufühlen und
zu verstärken;
einem
Hilfsspeicherzellenmittel, das mit den Bitleitungen verbunden sind,
zum statischen Speichern der daran gelieferten Datenspannung; und
einem Übertragungsgattermittel,
das mit den Bitleitungen verbunden ist, wobei das Hilfsspeicherzellenmittel
und die Dateneingabe-/-ausgabeleitungen zum Übertragen von in mit den bestimmten
Wortleitungen verbundenen dynamischen Speicherzellen gespeicherten
Datenspannungen zu dem Hilfsspeicherzellenmittel, und zum, während einer
Vorladezeitspanne, elektrischen Verbinden der Hilfsspeicherzellenmittel
mit den Dateneingabe-/ausgabeleitungen, wodurch eine der Datenspannungen
an die Dateneingabe-/-ausgabeleitungen sogar während der Vorladezeitspanne
ausgelesen werden kann. Die Erfindung ist auf ein weiteres Verbessern
der Datenzugriffsgeschwindigkeit gerichtet, und erreicht dies durch
Bereitstellen einer Vorrichtung, wie sie in den Ansprüchen 1 und
5 festgelegt ist.
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In diesem Zusammenhang bestätigen wir
die Relevanz gemäß EPÜ Artikel
54(3) der Europäischen
Patentanmeldung Nr. 0129651, die ein früheres Prioritätsdatum
beansprucht und nur DE, FR und GB bestimmt. Diese Anmeldung offenbart
eine Vorrichtung mit einem dynamischen Speicherzellenarray, einem
statischen Speicherzellenarray, das daran durch eine Übertragungsgatterschaltung
der ersten Stufe gekoppelt ist, und einer Übertragungsgatterschaltung
der zweiten Stufe, die mit dem statischen Speicherzellenarray und
den Dateneingabe/-ausgabeleitungen gekoppelt ist. Die statischen
Zellen speichern die ausgelesenen Daten aus den dynamischen Zellen, die
mit aus einer ausgewählten
Wortleitung verbunden sind, bei einem Auffrischvorgang des aktiven
Zyklus.
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Die Erfindung wird am besten mit
Bezug auf die beigefügten
Zeichnungen verstanden, in denen zeigen:
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1 ein
Diagramm, das schematisch die Gesamtplanschaltungskonfiguration
eines dRAM gemäß einer
Ausführungsform
der Erfindung zeigt;
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2 ein
Diagramm, das ausführlicher
eine einem i-ten Bitleitungspaar des dRAMs von 1 zugeordnete Schaltungskonfiguration
zeigt;
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3A bis 3T sind Signalverlaufdiagramme, die
elektrische Signale zeigen, die von Hauptteilen erzeugt oder daran
geliefert werden, wenn ein normaler Datenzugriffsvorgang und ein
Vorgang zum Übertragen
von in einer gewünschten
Zwischenspeicherzelle gespeicherten Daten auf Eingabe-/Ausgabeleitungen
während
der Vorladezeitspanne von Bitleitungen in dem dRAM von 1 durchgeführt werden;
und
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4A bis 4T sind Signalverlaufdiagramme, die
elektrische Signale zeigen, die von Hauptteilen erzeugt oder daran
geliefert werden, wenn in einer spezifischen Zwischenspeicherzelle
gehaltene Daten in die entsprechende Speicherzelle in den dRAM von 1 geschrieben werden, und
die jeweils den in 3A bis 3T gezeigten Signalen entsprechen.
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Eine Anordnung eines dynamischen
Direktzugriffsspeichers (hier nachstehend als ein "dRAM" bezeichnet) gemäß einer
bevorzugten Ausführungsform
der Erfindung wird mit Bezug auf 1 und 2 beschrieben (wobei ein
Chipsubstrat in diesen Figuren zwecks Vereinfachung der Zeichnung
weggelassen wird). Bei dieser Ausführungsform weist der dRAM eine
sogenannte gefaltete Bitleitungskonfiguration auf.
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In 1 sind
eine Mehrzahl von Bitleitungspaaren B1, B1', B2, B2', ..., Bi, Bi', ... (obwohl Suffixe 1, 2, ...i, ...
verwendet werden, um Nummern der Bitleitungspaare darzustellen,
werden sie in der folgenden Beschreibung weggelassen, wenn eine
Unterscheidung nicht besonders benötigt wird) parallel zueinander
auf einem Substrat ausgebildet. Ein Paar von Wortleitungen für Dummy-Zellen
(hier nachstehen als "Dummy-Zellen-Wortleitungen" bezeichnet) DW1
und DW2 und eine Mehrzahl von Wortleitungen für Speicherzellen (hier nachstehend
als "Speicherzellen-Wortleitungen" bezeichnet) MW1,
MW2, ..., MW(n-1), MWn laufen im wesentlichen senkrecht zu diesen
Bitleitungen B und B'.
Dummy-Zellen DC werden an Schnittstellen zwischen den Bitleitungen
B und B' und den
Dummy-Zellen-Wortleitungen DW auf bekannte Art und Weise bereitgestellt.
Speicherzellen MC werden an Schnittstellen zwischen den Bitleitungen
B und B' und den
Speicherzellen-Wortleitungen MW auf bekannte Art und Weise bereitgestellt. Jede
Zelle umfasst einen Schalttransistor und einen Kondensator.
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Leseverstärker 10-1, 10-2,
..., 10-1, ... sind mit den Bitleitungspaaren B1, B1', B2, B2', ..., Bi, Bi', ... an deren ersten
Enden verbunden. Statische Speicherzellen 20-1, 20-2,
..., 20-i sind mit den zweiten Enden der Bitleitungspaare
B1, B1', B2, B2', ..., Bi, Bi', ... jeweils durch
entsprechende erste Übertragungsgatterabschnitte 30-1, 30-2,
..., 30-i verbunden. Wie es später ausführlich beschrieben wird, umfasst
jede statische Speicherzelle 20 eine Zwischenspeicherzelle und dient
als eine Hilfsspeicherzelle. Jede statische Hilfsspeicherzelle 20
ist mit einem Eingabe-/Ausgabeleitungspaar 50 und 50' durch entsprechende
zweite Übertragungsgatterabschnitte 40-1, 40-2,
..., 40-i verbunden.
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Nur das i-te Bitleitungspaar (Bi,
Bi') ist in 2 dargestellt. Es sei bemerkt,
dass die anderen Bitleitungspaare die gleiche Konfiguration wie
das i-te Bitleitungspaar (Bi, Bi')
aufweisen.
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Der Leseverstärker 10-i (hier nachstehend zwecks
Einfachheit durch "10" anzugeben, etwas was
auf andere Komponenten ebenfalls anwendbar ist) ist mit einem i-ten
Paar der Bitleitungen Bi und Bi' verbunden.
Der Leseverstärker
10 umfasst Metalloxid-Halbleiter-Feldeffektransistoren (MOSFET)
Q1 und Q2 und eine Pullup-Schaltung 12. Die MOSFET Q1 und Q2 sind
mit den Bitleitungen Bi bzw. Bi' verbunden.
Die Sources der MOSFET Q1 und Q2 sind gemeinsam miteinander und
mit einer Lesetaktleitung K1 verbunden. Bei diesen MOSFET Q1 und
Q2 ist das Gate eines MOSFET mit dem Drain des anderen MOSFET verbunden,
wodurch eine Treiberschaltung gebildet wird. Die Pullup-Schaltung
12 ist zwischen den Bitleitungen Bi und Bi' vorgesehen. Die Pullup-Schaltung 12
umfasst MOSFET Q3 und Q4 und diesen entsprechende Pullup-Kondensatoren (MOS-Kondensatoren) C1
und C2. Genauer gesagt ist eine Reihenschaltung des Kondensators
C1 und des FET Q3 zwischen der Bitleitung Bi und einer Taktleitung
K2 geschaltet, während
eine Reihenschaltung des Kondensators C2 und des FET Q4 zwischen
der anderen Bitleitung B3 und der Taktleitung K2 geschaltet ist.
Bei den FET Q3 und Q4 ist das Gate eines MOSFET mit dem Drain des
anderen MOSFET verbunden.
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Die Sources der MOSFET Q5 und Q6
sind mit den Bitleitungen Bi bzw. Bi' verbunden. Die Drains der MOSFET Q5
und Q6 sind mit einer Leistungsversorgungsspannung Vdd verbunden,
um als eine aktive Pullup-Last zu dienen. Die Gates der MOSFET Q5 und
Q6 sind mit Knoten zwischen den FET-Kondensatorpaaren (d. h. Q3 und C1;
Q4 und C2) in der Pullup-Schaltung
12 verbunden. MOSFET Q7 und Q8 werden bereitgestellt, um die Gates
der MOSFET Q5 und Q6 zu schalten, um den Vorladevorgang zu steuern.
Daher ist der FET Q7 zwischen dem Gate des FET Q5 und der Leistungsversorgungsspannung Vdd
verbunden, während
der FET Q8 zwischen dem Gate des FET Q6 und der Leistungsversorgungsspannung
Vdd verbunden ist.
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MOSFET Q9, Q10 und Q12 sind vorgesehen,
um die Bitleitungen Bi und Bi' vorzuladen
und den Leseverstärker
10 zu aktivieren. Die Gates der FET Q9, Q10 und Q11 sind gemeinsam
mit einer Vorladetaktleitung K3 verbunden. Die Taktleitung K3 ist ebenfalls
mit den Gates der FET Q7 und Q8 verbunden. Die Source und der Drain
des FET Q9 sind zwischen den Bitleitungen Bi und Bi' verbunden. Die Sources
der FET Q10 und Q11 sind mit den Bitleitungen Bi bzw. Bi' und deren Drains
mit der Leistungsversorgungsspannung Vdd verbunden.
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Die Dummy-Zelle DC1 ist an einer
Schnittstelle der Dummy-Zellen-Wortleitungen DW1 und der Bitleitung
Bi vorgesehen, und die Dummy-Zelle DC2 ist an einer Schnittstelle
der Dummy-Zellen-Wortleitung DW2 und der Bitleitung Bi' vorgesehen. In der Dummy-Zelle
DC1 ist ein Schalt-MOSFET Q12 mit der Dummy-Zellen-Wortleitung DWl
und der Bitleitung Bi verbunden. Der Datenspeicherkondensator C3
ist mit der Source des MOSFET Q12 verbunden. Bei der Dummy-Zelle DC2 ist ein
Schalt-MOSFET Q13 mit der Dummy-Zellen-Wortleitung DW2 und der Bitleitung Bi' verbunden. Ein Datenspeicherkondensator
C4 ist mit der Source des MOSFET Q13 verbunden. Die MOSFET Q12 und
Q13 dieser Dummy-Zellen können
durch die Dummy-Zellen-Wortleitungen DW ausgewählt werden. Die MOSFET Q12 und
Q13 sind ferner mit dem Massepotential Vss durch die MOSFET Q14
und Q15 verbunden. Die Gates der MOSFET Q14 und Q15 sind mit der
Dummy-Zellen-Taktleitung K4 verbunden. Daher werden die MOSFET Q14
und Q15 gleichzeitig durch ein auf der Taktleitung geliefertes Dummy-Zellentaktsignal ausgewählt. Das
Potential an Bezugsanschlüssen
(in 2 wie freie Anschlüsse dargestellt)
der Dummy-Zellenkondensatoren C3 und C4 wird eingestellt, um gleich
der Leistungsversorgungsspannung Vdd, dem Massepotential Vss oder
der Hälfte
der Spannung Vdd (d. h. 1/2 Vdd) zu sein.
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2 veranschaulicht
vier Speicherzellen MC1, MC2, MC(n-1) und MCn, die an Schnittstellen der
vier Speicherzellen-Wortleitungen MW1, MW2, MW(n-1) und MWn mit
Bezug auf das i-te Bitleitungspaar Bi und Bi' bereitgestellt sind. Genauer gesagt
ist die Speicherzelle MC1 an der Schnittstelle der Speicherzellen-Wortleitung
MW1 und der Bitleitung Bi vorgesehen, und die Speicherzelle MC2
ist an der Schnittstelle des Speicherzellen-Wortleitung MW1 und
der Bitleitung Bi' vorgesehen.
Die Speicherzellen MC(n-1) und MCn sind auf die gleiche Art und
Weise verbunden, wie es oben beschrieben ist.
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Jede Speicherzelle MC1 umfasst einen MOSFET
und einen Datenspeicherkondensator, wie bei einer Dummy-Zelle. Die
Speicherzelle MC1 umfasst einen Schalt-MOSFET Q16, der mit der Wortleitung
MW1 und der Bitleitung Bi verbunden ist, und einen mit dem MOSFET
Q16 verbundenen Datenspeicherkondensator C5. Die Speicherzelle MC2
umfasst einen Schalt-MOSFET Q17, der mit der Wortleitung MW2 und
der Bitleitung Bi' verbunden
ist, und einen Datenspeicherkondensator C6. Die Speicherzellen MC(n-1)
und MCn umfassen jeweils MOSFET Q18 und Q19 und Kondensatoren C7
und C8, die auf die gleiche Art und Weise verbunden sind, wie es
oben beschrieben ist. Die Leistungsversorgungsspannung Vdd, das
Massepotential Vss oder die Hälfte
der Spannung Vdd (d. h. 1/2 Vdd) wird an die Bezugspotentialanschlüsse (in 2 wie freie Anschlüsse dargestellt)
der Kondensatoren C5 bis C8 angelegt.
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Die Zwischenspeicherzelle C20 dient
als eine Hilfsspeicherzelle zum statischen Halten einer Datenspannung.
(Die oben erwähnte
Speicherzelle MC kann bei Bedarf eine dynamische Speicherzelle genannt
werden, um sie von der statischen Speicherzelle 20 zu unterscheiden).
Die Zwischenspeicherzelle 20 (latch memory cell) ist mit den das
i-te Bitleitungspaar bildenden Bitleitungen Bi und Bi' durch den ersten Übertragungsgatterabschnitt 30-i verbunden.
Die Zwischenspeicherzelle 20 umfasst, wie bei anderen Zwischenspeicherzellen
(nicht gezeigt), eine statische Flipflop-Schaltung. Wie es in 2 gezeigt ist, ist ein Paar
von Leitungen Ai und Ai' mit
den Bitleitungen Bi und Bi' durch
MOSFET Q20 und Q21 verbunden, die ein Übertragungsgatter 30 bilden.
Die Gates der MOSFET Q20 und Q21 sind mit einer Taktleitung K5 verbunden.
Da die Leitung K5 mit einem Übertragungsgatter-Steuertaktsignal
beliefert wird, werden die MOSFET Q20 und Q21 als Antwort auf dieses
Taktsignal gesteuert. Die Flipflop-Schaltung ist zwischen den Schaltungen
Ai und Ai' vorgesehen. Die
Flipflop-Schaltung ist aus zwei verbundenen MOSFET Q22 und Q23 aufgebaut,
wie es in 2 gezeigt
ist. Das Gate eines der MOSFET Q22 und Q23 ist mit dem Drain des
anderen FET verbunden. Die Sources der MOSFET Q22 und Q23 sind geerdet.
Die Drains der MOSFET Q22 und Q23 sind mit den Leitungen Ai bzw.
Ai' verbunden.
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Der zweite Übertragungsgatterabschnitt 40-i ist
an der Stufe neben der Zwischenspeicherzelle 20 vorgesehen (dies
findet ebenfalls auf andere zweite Übertragungsgatterabschnitte
Anwendung). Das zweite Übertragungsgatter
40 umfasst zwei MOSFET Q24 und Q25. Der MOSFET Q24 ist zwischen der
Leitung Ai und einer Signaleingabe-/-ausgabeleitung 50 verbunden,
und der MOSFET Q25 ist zwischen der Leitung Ai' und einer Signaleingabe-/ausgabeleitung 50' verbunden.
Die Gates der FET Q24 und Q25 sind gemeinsam miteinander und mit
einer entsprechenden i-ten Spaltenauswahlleitung CSLi verbunden.
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Der Betriebsmodus des dRAM wird gemäß einer
Ausführungsform
der Erfindung mit der obigen Konfiguration mit Bezug auf 3A bis 3T und 4A bis 4T beschrieben.
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Zuerst wird ein normaler Datenzugriffsvorgang
und ein Vorgang zum Übertragen
von in einer gewünschten
Zwischenspeicherzelle gespeicherten Daten auf die Eingabe/Ausgabeleitungen
50 und 50' während der
Vorladezeitspanne der Bitleitungen mit Bezug auf 3A bis 3T beschrieben.
In dem Datenzugriffsmodus des dRAM werden, da der Spannungspegel
der Taktleitung K3 auf 3/2 Vdd eingestellt ist, wenn Daten anfangs
aus der gewünschten
Zelle ausgelesen werden, alle Bitleitungen B und B' vorgeladen. Das
i-te Bitleitungspaar Bi und Bi' (siehe 2) wird beispielhaft dargestellt.
Unter der Annahme, dass der Speicherzellenkondensator C5 Bitdaten
auf einem logischen Pegel "1" speichert, wird
der Knoten N1 des Kondensators C5 auf der Spannung Vdd durch diesen
Datenspeicher gehalten (3T). Der
Knoten N2 des Dummy-Zellenkondensators wird auf der Spannung Vss
gehalten (3S). Unter
der Annahme, dass die Zwischenspeicherzelle 20 Bitdaten auf einem
logischen Pegel "0" speichert, werden Anfangspotentiale
der Knotenneutronen Ai und Ai' auf
Vss bzw. Vdd eingestellt.
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In diesem Zustand fällt, wie
es in 3A gezeigt ist,
wenn ein Reihenadressenstrobesignal (RAS-Signal) von einer hohen
Pegelspannung VIH zu einer niedrigen Pegelspannung VIL fällt, bevor eine Änderung
im Pegel an einem Spaltenadressenstrobesignal (CAS-Signal) auftritt,
das Potential der Vorladetaktleitung K3 von der Spannung 3/2 Vdd
auf die Spannung Vss ab, wie es in 3D gezeigt
ist.
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Gleichzeitig fällt das Potential der Dummy-Zellentaktsignals
K4 von der Spannung Vdd auf die Spannung Vss ab, wie es in 3E gezeigt ist. Als Antwort
auf die Änderung
in dem Potential der Leitung K3 werden die FET Q7 bis Q11 gleichzeitig gesperrt,
wodurch die Vorladung der Bitleitungen Bi und Bi' angehalten wird. Als Antwort auf eine Änderung
in dem Potential der Leitung K4 werden die FET Q14 und Q15 gesperrt,
und die Dummy-Zellenkondensatorknoten N2 und N3 werden von dem Massepotential
Vss isoliert.
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Danach werden beispielsweise die
Speicherzellen-Wortleitung
MW1 und die Dummy-Zellen-Wortleitung DW2 ausgewählt. Wenn das Potential der
Leitungen MW1 und DW2 von der Spannung Vss auf die Spannung 3/2
Vdd ansteigt, wie es in den 3G und 3H gezeigt ist, werden die
MOSFET Q16 und Q13, die in den mit den Leitungen MW1 und DW1 verbundenen
Zellen MC1 und DC1 enthalten sind, leitend gemacht. Die Kondensatoren
C5 und C4 werden elektrisch mit den Bitleitungen Bi und Bi' durch die leitenden
MOSFET Q16 bzw. Q13 verbunden. Daher wird der elektrische Speicherinhalt
der Kondensatoren C5 und C4 auf die Bitleitungen Bi und Bi' übertragen.
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Danach fällt das an die Taktleitung
K1 für
den Leseverstärker
10 gelieferte Lesetaktsignal allmählich von einer Spannungsdifferenz
zwischen den Spannung Vdd und Vth (durch "Vdd-Vth" in 3I angegeben)
auf das Massepotential Vss ab, wie es in 3I gezeigt ist. Somit wird der Leseverstärker 10 aktiviert. 3J und 3K zeigen Änderungen in dem Potential
der Bitleitungen Bi und Bi'.
Wenn der Leseverstärker
10 aktiviert wird, fällt
das Potential der Bitleitung Bi',
das die Spannungsübertragung
in der Dummy-Zelle DC2 abschließt,
von dem Potential Vdd auf das Massepotential Vss ab, wie es in 3K gezeigt ist. Das Potential
der Bitleitung Bi, das die Daten "1" aus
der Speicherzelle MC1 ausliest, wird auf Vdd gehalten. Zu dieser
Zeit fällt
das Potential der Bitleitung Bi geringfügig und vorübergehend aufgrund von Kopplung
und Laufzeitstörung
mit Bezug auf die Bitleitung Bi' ab,
wie es in 3J gezeigt
ist. Diese Änderung
im Pegel wird jedoch bald wiederhergestellt, und das Potential der
Bitleitung Bi wird konstant auf der Spannung Vdd gehalten. Dies
ist so, da das an die Taktleitung K2 gelieferte Taktsignal, das
mit der Pullup-Schaltung 12 verbunden ist, von der Spannung Vss
zu der Spannung Vdd ansteigt, wie es in 3C gezeigt ist, um den Pullup-Vorgang der
Schaltung 12 zu starten. Beim Start des aktiven Pullup-Vorgangs
der Schaltung 12 wird der FET Q5 leitfähig gemacht, wodurch die Spannung
Vdd an die Bitleitung Bi durch den FET Q5 geliefert wird.
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Nachdem sich das Potential von der
Spannung Vss in die Spannung Vdd als Antwort auf das Taktsignal
K2 ändert,
wie es in 3C gezeigt
ist, steigt das an die Taktleitung K5 gelieferte Übertragungsgattertaktsignal,
das mit dem ersten Gatterübertragungsabschnitt
30 verbunden ist, von der Spannung Vss auf die Spannung 3/2 Vdd
an, wie es in 3F gezeigt
ist. Somit werden die Übertragungsgatter-FET
Q20 und Q21 leitfähig
gemacht, und das erste Übertragungsgatter 20i wird
in einen "offenen" Zustand gesetzt.
Als Ergebnis werden die Bitleitungen Bi und Bi' mit den Knotenleitungen Ai bzw. Ai' elektrisch verbunden.
Die an den Bitleitungen Bi und Bi' erscheinenden ausgelesenen Datenpotentiale
werden an die Knotenleitungen Ai und Ai' übertragen.
Somit wird das Potential der Leitungen Ai und Ai' geändert,
wie es in den 3L und 3M gezeigt ist. Das heißt, dass
das Potential der Knotenleitung Ai, das mit der Bitleitung Bi verbunden
ist (d. h. der Speicherzelle MC1), von dem Massepotential Vss in die
Leistungsversorgungsspannung Vdd geändert wird, wie es in 3L gezeigt ist. Das Potential
der Leitung Ai',
das mit der Bitleitung Bi' (der
Dummy-Zelle DC2) verbunden ist, wird von der Spannung Vdd in die
Spannung Vss geändert,
wie es in 3M gezeigt
ist. Die Potentiale dieser Leitungen werden nach dem Abfall im Potential
statisch von der statischen Flipflop-Schaltung gehalten.
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Die anderen Zwischenspeicherzellen
(d. h. die in 1 gezeigten
statischen Speicherzellen 20-1, 20-2,...) werden
auf die gleiche Art und Weise betrieben, wie es oben beschrieben
ist. Daher werden die Potentiale aller mit den gekennzeichneten Speicherzellen-Wortleitung
verbundenen Speicherzellen (in diesem Fall der Leitung MW1) und
diejenigen der mit der Dummy-Zellen-Wortleitung verbundenen Dummy-Zellen
(in diesem Fall die Leitung DW2) zu den den Knotenleitungspaaren
A und A' entsprechenden
Zwischenspeicherzellen übertragen und
gehalten. Mit anderen Worten wird der Speicherinhalt aller mit einer
gekennzeichneten Speicherzellen-Wortleitung verbundenen Speicherzellen
statisch in den entsprechenden Zwischenspeicherzellen 20-1, 20-2,..., 20-i,...
gespeichert.
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Wenn das an die Spaltenauswahlleitung
Csi gelieferte Spaltenauswahlsignal von der Spannung Vss in die
Spannung 3/2 Vdd geändert
wird, um das i-te Bitleitungspaar Bi und Bi' auszuwählen, wie es in 3N gezeigt ist, werden die Übertragungsgatter-FET
Q24 und Q25, die entlang des Knotenleitungspaars Ai und Ai' vorgesehen sind,
die mit dem Leitungspaar Bi und Bi' verbunden sind, leitend gemacht, und
das zweite Übertragungsgatter 40-i wird in
den "offenen" Zustand gesetzt.
Daher werden die Leitungen Ai und Ai' mit den Eingabe-/Ausgabeleitungen 50 und 50' durch die FET
Q24 und Q25 elektrisch verbunden. Die Datenpotentiale der Leitungen Ai
und Ai' werden an
die Leitungen 50 bzw. 50' übertragen. Daher wird das Potential
der Leitungen 50' auf
Vdd gehalten, wie es in 30 gezeigt
ist, und das Potential der Leitung 50' fällt von Vdd auf Vss, wie es
in 3P gezeigt ist. Somit
werden Ausgabedaten Dout durch die Leitungen 5Q und 50' als Antwort
auf die ausgelesenen Daten erzeugt, um den logischen "high"-Pegel VOH aufzuweisen,
wie es in 3Q gezeigt
ist. Es sollte bemerkt werden, dass, während die Leitungen Bi und
Bi' mit den Leitungen 50 und 50' verbunden sind,
ein Datenlesen/-schreiben durchgeführt werden kann, ohne dass
es bis zu der Zwischenspeicherzelle 20 durch ist (wie bei der herkömmlichen
Art und Weise).
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Wenn danach das CAS-Signal von der
Spannung VIL auf die Spannung VIH ansteigt, wie es in 3B gezeigt ist, fällt das
Potential an den Leitungen MW1 und DW1 von 3/2 Vdd auf Vss (siehe 3F, 3G und 3H).
Dann sind die FET Q20 und Q21 des Gatters 30 nicht leitend, wobei
das Bitleitungspaar Bi und Bi' und
das Knotenleitungspaar Ai und Ai' elektrisch
getrennt sind. Die Zwischenspeicherzelle 20 wird elektrisch von
den Leitungen Bi und Bi' getrennt.
In diesem Zustand wird, wenn das Vorladetaktsignal von der Spannung
Vss in diepannung 3/2 Vdd geändert
wird, wie es in 3D gezeigt
ist, die Vorladung der Bitleitungen initiiert. Es sei bemerkt, dass
während
des Vorladevorgangs die statische Speicherzelle 20 von den Leitungen
Bi und Bi' getrennt
bleibt, und das Potential auf den Leitungen Ai und Ai' von der Flipflop-Schaltung
statisch gehalten wird.
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Ein Fall wird beschrieben, bei dem
das CAS-Signal erneut von der hohen Spannung 3/2 Vdd zu der niedrigen
Spannung Vss fällt
und ein anderes Bitleitungspaar (nicht gezeigt, jedoch als das j-te
Bitleitungspaar bezeichnet) ausgewählt wird. In diesem Zustand
wird ein Auswahlsignal, das sich von der Spannung Vss in die Spannung
3/2 Vdd ändert,
wie es in 3R gezeigt
ist, an die j-te Bitleitungen geliefert. Zwischenspeicherzellen
(nicht gezeigt), die für die
j-te Bitleitungen vorgesehen sind, speichern Datenspannungen statisch,
die dem Speicherinhalt des Speichers und der Dummy-Zellen entsprechen,
die mit den ausgewählten
Wortleitungen MW1 und DW2 und den j-ten Bitleitungen verbunden sind.
Daher kann während
des Vorladevorgangs die in der j-ten Zwischenspeicherzelle gehaltene
Datenspannung in die Eingabe/Ausgabeleitung 50 und 50' übertragen werden.
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Ein Vorgang zum Schreiben von in
einer gewünschten
Zwischenspeicherzelle gespeicherter Daten in die entsprechende Speicherzelle
während
des Vorladevorgangs der Bitleitungen wird mit Bezug auf 4A bis 4T beschrieben. 4A bis 4T sind
Signalverlaufdiagramme von elektrischen Signalen, die von den Hauptteilen
des dRAM der Ausführungsform erzeugt
werden, wenn in der spezifischen Zwischenspeicherzelle gehaltene
Daten in die entsprechende Speicherzelle in den dRAM zu schreiben
sind. 4A bis 4T entsprechen den 3A bis 3T. Die 4A und 4B zeigen Signalverläufe der
RAS- und CAS-Signale. 4C bis 4F zeigen Signalverläufe der
an die Taktleitungen K2 bis K5 gelieferten Taktsignale. 4G und 4H zeigen Änderungen im Potential der
Speicherzellen-Wortleitung MW1 und der Dummy-Zellen-Wortleitung
DW2. 4I zeigt einen Signalverlauf
des an die mit dem Leseverstärker
10 verbundene Taktleitung K1 gelieferten Taktsignals. 4J und 4K zeigen Änderungen im Potential des i-ten
Bitleitungspaars Bi und Bi'. 4L und 4M zeigen Änderungen in dem Potential
des Knotenleitungspaars Ai und Ai' der mit den Leitungen Bi und Bi' verbundenen Zwischenspeicherzelle. 4N zeigt den Signalverlauf
des Spaltenauswahlsignals CSLi. 40 und 4P zeigen Änderungen
im Potential des Eingabe/Ausgabeleitungspaars 50 und 50'. 4Q zeigt ein Ausgabedatenpotential. 4R zeigt den Signalverlauf
eines Spaltenauswahlsignals CSLj (in 2 nicht
gezeigt), das an das j-te Bitleitungspaar geliefert wird. 4S und 4T zeigen Änderungen in dem Potential
der Kondensatorknoten N2 und N1 der Dummy-Zelle DC2 und der Speicherzelle
MC1, die mit dem i-ten Bitleitungspaar verbunden sind.
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Wie es in den 4A und 4B gezeigt
ist, fällt, wenn
das CAS-Signal von einem hohen Potential (VIH) in ein niedriges
Potential (VIL) vor dem RAS-Signal geändert wird, das Vorladetaktsignal
K3 von der Spannung 3/2 Vdd auf die Spannung Vss ab (siehe 4D), wodurch die Bitleitungen
elektrisch erdfrei oder schwebend (floating) gemacht werden. Da
das Potential des Dummy-Zellentakts K4 gleichzeitig von Vdd auf
Vss auf die gleiche Art und Weise wie bei dem Datenauslesemodus
fällt,
wie es in 4E gezeigt
ist, werden die FET Q14 und Q13 nicht leitend. Daher werden die
Knoten N2 und N3 der Kondensatoren von dem Massepotential isoliert.
Bevor die Potentiale der Wortleitungen MW1 und DWl von der Spannung
Vss auf die Spannung 3/2 Vdd ansteigen, wie es in den 4G und 4H gezeigt ist, wird das Potential des Übertragungsgatteransteuertaktsignals K5
von der Spannung Vss in die Spannung 3/2 Vdd geändert, wie es in 4F gezeigt ist. Somit wird
das erste Übertragungsgatter 30-i in
den "offenen" Zustand gesetzt,
und die Zwischenspeicherzelle 20-i wird mit den Bitleitungen
Bi und Bi' elektrisch
verbunden.
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Die Zwischenspeicherzelle 20 kann
die Daten der vorher ausgewählten
Speicherzelle MC1 sogar während
der Vorladezeitspanne der Bitleitungen kontinuierlich speichern.
Wenn die in dem ersten Übertragungsgatterabschnitt
30 enthaltenen FET Q20 und Q21 als Antwort auf das Übertragunsgatter-Steuertaktsignal
K5 leitend werden, werden die Potentiale der Knotenleitungen Ai
und Ai' der Zwischenspeicherzelle
(siehe 4L und 4M) in das entsprechende
i-te Bitleitungspaar Bi und Bi' durch das Übertragungsgatter 20-i übertragen.
Als Ergebnis fällt
der Potentialpegel der Bitleitung Bi von der Spannung Vdd auf die
Spannung Vss ab, wie es in 4J gezeigt
ist, und zur gleichen Zeit wird der Potentialpegel der Bitleitung
Bi' kontinuierlich
auf der Leistungsversorgungsspannung Vdd gehalten, wie es in 4K gezeigt ist.
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Danach wird, wenn die Wortleitungen
MW1 und DW1 ausgewählt
werden, ein der Spannung Vss entsprechender logischer Wert, der
von der Knotenleitung Ai der Zwischenspeicherzelle 20 zu der Bitleitung
Bi übertragen
wurde, sogar während
der Vorladezeitspanne der Bitleitungen in den Speicherzellenkondensator
C5 geschrieben. Als Ergebnis werden, wie es in den 4S und 4T gezeigt
ist, die Potentiale der Knoten N2 und N1 geändert. Während dieses Intervalls werden
die Leitungen 50 und 50' konstant auf der Spannung Vdd
gehalten (siehe 40 und 4P), und das Ausgabedatenpotential wird
auf einem Zwischenpotential Hiz zwischen dem logischen Pegel "1" und dem logischen Pegel "0" gehalten (siehe 4Q). Während des oben erwähnten Vorgangs werden
das i-te Spaltenauswahlsignal CSLi und das andere Spaltenauswahlsignal
CSLj konstant auf dem Potential Vss gehalten (siehe 4N und 4R).
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Gemäß dem dRAM mit den statischen
Hilfszellen der Erfindung werden Speicherdaten aller Speicherzellen,
die mit einer ausgewählten
Speicherwortleitung verbunden sind, an die entsprechenden Zwischenspeicherzellen
(20) geliefert und dadurch statisch gehalten. Eine derartige statische
Datenspeicherung in den Zwischenspeicherzellen wird kontinuierlich
durchgeführt,
bis die nächste
Wortleitung gekennzeichnet wird. Daher kann während der Vorladezeitspanne
der Bitleitungen, die bei dem obigen Vorgang durchgeführt wird,
wenn Speicherdaten in einer anderen Speicherzelle aus den mit der
ausgewählten
Wortleitung verbundenen Speicherzellen ausgelesen werden müssen, die
der bestimmten Speicherzelle entsprechende Zwischenspeicherzelle bestimm
werden, um Daten aus ihr zu lesen. Falls notwendig kann ein Zugreifen
auf Speicherdaten der Zwischenspeicherzelle sogar während der
Vorladezeitspanne wiederholt werden, bis die nächste Wortleitung bestimmt
wird. Hinsichtlich den mit der ausgewählten Wortleitung verbundenen
Speicherzellen ist ein Datenzugriff dazwischen nicht auf den Vorladevorgang
begrenzt und kann eine vorgegebene Anzahl von Malen wiederholt werden.
Daher kann die Datenzugriffsgeschwindigkeit des dRAM stark verbessert
werden.
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Außerdem können erfindungsgemäß einmal in
der Zwischenspeicherzelle gespeicherte Daten bei Bedarf neu in eine
entsprechende Speicherzelle geschrieben werden, sogar in der Vorladezeitspanne der
Bitleitungen. Als Ergebnis kann die Betriebsgeschwindigkeit beim
Datenschreibmodus ebenfalls verbessert werden.
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Obwohl die Erfindung mit Bezug auf
bestimmte Ausführungsformen
gezeigt und beschrieben wurde, werden verschiedene Änderungen
und Modifikationen, die einem Fachmann offensichtlich sind und auf
die sich die Erfindung bezieht, als innerhalb des Schutzumfangs
der Erfindung liegend betrachtet.
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Beispielsweise wurde bei der obigen
Ausführungsform
die gefaltete Bitleitungskonfiguration beispielhaft dargestellt.
Die Erfindung kann jedoch auf einen dRAM einer Bitleitungskonfiguration
mit offenem Ende angewendet werden. Die Erfindung kann ebenfalls
auf einen statischen RAM angewendet werden.