JPS61142592A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS61142592A
JPS61142592A JP59263304A JP26330484A JPS61142592A JP S61142592 A JPS61142592 A JP S61142592A JP 59263304 A JP59263304 A JP 59263304A JP 26330484 A JP26330484 A JP 26330484A JP S61142592 A JPS61142592 A JP S61142592A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ランダムアクセス可能な半導体記憶装置に関
する。
〔発明の技術的背景とその問題点〕
近年、半導体記憶装置の高速化のために数多くの新機能
の発明、開発がなされてきた。ベージモードやニブルモ
ードは高速化のために考案された代表的なモードである
。
しかしながら、ベージモードでは選択ワード線を次のワ
ード線に変更する場合に、またニブルモードでは選択４
ビツトを次の４ビツトに変更する場合に、必ずビット線
およびクロック・ジェネレータのプリチャージを必要と
する。アクセスタイムが１００ｎｓと非常に高速なＭＯ
ＳダイナミックＲＡＭにおいても、ビット線およびクロ
ック・ジェネレータのプリチャージに１００ｎ！３も費
やす。更に高速化が要求される現在、上記したプリチャ
ージに要する無駄な時間が問題となっている。
〔発明の目的〕
本発明は上記した点に鑑みなされたもので、プリチャー
ジ期間中にもデータの読み出し、ｌＩき込みを可能とし
た、ランダムアクセス可能な半導体記憶装置を提供する
ことを目的とする。
〔発明の概要〕
本発明の半導体記憶装置は、各ビット線にラッチ型メモ
リセルを接続することにより、ビット線がプリチャージ
期間であってもこのラッチ型メモリセルを介してデータ
の読み出し、書き込みを可能としたものである。
〔発明の効果〕
本発明によれば、従来データのアクセスが不可能であっ
たビット線のプリチャージ期間にも外部的にはデータの
読み出し、書き込みが可能になる。
即ち無駄な時間がなくなって連続的なアクセスが可能に
なり、半導体記憶装置の高速化が図られる。
〔発明の実施例〕
本発明の実施例を図面を用いて以下に説明する。
第１図は一実施例のＭＯＳ−ｄＲＡＭの要部構成を示す
回路図である。この実施例は折返し型ビット線構成のｄ
ＲＡＭに適用した例であり、図では、１番目の一対のビ
ット線ＢＬ、ＢＬに接続されている部分のみを示してい
る。
センスアンプ１は、ＭＯＳＦＥＴ−Ｑ１１〜Ｑ２１およ
びプルアップ用キャパシタＣ１１゜Ｃ１２から構成され
ている。Ｑｌ　１．Ｑｌ　２は、ドライバ用であり、こ
れらのソースはクロック線φＢＨに接続されている。Ｑ
ｌ３．Ｑｌ４はアクティブ・プルアップ用の負荷として
作用するもので、そのドレインは電［ＶＤＤに接続され
、ソースはそれぞれビットＩＢＬ、ＢＬに接続されてい
る。Ｑｌ５．Ｑｌ６およびＣ１１，ＣＩ２がプルアップ
回路を構成している。０１８．Ｑｌ９は、それぞれＱｌ
３．Ｑｌ４のゲートをプリチャージするためのもの、Ｑ
ｌ　７．Ｑ２０．Ｑ２１はビット線ＢＬ、ＢＬおよびセ
ンスアンプのノードをプリチャージするものであり、こ
れらのゲートはいずれもプリチャージ用クロック線φ２
に接続されている。ビット線ＢＬ、ＢＬにはそれぞれ一
つずつダミーセル２１．２２が接続されている。一方の
ダミーセル２１は、ＭＯＳＦＥＴ−Ｑ２２．Ｑ２３およ
びキャパシタＣ１３かうなり、他方のダミーセル２２は
ＭＯＳＦＥＴ−０２４，Ｑ２５およびキャパシタＣ１４
からなる。これらダミーセルの０２２．Ｑ２５はそれぞ
れダミーワード線ＤＷＬ１　、ＤＷＬ２により選択され
、またＱ２３゜Ｑ２４はクロック線φ３により同時に選
択されるようになっている。キャパシタＣ１３，０１４
の基準電位端子は電源ＶｏｏまたはＶｓｓあるいは（１
／２）Ｖａｎに接続されている。メモリセル群３は、図
ではワード線ＷＬ１　、ＷＬ２　、ＷＬ（ｎ−１）およ
びＷＬｎにより選択される４個のメモリセルを示してい
る。これらのメモリセルのキャパシタの基準電位端子も
Ｖｏｏ、Ｖｓｓまたは（１／２）ＶＤＤに接続されてい
る。
ラッチ型メモリセル４は、ＭＯＳＦＥＴ−０３２、Ｑ３
３を用いたフリップ７Ｏツブにより構成されている。Ｑ
３０．Ｑ３３は、このラッチ型メモリセル４の二つのノ
ードＡ＋　、　Ａｉをそれぞれビット線ＢＬ、ＢＬに接
続するトランス７１ゲートである。これらトランスファ
ゲートとしてのＭＯＳＦＥＴ−０３０，Ｑ３１のゲート
はりＯツクφ噂により制御される。
Ｑ３４．Ｑ３５は、ビット線ＢＬ、ＢＬあるいはノード
Ａｉ　、　Ａｉをそれぞれ入出力線■１０゜Ｉｌｏに接
続するトランスファゲートである。これらＭＯＳＦＥＴ
−０３４，Ｑ３５のゲートはカラム選択線Ｃ３Ｌｉに接
続されている。
このように構成されたｄＲＡＭの動作を第２図および第
３図を参照して次に説明する。
第２図は、通常のアクセス動作の他にラッチ型メモリセ
ルのデータをビット線プリチャージ期間に入出力線に転
送する動作を説明するための信号波形である。最初クロ
ク線φ２のレベルは（３／２）Ｖｏｎｌ！度にあり、ビ
ット線は全てプリチャージされている。いま、１番目の
センスアンプ１に看目し、メモリセルのキャパシタＣ１
５のノードＮ１３にはＶｏｏ、ラッチ型メモリセル４の
Ａｉ　、　Ａｉ　ｋ−Ｇ、ｔツレツレＶｓ　ｓ　、　Ｖ
ｏ　ｏの初期電圧が書き込まれていたとする。　　７ 第２図において、ＲＡＳがＣＡＳよりも早くＶｓｕから
Ｖｔｔ、になると、φ２が（３／２）ｖＤＤからＶａｓ
に下がり、ワード線ＷＬ１とダミーワード線ＤＷ２のレ
ベルがＶｓｓから（３／２）ＶＤｎまで上がると、Ｃ２
６，Ｃ２５が導通し、Ｃ１４，Ｃ１５の内容がそれぞれ
ビット線ＢＬ、ＢＬに伝わる。次にクロックφＢＥがＶ
ＤＤ−Ｖｔｈから徐々にＶｓｓまで下がりセンスアンプ
１が活性化されると、ダミーセルを読み出したビット線
ＢＬのレベルはＶｓｓに下がる。論理゛１”を読み出し
たビット線ＢＬのレベルはＢＬのカップリングおよびレ
ーシングにより僅かに下がるが、クロックφ１がＶｓｓ
からＶＤＤに上がってアクティブプルアップがかかり、
Ｃ１３’が導通すると、再びＶＤＤに復帰する。
次にクロックφ４がＶｓｓから（３／２）ｖＤＤまで上
がり、Ｃ３０，Ｃ３１が導通すると、ビット線ＢＬ、Ｂ
Ｌの内容がラッチ型メモリセル４のノードＡｉ　、　Ａ
ｉに伝わる。第２図の場合、書き込まれる前のＡｉの状
態は論理“０”でありたため、ＡｉのレベルはＶＢｇか
らｖＤＤに上がっているｏ　Ａ　ｉはこれと逆である。
その後、例えばｉ番目のカラムが選択され、Ｃ８Ｌ　ｉ
　（１）Ｉ、ｉへ）ＬｔカＶｓ　ｓ　カラ（３／　２　
）　Ｖｏ　。
に上がると、ビット線ＢＬ、ＢＬおよびノードＡｉ　、
　Ａｉが入出力線Ｉ１０．Ｉ１０に接続される。Ｉｌｏ
はＶＤＤを保ち、ＩｌｏはＶｏｏからＶｓｓｓに下がり
、□ｏｕｔがＨｉＺから論理“１′′のＶＯＨを出力す
る。ビット線に入出力線が接続されているこの状態では
、ラッチ型メモリセルを介さなくても直接メモリセルに
データの読み出し。
書き込みを行なうことができる。
次にＣＡＳがＶＩＬからＶ＋ｕになると、クロックφ鴫
、ワード線Ｗし１．ダミーワード線ＤＷＬ１が（３／２
）ＶｏｏからＶｓｓまで下がり、ビット線ＢＬ、ＢＬと
ラッチ型メモリセル４が切り離された状態でクロックφ
２がＶｓｓから（３／２）Ｖｏｏまで上がり、ビット線
のプリチャージが開始される。
そして次に、ＣＡＳがＶｔｕからＶｓＬに再び下がり、
例えば３番目のカラムが選択されると、ビット線とは既
に切り離されている３番目のラッチ型メモリセル（図示
せず）のデータが入出力線に転送される。第２図ではこ
の３番目のラッチ型メモリセルの内容はＡｉ　＝Ｖｓｓ
、Ａｉ　−ＶＤＤであったことを示している。
第３図はラッチ型メモリセルに書き込まれたデータをメ
モリセルに転送する場合の動作を説明する信号波形であ
る。第３図において、ＣＡＳがＲＡＳよりも早＜ＶＩｏ
からＶＩＬになると、クロックφ２が（３／２）ＶＤＤ
からＶｓｓに下がりビット線はフローティング状態にな
る。そしてワード線およびダミーワード線より早くクロ
ックφ４がＶｓｓから（３／２）Ｖｏｏに上がる。ラッ
チ型メモリセル４はスタティック型のメモリセルである
から、クロックφ４によりＭＯＳＦＥＴ−０３０，Ｃ３
１が導通すると、ＡｉとＡｉの内容がＢＬとＢしにそれ
ぞれ転送され、ＢＬのレベルはＶＤＤからＶ２Ｏに下が
り、ＢＬのレベルはＶＤＤを保つ。その後ワード線ＷＬ
１およびダミーワード線ＤＷＬ２が選択されると、メモ
リセルのキャパシタＣ１５にＡｉの内容である論理“１
゛が書き込まれる。
以上にようにして本実施例によれば、プリチャージのみ
の無駄な時間がなくなり、連続的な高速アクセスが可能
なｄＲＡＭが得られる。
本発明は上記実施例に限られるものではなく、種々変形
して実施することができる。例えば実施例では、折返し
型ビット線構成の場合を説明したが、いわゆるオープン
エンド型ビット線構成のｄＲＡＭにも原理的には本発明
を適用することができる。またスタティックＲＡＭにも
やはり本発明を適用することが可能である。
【図面の簡単な説明】
第１図は本発明の一実施例のｄＲＡＭの構成を示す図、
第２図および第３図はその動作を説明するための信号波
形図である。 １・・・センスアンプ、２ｓ　、２２・・・ダミーセル
、３・・・メモリセル群、４・・・ラッチ型メモリセル
、ＢＬ、ＢＬ・・・ビット線、ＷＬＩ　、ＷＬ２　、Ｗ
Ｌ（ｎ−１）　、　ＷＬｎ−ワード線、Ｑ３０．Ｑ３１
・・・ＭＯＳトランジスタ（トランスファゲート）。

Claims (3)

    【特許請求の範囲】
  1. （１）ランダムアクセス可能なメモリセルを半導体基板
    上にマトリクス状に集積形成してなる半導体記憶装置に
    おいて、各ビット線に、ビット線プリチャージ期間中に
    データの読み出し、書き込み可能なラッチ型メモリセル
    がトランスファゲートを介して接続されていることを特
    徴とする半導体記憶装置。
  2. （２）前記ラッチ型メモリセルは、フリップフロップを
    用いたスタティック型メモリセルであり、そのメモリセ
    ルの第１、第２のノードがそれぞれ対をなす第１、第２
    のビット線に接続されている特許請求の範囲第１項記載
    の半導体記憶装置。
  3. （３）前記ランダムアクセス可能なメモリセルは一個の
    ＭＯＳＦＥＴと一個のキャパシタからなるダイナミック
    型メモリセルである特許請求の範囲第１項記載の半導体
    記憶装置。
JP59263304A 1984-12-13 1984-12-13 半導体記憶装置 Expired - Lifetime JPH0793009B2 (ja)

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