JPS5960794A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPS5960794A JPS5960794A JP57170682A JP17068282A JPS5960794A JP S5960794 A JPS5960794 A JP S5960794A JP 57170682 A JP57170682 A JP 57170682A JP 17068282 A JP17068282 A JP 17068282A JP S5960794 A JPS5960794 A JP S5960794A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、■トランジスタ１キャパシタ型のメモリセル
をもつダイナミック型半導体記憶装置、特に非選択ワー
ド線の電位を確実にクランプできるようにしたダイナミ
ック型半導体記憶装置に関する。
をもつダイナミック型半導体記憶装置、特に非選択ワー
ド線の電位を確実にクランプできるようにしたダイナミ
ック型半導体記憶装置に関する。
技術の背景
１トランジスタＩキャパシタ型のＤＲＡＭでセルキャパ
シタ（ＭＯＳキャパシタ）の対向電極を独立に形成する
と余分にＩＪｔｉ（例えば多結晶シリコン屓が）必要と
なることから、隣りのワード線をセルキャパシタの対向
電極として使用し、プロセスを簡略化する技術が提案さ
れている。
シタ（ＭＯＳキャパシタ）の対向電極を独立に形成する
と余分にＩＪｔｉ（例えば多結晶シリコン屓が）必要と
なることから、隣りのワード線をセルキャパシタの対向
電極として使用し、プロセスを簡略化する技術が提案さ
れている。
従来技術と問題点
第１図はその一例で、ＷＬｌ、ＷＬ２．・・・・・・は
多結晶シリコン屓によるワード線、ＢＬ、ＢＴは１組の
ビット線対（他は図面上省略しである）、ＳＡはセンス
アンプ、ＷＤＩ、ＷＤ２．・・・・・・はワードデコー
ダ、ＭＣＩ、ＭＣ２，・・・・・・はメモリセル、Ｑｌ
、Ｃ２，・・・・・・はそれらを構成するシリコンゲー
トのＭＯＳトランジスタ、Ｃ１，Ｃ２，・・・・・・は
セル容量である。このＤＲＡＭではワード線ＷＬ１で選
択されるセルＭＣ＋における容量Ｃ１の対向電極は隣り
のワード線ＷＬ２であり、該ワード線ＷＬ２で選択され
るセルＭＣ２における容Ｑ Ｃ２の対向電極は次のワー
ド線ＷＬ３である、という様に順次隣りのワード線を対
向電極としている。
多結晶シリコン屓によるワード線、ＢＬ、ＢＴは１組の
ビット線対（他は図面上省略しである）、ＳＡはセンス
アンプ、ＷＤＩ、ＷＤ２．・・・・・・はワードデコー
ダ、ＭＣＩ、ＭＣ２，・・・・・・はメモリセル、Ｑｌ
、Ｃ２，・・・・・・はそれらを構成するシリコンゲー
トのＭＯＳトランジスタ、Ｃ１，Ｃ２，・・・・・・は
セル容量である。このＤＲＡＭではワード線ＷＬ１で選
択されるセルＭＣ＋における容量Ｃ１の対向電極は隣り
のワード線ＷＬ２であり、該ワード線ＷＬ２で選択され
るセルＭＣ２における容Ｑ Ｃ２の対向電極は次のワー
ド線ＷＬ３である、という様に順次隣りのワード線を対
向電極としている。
既知のようにＭＯＳキャパシタは半導体基板に絶縁膜を
介して電極を配置して形成される。メモリでは選択ワー
ド線は１つ、その他は全て非選択であり、その電位はＶ
ｓｓ（一般にはＯＶ）に固定される。■）型半導体基板
の場合においてはこのＭＯＳキャバンタの直下をイオン
注入などの技術によりＮ型に反転さｌる事により、ゲー
ト電圧が拡散層部ずなわら、ソース・トレインより低い
場合でも容量を形成する。よって隣接ソー１−線をキャ
パシタ電極としても容量を形成し、セルキ中バシタとし
て使用できる。
介して電極を配置して形成される。メモリでは選択ワー
ド線は１つ、その他は全て非選択であり、その電位はＶ
ｓｓ（一般にはＯＶ）に固定される。■）型半導体基板
の場合においてはこのＭＯＳキャバンタの直下をイオン
注入などの技術によりＮ型に反転さｌる事により、ゲー
ト電圧が拡散層部ずなわら、ソース・トレインより低い
場合でも容量を形成する。よって隣接ソー１−線をキャ
パシタ電極としても容量を形成し、セルキ中バシタとし
て使用できる。
しかしなからこの場合には若干問題がある。第２図のグ
ラフを参照しながらこれを説明するに、例えばセルＭＣ
＋が“０”記憶状態でノードＮ１がＯＶであるとき、１
＝１．でワード°線ＷＬ＋を選択するとそれに伴ないノ
ー１”Ｎｌがプリチャージされたヒー７１・線ＢＬによ
りチ中−ジアソフ゛されるので、容量Ｃ１を通して隣り
のワード線Ｗ＋、２の電位も上昇する。ワード線ＷＬ２
は非選択であるからその電位が」二昇することば好まし
くない。
ラフを参照しながらこれを説明するに、例えばセルＭＣ
＋が“０”記憶状態でノードＮ１がＯＶであるとき、１
＝１．でワード°線ＷＬ＋を選択するとそれに伴ないノ
ー１”Ｎｌがプリチャージされたヒー７１・線ＢＬによ
りチ中−ジアソフ゛されるので、容量Ｃ１を通して隣り
のワード線Ｗ＋、２の電位も上昇する。ワード線ＷＬ２
は非選択であるからその電位が」二昇することば好まし
くない。
ワードデコーダＷ Ｄ ２は非選択ワード線ＷＬ２をそ
の一端でＶｓｓ（通Ｍ ｏ ｖ ）にクランプしている
が、このクランプによる効果が、ソート線の抵抗Ｒ１，
Ｒ２，・・・・・・（多結晶シリコンであるため金属配
線より大きい）により充分に発揮できず、一時的かつ局
部的に上述した容量Ｃ＋を介しての突き上げでワード綿
ＷＬ２の電位が」二昇する。このワード線ＷＬ２の電位
がトランジスタＱ２のスレッシュホールド電圧を越える
とセルＭＣ２が誤選択され、その状態が′ｌ” （ノー
Ｆ’ Ｎ ２がＶｃＣ）であれば問題ないが、“０”
（Ｎ２＝ＯＶ）であるとトランジスタＱ２がオンしてプ
リチャージされたピッＩ−ＢＴ（＝Ｖｃｃ）からノード
Ｎ２に電流が流れ、ノードＮ２の電位を高くする。第２
図でＮ２のレベルが上昇しているのはこのためであり、
ワード線ＷＬ２の電位がクランプ効果でやがてＶｓｓに
低下しζもＮ２のレベルが元に戻ることはない。ＤＲＡ
Ｍの読取りは周知のように、ヒツト線ＢＬ、Ｂ〒をプリ
チャージし〜ワード線例えばＷＬ＋を選択してリアルセ
ルＭＣ＋のトランスファゲートＱ１およびダミーセル（
図示しないが他力のビット線本例ではＢ Ｌに接続され
る）の１−ランスファゲートを開りて該リアル、ダミー
両セルへ流入する電荷の差、ひいてはビット線ＢＬ、Ｆ
３Ｌの電位変化で行なうから、前記のように１工からＮ
２へ電流が流れると読取りエラーを起す恐れもある。
の一端でＶｓｓ（通Ｍ ｏ ｖ ）にクランプしている
が、このクランプによる効果が、ソート線の抵抗Ｒ１，
Ｒ２，・・・・・・（多結晶シリコンであるため金属配
線より大きい）により充分に発揮できず、一時的かつ局
部的に上述した容量Ｃ＋を介しての突き上げでワード綿
ＷＬ２の電位が」二昇する。このワード線ＷＬ２の電位
がトランジスタＱ２のスレッシュホールド電圧を越える
とセルＭＣ２が誤選択され、その状態が′ｌ” （ノー
Ｆ’ Ｎ ２がＶｃＣ）であれば問題ないが、“０”
（Ｎ２＝ＯＶ）であるとトランジスタＱ２がオンしてプ
リチャージされたピッＩ−ＢＴ（＝Ｖｃｃ）からノード
Ｎ２に電流が流れ、ノードＮ２の電位を高くする。第２
図でＮ２のレベルが上昇しているのはこのためであり、
ワード線ＷＬ２の電位がクランプ効果でやがてＶｓｓに
低下しζもＮ２のレベルが元に戻ることはない。ＤＲＡ
Ｍの読取りは周知のように、ヒツト線ＢＬ、Ｂ〒をプリ
チャージし〜ワード線例えばＷＬ＋を選択してリアルセ
ルＭＣ＋のトランスファゲートＱ１およびダミーセル（
図示しないが他力のビット線本例ではＢ Ｌに接続され
る）の１−ランスファゲートを開りて該リアル、ダミー
両セルへ流入する電荷の差、ひいてはビット線ＢＬ、Ｆ
３Ｌの電位変化で行なうから、前記のように１工からＮ
２へ電流が流れると読取りエラーを起す恐れもある。
発明の目的
本発明は、非選択ワード線を非選択レベルにクランプす
る簡易な回路を追加することで」二連した誤動作を防止
しようとするものである。
る簡易な回路を追加することで」二連した誤動作を防止
しようとするものである。
発明の構成
本発明のダイナミック型半導体記憶装置は、ツー１゛綿
とビット線の交点に接続された１１−ランジスタＩキャ
バシク型のメモリセルと、隣り合うワード線間に接続さ
れたフリップフロップとを備えてなることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細に説明
する。
とビット線の交点に接続された１１−ランジスタＩキャ
バシク型のメモリセルと、隣り合うワード線間に接続さ
れたフリップフロップとを備えてなることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細に説明
する。
発明の実施例
第３図は本発明の一実施例で、第１図と同一部分には同
一符号が（＝ｔ してある。第３図の破線枠内が本例で
追加されたクランプ回路ＣＬＰである。この回路ＣＬＰ
の構成はＶｌ？ｉ単で、ワード線ＷＬ＋。
一符号が（＝ｔ してある。第３図の破線枠内が本例で
追加されたクランプ回路ＣＬＰである。この回路ＣＬＰ
の構成はＶｌ？ｉ単で、ワード線ＷＬ＋。
ＷＬ２の他端（第１図の開放端）とＶｓｓ間に交叉接続
したトランジスタＱ、、、 Ｑ１２（フリップフロッ
プを構成する）を、またワード線ＷＬ２．ＷＬ３の他端
とＶｓｓ間にも同様のトランジスタＱ１３、 Ｑ１０を
（以下同様）接続するだりである。か＼る構成であると
ワード線ＷＬ＋を選択したとき１−ランジスタＱ＋２が
オンになるので、非選択ワード線ＷＬ２は両端からＶｓ
ｓにクランプされる。
したトランジスタＱ、、、 Ｑ１２（フリップフロッ
プを構成する）を、またワード線ＷＬ２．ＷＬ３の他端
とＶｓｓ間にも同様のトランジスタＱ１３、 Ｑ１０を
（以下同様）接続するだりである。か＼る構成であると
ワード線ＷＬ＋を選択したとき１−ランジスタＱ＋２が
オンになるので、非選択ワード線ＷＬ２は両端からＶｓ
ｓにクランプされる。
このため第４図に示すように、ＷＬ ＋ 、 Ｎ Ｉの
変化は第２図と同じでも、ＷＬ２の電位上昇は微小なも
のに留めることができ、ゲートＱ２を開けてセルＭＣ２
を反転するのを防止できる。同様にワード線ＷＬ２が選
択されるとトランジスタＱＩ４がオンとなってワード線
ＷＬ３をＶｓｓにクランプする。このクランプ回路ＣＬ
Ｐによる効果は、それをワード線の延長方向に複数個所
分散して設げる、つまり１クランプ回路でワード線の一
桶だりを受は持つようにすることで顕著になることは明
らかである。例えば６４にビットのＤＲＡＭは２５６Ｘ
２５６のマトリクスとなるので、ワーｌ−線方向にセル
を１６分割してその間にそれぞれクランプ回路を入れる
ことが１つの目安として考えられる。このようにしても
１回路（１フリップフロップＱ、、、Ｑ、□等）が４μ
ｍ幅で形成されｉηるので全体として２００μｍ程度の
占有にしかならない。
変化は第２図と同じでも、ＷＬ２の電位上昇は微小なも
のに留めることができ、ゲートＱ２を開けてセルＭＣ２
を反転するのを防止できる。同様にワード線ＷＬ２が選
択されるとトランジスタＱＩ４がオンとなってワード線
ＷＬ３をＶｓｓにクランプする。このクランプ回路ＣＬ
Ｐによる効果は、それをワード線の延長方向に複数個所
分散して設げる、つまり１クランプ回路でワード線の一
桶だりを受は持つようにすることで顕著になることは明
らかである。例えば６４にビットのＤＲＡＭは２５６Ｘ
２５６のマトリクスとなるので、ワーｌ−線方向にセル
を１６分割してその間にそれぞれクランプ回路を入れる
ことが１つの目安として考えられる。このようにしても
１回路（１フリップフロップＱ、、、Ｑ、□等）が４μ
ｍ幅で形成されｉηるので全体として２００μｍ程度の
占有にしかならない。
第５図は第３図のセル構造（ＭＣＩを例とする）の説明
図で、（ａｌは平面バクーン、（ｂｌはそのＸ−ｘ′線
に沿う断面、（Ｃ１はＹ−Ｙ′線に沿う断面である。
図で、（ａｌは平面バクーン、（ｂｌはそのＸ−ｘ′線
に沿う断面、（Ｃ１はＹ−Ｙ′線に沿う断面である。
図中、１はｐ型のシリコン基板、２，３はトランジスタ
Ｑ１のソースおよびドレイン領域となるＮ−１型の拡散
層、４はゲート酸化膜、５はフィールド′酸化膜、６は
層間絶縁層である。ワード線ＷＬ＋。
Ｑ１のソースおよびドレイン領域となるＮ−１型の拡散
層、４はゲート酸化膜、５はフィールド′酸化膜、６は
層間絶縁層である。ワード線ＷＬ＋。
ＷＬ２は多結晶シリコン層で、隣りのワード線ＷＬ２が
ＭＯ３Ｏ３容量Ｃ対向電極となる。ビ・ノド線Ｂ Ｌは
アルミニウム（Ａ＃）屑で、トランジスタＱ１の一力の
Ｎ４型層２にオーミックに接触する。
ＭＯ３Ｏ３容量Ｃ対向電極となる。ビ・ノド線Ｂ Ｌは
アルミニウム（Ａ＃）屑で、トランジスタＱ１の一力の
Ｎ４型層２にオーミックに接触する。
尚、本発明の対象とするＤＲＡＭは上記の例に限定され
ない。例えばセルの対向電極は別にあるが、寄生容量で
隣りの非選択ワード線レベルが持ち上ってしまう構造の
ＤＲＡＭにも適用できる。
ない。例えばセルの対向電極は別にあるが、寄生容量で
隣りの非選択ワード線レベルが持ち上ってしまう構造の
ＤＲＡＭにも適用できる。
第６図はその等価回路図で、Ｃｓは非選択ワードＩＩ
（ＷＬ ｏ 、 ＷＬ ２とする）の電位を上昇させる
寄生容量、Ａは独立した対向電極となる層である。
（ＷＬ ｏ 、 ＷＬ ２とする）の電位を上昇させる
寄生容量、Ａは独立した対向電極となる層である。
発明の効果
以上述べたように本発明によれば、簡単な回路を追加す
るだけで１トランジスタ型ＤＲＡＭにおける非選択ワー
ド線の電位を非選択レベルに効果的にクランプできるの
で、非選択セルの情報を破壊する度合いが著しく低減さ
れる利点がある。
るだけで１トランジスタ型ＤＲＡＭにおける非選択ワー
ド線の電位を非選択レベルに効果的にクランプできるの
で、非選択セルの情報を破壊する度合いが著しく低減さ
れる利点がある。
第１図は隣りのワード線をセル容量の対向電極とする従
来のＤＲＡＭの一例を示ず回路図、第２図はその動作波
形図、第３図は本発明の一実施例を示す回路図、第４図
はその動作波形図、第５図は第３図のセル構造の説明図
、第６図は独立したセル容量対向電極を持つＩ） ＲＡ
Ｍの等価回路図である。 図中、Ｗ Ｌ ｏ 、 Ｗ Ｌ ＋ 、−−はワード線
、ＢＬ。 ＢＬはビット線、ＭＣＩ、ＭＣ２はメモリセル、ＣＬ
Ｐはクランプ回路である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔 Ｌ ＋ −一」−５９８−
来のＤＲＡＭの一例を示ず回路図、第２図はその動作波
形図、第３図は本発明の一実施例を示す回路図、第４図
はその動作波形図、第５図は第３図のセル構造の説明図
、第６図は独立したセル容量対向電極を持つＩ） ＲＡ
Ｍの等価回路図である。 図中、Ｗ Ｌ ｏ 、 Ｗ Ｌ ＋ 、−−はワード線
、ＢＬ。 ＢＬはビット線、ＭＣＩ、ＭＣ２はメモリセル、ＣＬ
Ｐはクランプ回路である。 出 願 人 富 士 通 株式会社 代理人弁理士 青 柳 稔 Ｌ ＋ −一」−５９８−
Claims (1)
- ワード線とピント線の交点に接続されたＩＩ−ランラス
タ１キヤパシタ型のメモリセルと、隣り合うワード線間
に接続されたフリップフロップとを備えてなることを特
徴とするダイナミック型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170682A JPS5960794A (ja) | 1982-09-29 | 1982-09-29 | ダイナミツク型半導体記憶装置 |
| US06/535,987 US4597059A (en) | 1982-09-29 | 1983-09-26 | Dynamic semiconductor memory device |
| DE8383305872T DE3380133D1 (en) | 1982-09-29 | 1983-09-29 | A dynamic semiconductor memory device |
| EP83305872A EP0107921B1 (en) | 1982-09-29 | 1983-09-29 | A dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170682A JPS5960794A (ja) | 1982-09-29 | 1982-09-29 | ダイナミツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960794A true JPS5960794A (ja) | 1984-04-06 |
| JPH0410154B2 JPH0410154B2 (ja) | 1992-02-24 |
Family
ID=15909434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170682A Granted JPS5960794A (ja) | 1982-09-29 | 1982-09-29 | ダイナミツク型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4597059A (ja) |
| EP (1) | EP0107921B1 (ja) |
| JP (1) | JPS5960794A (ja) |
| DE (1) | DE3380133D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62165788A (ja) * | 1986-01-16 | 1987-07-22 | Sharp Corp | 半導体集積回路装置 |
| JP2011243258A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体記憶装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793009B2 (ja) * | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| DE69700241T2 (de) * | 1996-03-01 | 1999-11-04 | Mitsubishi Electric Corp | Halbleiterspeichergerät, um Fehlfunktion durch Zeilenauswahlleitungsunterbrechung zu vermeiden |
| EP0953983A3 (en) * | 1996-03-01 | 2005-10-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
| JP5539916B2 (ja) | 2011-03-04 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5922994B2 (ja) * | 2012-06-13 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | Ｄｒａｍ装置 |
Citations (2)
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|---|---|---|---|---|
| JPS5458321A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Ram semiconductor integrated circuit |
| JPS5948890A (ja) * | 1982-09-10 | 1984-03-21 | Nec Corp | メモリ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810124A (en) * | 1972-06-30 | 1974-05-07 | Ibm | Memory accessing system |
| US4074237A (en) * | 1976-03-08 | 1978-02-14 | International Business Machines Corporation | Word line clamping circuit and decoder |
| US4115871A (en) * | 1977-04-19 | 1978-09-19 | National Semiconductor Corporation | MOS random memory array |
| JPS56112122A (en) * | 1980-02-08 | 1981-09-04 | Fujitsu Ltd | Decoder circuit |
| US4360902A (en) * | 1980-06-02 | 1982-11-23 | Mostek Corporation | Semiconductor memory decoder with nonselected row line hold down |
-
1982
- 1982-09-29 JP JP57170682A patent/JPS5960794A/ja active Granted
-
1983
- 1983-09-26 US US06/535,987 patent/US4597059A/en not_active Expired - Lifetime
- 1983-09-29 EP EP83305872A patent/EP0107921B1/en not_active Expired
- 1983-09-29 DE DE8383305872T patent/DE3380133D1/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5458321A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Ram semiconductor integrated circuit |
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|---|---|---|---|---|
| JPS62165788A (ja) * | 1986-01-16 | 1987-07-22 | Sharp Corp | 半導体集積回路装置 |
| JPH0434234B2 (ja) * | 1986-01-16 | 1992-06-05 | Sharp Kk | |
| JP2011243258A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4597059A (en) | 1986-06-24 |
| JPH0410154B2 (ja) | 1992-02-24 |
| DE3380133D1 (en) | 1989-08-03 |
| EP0107921A3 (en) | 1986-04-23 |
| EP0107921B1 (en) | 1989-06-28 |
| EP0107921A2 (en) | 1984-05-09 |
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