JPS62165788A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62165788A JPS62165788A JP61007352A JP735286A JPS62165788A JP S62165788 A JPS62165788 A JP S62165788A JP 61007352 A JP61007352 A JP 61007352A JP 735286 A JP735286 A JP 735286A JP S62165788 A JPS62165788 A JP S62165788A
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- Japan
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- selection signal
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- integrated circuit
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 2
- 235000017491 Bambusa tulda Nutrition 0.000 description 2
- 241001330002 Bambuseae Species 0.000 description 2
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 2
- 239000011425 bamboo Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 206010062717 Increased upper airway secretion Diseases 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 208000026435 phlegm Diseases 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は複数の行選択信号線（以下ワード線という）を
有する半導体集積回路装置に関し、特には選択されたワ
ード線の電位変化が他の非選択ワード線の電位まで変化
させることを防止し几半導体集積回路装置に関する。
有する半導体集積回路装置に関し、特には選択されたワ
ード線の電位変化が他の非選択ワード線の電位まで変化
させることを防止し几半導体集積回路装置に関する。
〈従来の技術〉
例えば半導体メモリ装置は、同一半導体チップ内にマト
リクス状に多数のメモリセルが配置され、アドレス信号
を与えて所望のメモリセルを選択することによって、該
当メモリセルに情報を書込んだり、或いは格納されてい
る情報が読出される。
リクス状に多数のメモリセルが配置され、アドレス信号
を与えて所望のメモリセルを選択することによって、該
当メモリセルに情報を書込んだり、或いは格納されてい
る情報が読出される。
第２図はこの種の半導体集積回路に従来から一般に用い
られているワード線（行選択信号線）の選択回路で、多
数のワード線Ｗ、、Ｗ２・・・（本実施例では４本のワ
ード線Ｗ１〜Ｗ４とする）が互いに平行に配置され、各
ワード線Ｗ１〜Ｗ４に夫々多数のメモリセルが接続され
ている。
られているワード線（行選択信号線）の選択回路で、多
数のワード線Ｗ、、Ｗ２・・・（本実施例では４本のワ
ード線Ｗ１〜Ｗ４とする）が互いに平行に配置され、各
ワード線Ｗ１〜Ｗ４に夫々多数のメモリセルが接続され
ている。
上記ワード線群から所望のワード線を選択するためのワ
ード線選択回路は、各ワード線ＷＩ−Ｗ４の一端をＭＯ
ＳトランジスタＴＩＩ〜ＴＩ４及びＴ２、〜Ｔ２４に接
続し、ＭＯＳトランジスタＴＩＩ〜Ｔ１４の他ｆ９ｊを
接地すると共にゲートを行デコーダＰ！。
ード線選択回路は、各ワード線ＷＩ−Ｗ４の一端をＭＯ
ＳトランジスタＴＩＩ〜ＴＩ４及びＴ２、〜Ｔ２４に接
続し、ＭＯＳトランジスタＴＩＩ〜Ｔ１４の他ｆ９ｊを
接地すると共にゲートを行デコーダＰ！。
Ｐ２のナンド出力に接続し、他方のＭ−ＯＳ Ｉ−ラン
ジスタＴ２１〜”２４の他端を一方のワード線駆動回路
Ｄ１．Ｄ２に接続して構成されている。尚上記Δｉ０ｓ
トランジスタＴ２１〜Ｔ２４のゲートは負荷となるＭＯ
Ｓトランジスタを介してインバータＩＩ。
ジスタＴ２１〜”２４の他端を一方のワード線駆動回路
Ｄ１．Ｄ２に接続して構成されている。尚上記Δｉ０ｓ
トランジスタＴ２１〜Ｔ２４のゲートは負荷となるＭＯ
Ｓトランジスタを介してインバータＩＩ。
Ｉ２の出力に接続されている。該インバータ１１゜Ｉ２
の入力は上記ナンドゲー）Ｐ、、Ｐ２の出力が与えられ
ている。
の入力は上記ナンドゲー）Ｐ、、Ｐ２の出力が与えられ
ている。
には行デコーダを構成するナントゲートＰ、、Ｐ２の同
一ナンドゲートから出力信号がＭＯＳトランジスタ（Ｔ
１１゜Ｔ、）（Ｔ、３．Ｔ１４）のゲートに、またイン
バータＩ、、Ｉ。を介した反転出力信号がＭＯＳトラン
ジスタ（Ｔ２１’ Ｔ２゜）（Ｔ２３”２４）のゲート
に夫々与えられている。上記各ワード線の一端は各組の
一方Ｗ、、Ｗ３が第１ワード線駆動回路Ｄ１に他方Ｗ２
．Ｗ４が第２ワード線駆動回路Ｄ２に夫々接続されてい
る。
一ナンドゲートから出力信号がＭＯＳトランジスタ（Ｔ
１１゜Ｔ、）（Ｔ、３．Ｔ１４）のゲートに、またイン
バータＩ、、Ｉ。を介した反転出力信号がＭＯＳトラン
ジスタ（Ｔ２１’ Ｔ２゜）（Ｔ２３”２４）のゲート
に夫々与えられている。上記各ワード線の一端は各組の
一方Ｗ、、Ｗ３が第１ワード線駆動回路Ｄ１に他方Ｗ２
．Ｗ４が第２ワード線駆動回路Ｄ２に夫々接続されてい
る。
上記構成の回路において、ワード線Ｗ２ を選択する場
合を挙げて動作を説明する。
合を挙げて動作を説明する。
まず初期状態では、ナントゲートＰ、、Ｐ２の出力はい
ずれも高レベル、インバータＩ、、１２の出力は低しベ
ノペワード線駆動回路り、、Ｄ２の出方もまた低レベル
に設定されている。
ずれも高レベル、インバータＩ、、１２の出力は低しベ
ノペワード線駆動回路り、、Ｄ２の出方もまた低レベル
に設定されている。
次にワード線Ｗ２を選択する状態では、ワード線Ｗ２に
接続されている行デコーダＰ１の出方が低レベルに変化
し、従ってインバータ１１の出力は高レベルに変化して
ＭＯＳ トランジスタＴ２１及びＭＯＳトランジスタＴ
２゜がオンになる。その後第２ワード線駆動回路Ｄ２か
ら選択のための高レベル信号が出力され、該高レベル信
号がＭＯＳトランジスタＴ１゜全通ってワード線Ｗ２を
高レベルに駆動する。
接続されている行デコーダＰ１の出方が低レベルに変化
し、従ってインバータ１１の出力は高レベルに変化して
ＭＯＳ トランジスタＴ２１及びＭＯＳトランジスタＴ
２゜がオンになる。その後第２ワード線駆動回路Ｄ２か
ら選択のための高レベル信号が出力され、該高レベル信
号がＭＯＳトランジスタＴ１゜全通ってワード線Ｗ２を
高レベルに駆動する。
〈発明が解決しようとする問題点〉
このとき同一ナンドゲートＰＩの出力が与えられるワー
ド線Ｗ１はＭＯＳ トランジスタＴ２□を介して第１ワ
ード線駆動回路ＤＩにより、またナントゲートＰ２の出
力が与えられる他のワード線町。
ド線Ｗ１はＭＯＳ トランジスタＴ２□を介して第１ワ
ード線駆動回路ＤＩにより、またナントゲートＰ２の出
力が与えられる他のワード線町。
Ｗ４は夫々ＭＯＳトランジスタＴＩ ３’ ＴＩ ４を
介して低レベルに固定される。従って上記選択動作によ
ってワード線Ｗ２が高レベルに変化しても、近隣のワー
ド線Ｗ、、Ｗ３．Ｗ４の電位が線間容量のために浮き上
るようなことはない。
介して低レベルに固定される。従って上記選択動作によ
ってワード線Ｗ２が高レベルに変化しても、近隣のワー
ド線Ｗ、、Ｗ３．Ｗ４の電位が線間容量のために浮き上
るようなことはない。
しかし上述のような構成をもつ回路を実際に設計する場
合、ワード線の間隔はメモリセル等の大きさで制限され
るため、限られたスペースにＭＯＳトランランタＴＩＩ
〜ＴＩ４を配置し且つこれらのゲートにナントゲートＰ
Ｉ、Ｐ２から信号を与えるための配線を施こすことは難
しい。特に近年のＤＲＡＭのようにメモリセル形状が極
めて小さくなる構造では、ワード線間隔もそれに伴って
狭くならざるを得す、ＭＯＳトランランタＴ１□〜ＴＩ
４を配置することは一層困難になっている。
合、ワード線の間隔はメモリセル等の大きさで制限され
るため、限られたスペースにＭＯＳトランランタＴＩＩ
〜ＴＩ４を配置し且つこれらのゲートにナントゲートＰ
Ｉ、Ｐ２から信号を与えるための配線を施こすことは難
しい。特に近年のＤＲＡＭのようにメモリセル形状が極
めて小さくなる構造では、ワード線間隔もそれに伴って
狭くならざるを得す、ＭＯＳトランランタＴ１□〜ＴＩ
４を配置することは一層困難になっている。
く問題点を解決するｔめの手段〉
本発明は上記従来装置の問題点に鑑みてなされたもので
、狭いワード線間隔をもつ構造の回路構成でもレイアウ
トすることができ、且つ線間容量の定めに非選択ワード
線の電位が選択ワード線の電位に影響されることを阻止
した行選択回路をもつ半導体集積回路を提供する。
、狭いワード線間隔をもつ構造の回路構成でもレイアウ
トすることができ、且つ線間容量の定めに非選択ワード
線の電位が選択ワード線の電位に影響されることを阻止
した行選択回路をもつ半導体集積回路を提供する。
本発明は、選択されるワード線をゲートに接続し該選択
ワード線に隣接する非選択のワード線をソース又はドレ
インに接続したＭＯＳトランジスタを設け、且つ上記画
郭選択ワード線のうち少なくとも一方を定電位に固定し
て半導体集積回路を構成する。
ワード線に隣接する非選択のワード線をソース又はドレ
インに接続したＭＯＳトランジスタを設け、且つ上記画
郭選択ワード線のうち少なくとも一方を定電位に固定し
て半導体集積回路を構成する。
〈作用〉
選択ワード線が選択された状態で、この選択信号によっ
て、ゲートがワード線に接続されたＭＯＳトランジスタ
はオンする。一方選択ワード線に隣接する非選択ワード
線は少なくとも一方のワード線に与えられている固定電
位を上記オンし烈ＯＳトランジスタを介して他方の非選
択ワード線に印加することで同じ固定電位にもたらし、
両弁選択ワード線の固定電位によって選択ワード線を電
気的にシールドする。
て、ゲートがワード線に接続されたＭＯＳトランジスタ
はオンする。一方選択ワード線に隣接する非選択ワード
線は少なくとも一方のワード線に与えられている固定電
位を上記オンし烈ＯＳトランジスタを介して他方の非選
択ワード線に印加することで同じ固定電位にもたらし、
両弁選択ワード線の固定電位によって選択ワード線を電
気的にシールドする。
従って友とえ選択ワード線の電位が変化しても、線間容
量による影響は非選択ワード線に出現する惧れはない。
量による影響は非選択ワード線に出現する惧れはない。
ま之ワード線を選択、非選択するためのＭＯＳトランジ
スタは、ゲート、ソース及びドレインの夫々が、互いに
隣接するワード線に接続すれば済む之め、ＭＯＳトラン
ジスタに接続する配線はワード線間を這わせる必要もほ
とんどなく、パターンのレイアウトに対する負担が著し
く軽減される。
スタは、ゲート、ソース及びドレインの夫々が、互いに
隣接するワード線に接続すれば済む之め、ＭＯＳトラン
ジスタに接続する配線はワード線間を這わせる必要もほ
とんどなく、パターンのレイアウトに対する負担が著し
く軽減される。
〈実施例〉
第１図において、メモリセル等の単位回路がマトリクス
状に多数個配列された集積回路において、所望の単位回
路を行及び列を指定することによって選択するために選
択回路が設けられている。本実施例では、特に複数の行
選択信号線（ワード線）から１本のワード線を選択する
ための回路を挙げて説明する。
状に多数個配列された集積回路において、所望の単位回
路を行及び列を指定することによって選択するために選
択回路が設けられている。本実施例では、特に複数の行
選択信号線（ワード線）から１本のワード線を選択する
ための回路を挙げて説明する。
互いにほぼ平行に配置されたワードＭＷ、、Ｗ２・・・
は、夫々一端側がＭＯＳ トランジスタＴ２１ ”２□
・・・を介して第１ワード線駆動回路Ｄ１或いは第２ワ
ード線駆動回路Ｄ２のいずれかに接続されている。上記
各ＭＯ３トランジスタＴ２□、Ｔ２゜、Ｔ２３・・・の
ゲートは夫々負荷となるＭＯＳトランジスタを介して行
デコーダの出力端に接続されている。
は、夫々一端側がＭＯＳ トランジスタＴ２１ ”２□
・・・を介して第１ワード線駆動回路Ｄ１或いは第２ワ
ード線駆動回路Ｄ２のいずれかに接続されている。上記
各ＭＯ３トランジスタＴ２□、Ｔ２゜、Ｔ２３・・・の
ゲートは夫々負荷となるＭＯＳトランジスタを介して行
デコーダの出力端に接続されている。
即ち本実施例では、第１及び第２ワード線駆動回路り、
、Ｄ２による２個のワード線駆動回路を用いて２群に分
割する構成を採ることから、夫々のワード線駆動回路り
、、Ｄ２に接続された２本のワード線（Ｗ Ｗ ）
、（Ｗ３．Ｗ４）・・・を組にして、各組１’ ２ 毎に同一の行デコーダ出力Ｑ、、Ｑ２が与えられる。
、Ｄ２による２個のワード線駆動回路を用いて２群に分
割する構成を採ることから、夫々のワード線駆動回路り
、、Ｄ２に接続された２本のワード線（Ｗ Ｗ ）
、（Ｗ３．Ｗ４）・・・を組にして、各組１’ ２ 毎に同一の行デコーダ出力Ｑ、、Ｑ２が与えられる。
該行デコーダ出力Ｑ、、Ｑ２・・・は夫々ナントゲート
の出力をインバータで反転した信号として上記ＭＯＳト
ランジスタＴ２ ＋’ ”２゜・・・のゲートに与えら
れる。
の出力をインバータで反転した信号として上記ＭＯＳト
ランジスタＴ２ ＋’ ”２゜・・・のゲートに与えら
れる。
上記ワード線Ｗ、、Ｗ２・・・の夫々に対して、該ワー
ド線ｗ、、ｗ２・・・がゲートに接続されたＭＯＳトラ
ンジスタＴ３１’ Ｔ３゜・・・が設けられている。該
Ｍ ＯＳ トランジスタＴ３１’ Ｔ８゜・・・の夫々
ソース及びドレイン側は該当ＭＯＳトランジスタＴ ３
１ （ｉ＝１，２・・・）が接続され几ワード線Ｗｉに
隣接する他のワード線Ｗ−Ｗ に接続される。即ち
１−１’ ｔ＋１ 近接する３本のワード線Ｗｉ−］’ Ｗｉ、Ｗｉ＋Ｉが
組になって、ＭＯＳトランランタＴ３１のソース、ゲー
ト、ドレインに夫々接続される。従って例えばワード線
Ｗｉ＋Ｉにおいては、ワード線Ｗｉ＋ＩはＭＯＳトラン
ランタＴｓ１＋＋のゲー１− Ｋ接続され、ＥＩ Ｍ
ＯＳトランジスタＴ のソースはワード３１＋１ 線Ｗ、に、ドレインはワード線Ｗ１＋２に接続される。
ド線ｗ、、ｗ２・・・がゲートに接続されたＭＯＳトラ
ンジスタＴ３１’ Ｔ３゜・・・が設けられている。該
Ｍ ＯＳ トランジスタＴ３１’ Ｔ８゜・・・の夫々
ソース及びドレイン側は該当ＭＯＳトランジスタＴ ３
１ （ｉ＝１，２・・・）が接続され几ワード線Ｗｉに
隣接する他のワード線Ｗ−Ｗ に接続される。即ち
１−１’ ｔ＋１ 近接する３本のワード線Ｗｉ−］’ Ｗｉ、Ｗｉ＋Ｉが
組になって、ＭＯＳトランランタＴ３１のソース、ゲー
ト、ドレインに夫々接続される。従って例えばワード線
Ｗｉ＋Ｉにおいては、ワード線Ｗｉ＋ＩはＭＯＳトラン
ランタＴｓ１＋＋のゲー１− Ｋ接続され、ＥＩ Ｍ
ＯＳトランジスタＴ のソースはワード３１＋１ 線Ｗ、に、ドレインはワード線Ｗ１＋２に接続される。
上述のように各ワード線にゲートが接続されたＭＯＳト
ランランタＴ３１’ Ｔ３２・・・が設けられるが、平
行に配置されたワード線に対して、最も外側に位置する
ワード線にゲートが接続され１６１０８トランジスタＴ
３！、Ｔ３ｎについては、ワード線Ｗ２゜Ｗｎ 、に接
続されないソース又はドレインが接地レベルの固定電位
に接続される。
ランランタＴ３１’ Ｔ３２・・・が設けられるが、平
行に配置されたワード線に対して、最も外側に位置する
ワード線にゲートが接続され１６１０８トランジスタＴ
３！、Ｔ３ｎについては、ワード線Ｗ２゜Ｗｎ 、に接
続されないソース又はドレインが接地レベルの固定電位
に接続される。
上記回路構成において、ワードｉｗ、−ｗｎにゲートが
接続されたＭＯＳトランジスタＴ３１−Ｔａｎは、ワー
ド線Ｗ１〜Ｗｎを駆動するための行デコーダを配置した
端と相対する側の端に位置させることが望ましい。
接続されたＭＯＳトランジスタＴ３１−Ｔａｎは、ワー
ド線Ｗ１〜Ｗｎを駆動するための行デコーダを配置した
端と相対する側の端に位置させることが望ましい。
上記２個のワード線、駆動回路り、、Ｄ２は、選択加す
るのに対して、他方のワード線、駆動回路は、非選択ワ
ード線を所定の固定電位に保持するための電位を出力す
る。
るのに対して、他方のワード線、駆動回路は、非選択ワ
ード線を所定の固定電位に保持するための電位を出力す
る。
次に上記回路の動作を、ワード線Ｗ２を選択する場合を
挙げて説明する。
挙げて説明する。
まず初期状態では、行デコーダにおける各インバータの
出力Ｑ、、Ｑ２・・・は低レベル、更にワード線駆動回
路Ｄ１．Ｄ２の出力もまた低レベルに設定される。次に
選択動作においては、選択されるワード線Ｗ２に接続さ
れた行デコーダの出力Ｑ１が高レベルになり、従ってＭ
ＯＳトランランタＴ２１゜Ｔ２゜がオンに変化する。そ
の後第２ワード線駆動回路Ｄ２から高レベルの出力が導
出され、オンしているＭＯＳトランランタＴ２゜を介し
てワード線Ｗ２は高レベルに駆動される。ワード線Ｗ２
に高レベルが印加されることからＭＯＳトランジスタＴ
３２がオンになり、ソース・ドレインを介してワード線
Ｗ１とワード線Ｗ３間が導通状態になる。
出力Ｑ、、Ｑ２・・・は低レベル、更にワード線駆動回
路Ｄ１．Ｄ２の出力もまた低レベルに設定される。次に
選択動作においては、選択されるワード線Ｗ２に接続さ
れた行デコーダの出力Ｑ１が高レベルになり、従ってＭ
ＯＳトランランタＴ２１゜Ｔ２゜がオンに変化する。そ
の後第２ワード線駆動回路Ｄ２から高レベルの出力が導
出され、オンしているＭＯＳトランランタＴ２゜を介し
てワード線Ｗ２は高レベルに駆動される。ワード線Ｗ２
に高レベルが印加されることからＭＯＳトランジスタＴ
３２がオンになり、ソース・ドレインを介してワード線
Ｗ１とワード線Ｗ３間が導通状態になる。
処でワード線Ｗ１ は、ＭＯＳトランランタＴ２、が
オンしていることから第１ワード線駆動回路り。
オンしていることから第１ワード線駆動回路り。
による低レベルの電位に固定され、従って選択されたワ
ード線Ｗ２のレベルが高レベルに変化しても影響を受け
ることはない。一方ワード線ｗ３は上述のようにＭ’Ｏ
５トランジスタＴ３□を介してワード線Ｗ１に接続され
ることから、ワード線Ｗ３もマ几ワード線Ｗ１ と同じ
低レベルに固定されることＫなシ、同様に選択ワード線
Ｗ２の影響を受ける惧れかない。即ち選択ワード線Ｗ２
は＠接する非選択ワード線Ｗ、、Ｗ３によって電気的に
シールドされる。従って非選択ワード線Ｗ、、Ｗ３によ
って選択ワード７ｓＷ２ から更に隔てられた他の非選
択ワード線Ｗ４・・・は、上記電気的シールド効果によ
ってワード線Ｗ２の影響を受けることはほとんどない。
ード線Ｗ２のレベルが高レベルに変化しても影響を受け
ることはない。一方ワード線ｗ３は上述のようにＭ’Ｏ
５トランジスタＴ３□を介してワード線Ｗ１に接続され
ることから、ワード線Ｗ３もマ几ワード線Ｗ１ と同じ
低レベルに固定されることＫなシ、同様に選択ワード線
Ｗ２の影響を受ける惧れかない。即ち選択ワード線Ｗ２
は＠接する非選択ワード線Ｗ、、Ｗ３によって電気的に
シールドされる。従って非選択ワード線Ｗ、、Ｗ３によ
って選択ワード７ｓＷ２ から更に隔てられた他の非選
択ワード線Ｗ４・・・は、上記電気的シールド効果によ
ってワード線Ｗ２の影響を受けることはほとんどない。
尚、最も外側に位置するワード線Ｗ、、Ｗｎについては
ＭＯＳ トランジスタＴ３１’ Ｔ３ｎのソース或いは
ドレインが接地されていることから同様の効果を得るこ
とができる。
ＭＯＳ トランジスタＴ３１’ Ｔ３ｎのソース或いは
ドレインが接地されていることから同様の効果を得るこ
とができる。
上述のように複数のワード線を備え、所望のワード線を
選択して駆動する集積回路において、選択ワード線の電
位変化の影響を非選択ワード線に及ぼすことなく選択す
ることができる。このとき非選択ワード線を固定電位に
保持するためのＭＯＳトランランタＴ３Ｉ、Ｔ３゜・・
・は、ゲート、ソース及びドレインが夫々近隣のワード
線に接続して構成されているため、ワード線間を這う配
線をほとんど必要としなくなる。
選択して駆動する集積回路において、選択ワード線の電
位変化の影響を非選択ワード線に及ぼすことなく選択す
ることができる。このとき非選択ワード線を固定電位に
保持するためのＭＯＳトランランタＴ３Ｉ、Ｔ３゜・・
・は、ゲート、ソース及びドレインが夫々近隣のワード
線に接続して構成されているため、ワード線間を這う配
線をほとんど必要としなくなる。
上記実施例は２本のワード線を組にして、組内のワード
線には行デコーダ出力を与える回路を挙げて説明したが
、任意の複数本を組にして構成することができる。但し
この場合１つの組に含まれるワード線本数に対応した数
のワード線駆動回路が必要になる。
線には行デコーダ出力を与える回路を挙げて説明したが
、任意の複数本を組にして構成することができる。但し
この場合１つの組に含まれるワード線本数に対応した数
のワード線駆動回路が必要になる。
〈発明の効果〉
以上本発明によれば、線間容量の影響をほとんど受ける
ことなく複数のワード線から所望のワード線を選択する
ことができ集積回路における選択動作の信頼性を保持す
ることができる。またパターンレイアウトの面からもほ
とんど負担を掛けることがなく、微細加工技術によって
高密度に集積化された回路に対しても適用することがで
きる。
ことなく複数のワード線から所望のワード線を選択する
ことができ集積回路における選択動作の信頼性を保持す
ることができる。またパターンレイアウトの面からもほ
とんど負担を掛けることがなく、微細加工技術によって
高密度に集積化された回路に対しても適用することがで
きる。
第１図は本発明による一実施例を示すメモリ装置の行選
択回路図、第２図は従来の行選択回路図である。 Ｗ、、Ｗ２−Ｗｎ：ワード線 ”２１’ Ｔ２２°°°ＩＴ３１．Ｔ３２…Ｔ３ｎ：Ｍ
ＯＳトランジスタ Ｑ、、Ｑ２・・・ 二行デコーダ出力 り、、Ｄ２・・・ ：ワード線駆動回路代理人 弁理士
杉 山 毅 至（他１名）竹１灰回路 痰ム竹直訳回語
択回路図、第２図は従来の行選択回路図である。 Ｗ、、Ｗ２−Ｗｎ：ワード線 ”２１’ Ｔ２２°°°ＩＴ３１．Ｔ３２…Ｔ３ｎ：Ｍ
ＯＳトランジスタ Ｑ、、Ｑ２・・・ 二行デコーダ出力 り、、Ｄ２・・・ ：ワード線駆動回路代理人 弁理士
杉 山 毅 至（他１名）竹１灰回路 痰ム竹直訳回語
Claims (1)
- 【特許請求の範囲】 １）複数の行選択信号線から所望の行選択信号線を選択
して動作させる半導体集積回路装置において、 ゲートに第２の行選択信号線に接続し、ソース、ドレイ
ンを第２の行選択信号線に隣接する第１の行選択信号線
、第３の行選択信号線に夫々接続してなるＭＯＳトラン
ジスタと、 上記第１の行選択信号線又は第３の行選択信号線の少な
くとも、一方を定電位に固定する手段とを備えてなるこ
とを特徴とする半導体集積回路装置。 ２）前記第２の行選択信号線は選択された行選択信号線
であり、第１、第３の行選択信号線は非選択の行選択信
号線であり、第２の行選択信号線を隣接する第１及び第
３の行選択信号線で電気的にシールドすることを特徴と
する請求の範囲第１項記載の半導体集積回路装置。 ３）複数の行選択信号線の最も端に位置する行選択信号
線にゲートが接続された前記ＭＯＳトランジスタは、ソ
ース又はドレインの一方が定電位源に接続してなること
を特徴とする請求の範囲第１項記載の半導体集積回路装
置。 ４）前記定電位は接地レベルであることを特徴とする請
求の範囲第１項又は第３項記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007352A JPS62165788A (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
| US07/001,920 US4757218A (en) | 1986-01-16 | 1987-01-08 | Semiconductor IC device with word lines shielded from voltage changes in adjacent lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007352A JPS62165788A (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165788A true JPS62165788A (ja) | 1987-07-22 |
| JPH0434234B2 JPH0434234B2 (ja) | 1992-06-05 |
Family
ID=11663560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007352A Granted JPS62165788A (ja) | 1986-01-16 | 1986-01-16 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4757218A (ja) |
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