JPH04217359A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04217359A JPH04217359A JP2403254A JP40325490A JPH04217359A JP H04217359 A JPH04217359 A JP H04217359A JP 2403254 A JP2403254 A JP 2403254A JP 40325490 A JP40325490 A JP 40325490A JP H04217359 A JPH04217359 A JP H04217359A
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- cell array
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000011159 matrix material Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置にかか
り、特にスタティック型のメモリセルアレイに対してデ
ータの入出力を行うＩ／Ｏ線の配列に特徴を有する半導
体記憶装置に関する。
り、特にスタティック型のメモリセルアレイに対してデ
ータの入出力を行うＩ／Ｏ線の配列に特徴を有する半導
体記憶装置に関する。
【０００２】
【従来の技術】図５は、従来の半導体記憶装置のメモリ
セル周辺の回路構成を示した回路図である。複数のメモ
リセル１は行、列方向にマトリックス状に配置されてお
り、図示しない行デコーダによって選択されたワード線
２によって特定の行方向のメモリセルが選択される。
セル周辺の回路構成を示した回路図である。複数のメモ
リセル１は行、列方向にマトリックス状に配置されてお
り、図示しない行デコーダによって選択されたワード線
２によって特定の行方向のメモリセルが選択される。
【０００３】さらに列デコーダによって選択された列選
択線５に接続されたカラムスイッチ４を介して特定のビ
ット線剤３ａ，３ｂが選択されメモリマトリックス上の
特定のメモリセルが選択される。そしてこの特定された
メモリセルにに対してＩ／Ｏ線６からデータの書込み、
読み出しが行われる。
択線５に接続されたカラムスイッチ４を介して特定のビ
ット線剤３ａ，３ｂが選択されメモリマトリックス上の
特定のメモリセルが選択される。そしてこの特定された
メモリセルにに対してＩ／Ｏ線６からデータの書込み、
読み出しが行われる。
【０００４】同図から明らかなように、従来の記憶装置
では、列選択を行うカラムスイッチ４や列選択線５等の
列選択手段は、メモリセルアレイに対してある一方の側
に配置され、かつＩ／Ｏ線６も一方の側に配置されるよ
うに構成されていた。
では、列選択を行うカラムスイッチ４や列選択線５等の
列選択手段は、メモリセルアレイに対してある一方の側
に配置され、かつＩ／Ｏ線６も一方の側に配置されるよ
うに構成されていた。
【０００５】図６は、従来の他の半導体記憶装置の回路
配置を示す回路図を示したもので、図５に示すカラムス
イッチ４に代えて書込み回路８、データ書込み線９およ
びセンスアンプ７がビット線対３ａ，３ｂに接続された
構成を採用している。このように各ビット線対にセンス
アンプ７やビット線負荷トランジスタが接続された場合
であっても、図５に示す場合と同様に列選択手段と、Ｉ
／Ｏ線とはメモリセルアレイに対して一方の側に配置さ
れるような関係となっている。
配置を示す回路図を示したもので、図５に示すカラムス
イッチ４に代えて書込み回路８、データ書込み線９およ
びセンスアンプ７がビット線対３ａ，３ｂに接続された
構成を採用している。このように各ビット線対にセンス
アンプ７やビット線負荷トランジスタが接続された場合
であっても、図５に示す場合と同様に列選択手段と、Ｉ
／Ｏ線とはメモリセルアレイに対して一方の側に配置さ
れるような関係となっている。
【０００６】
【発明が解決しようとする課題】以上説明したように、
従来の半導体記憶装置のパターンレイアウトでは、行列
デコーダによって選択されたメモリセルに対するデータ
の入出力はＩ／Ｏ線をメモリセルアレイに対して、ある
一方の側に配列して一方向からのみ行うように構成され
ていた。
従来の半導体記憶装置のパターンレイアウトでは、行列
デコーダによって選択されたメモリセルに対するデータ
の入出力はＩ／Ｏ線をメモリセルアレイに対して、ある
一方の側に配列して一方向からのみ行うように構成され
ていた。
【０００７】したがって列選択手段の内、各ビット線対
に各々存在する回路、例えばカラムスイッチの場合、こ
のパターンレイアウトはビット線対の範囲内、すなわち
１個のメモリセルのパターンエリアピッチで配置する必
要がある。
に各々存在する回路、例えばカラムスイッチの場合、こ
のパターンレイアウトはビット線対の範囲内、すなわち
１個のメモリセルのパターンエリアピッチで配置する必
要がある。
【０００８】通常、メモリセルはチップ面積の大部分を
占めるためコスト低減化の必要からチップサイズを小さ
くするためにも最小の設計基準を用い、しかもパターン
エリアもできる限り小さくなるように設計されている。 したがってカラムスイッチをパターンエリア１個分のエ
リアの範囲内に収めるとなると、余裕の無い非常に厳し
いパターン設計を行わなければならなくなる。
占めるためコスト低減化の必要からチップサイズを小さ
くするためにも最小の設計基準を用い、しかもパターン
エリアもできる限り小さくなるように設計されている。 したがってカラムスイッチをパターンエリア１個分のエ
リアの範囲内に収めるとなると、余裕の無い非常に厳し
いパターン設計を行わなければならなくなる。
【０００９】そこでメモリセルパターンエリアの範囲内
に納まらない場合には、上下２段に分割するなどの方法
を取らざるを得なくなる。しかしこの場合にはビット線
とカラムスイッチとの間で配線の継ぎ変えが必要となり
、長辺方向のパターンエリアが大きくなってしまうとい
う問題があった。
に納まらない場合には、上下２段に分割するなどの方法
を取らざるを得なくなる。しかしこの場合にはビット線
とカラムスイッチとの間で配線の継ぎ変えが必要となり
、長辺方向のパターンエリアが大きくなってしまうとい
う問題があった。
【００１０】特に図５に示すようなＰチャンネルＭＯＳ
と、ＮチャネルＭＯＳ両方を用いたカラムスイッチの場
合には、パターン設計基準がより厳しくなり、パターン
エリアも拡大してしまう。したがって基本的に図５およ
び図６に示すようにメモリセルアレイの一方向のみに列
選択手段とＩ／Ｏ線とを配列する構成では、パターンエ
リアの縮小を図ることが困難となる。また、近年ＣＰＵ
が１６ビット、３２ビットといった具合に多ビット化さ
れていくに連れてメモリに対しても多ビット品種への要
求が強まってきている。
と、ＮチャネルＭＯＳ両方を用いたカラムスイッチの場
合には、パターン設計基準がより厳しくなり、パターン
エリアも拡大してしまう。したがって基本的に図５およ
び図６に示すようにメモリセルアレイの一方向のみに列
選択手段とＩ／Ｏ線とを配列する構成では、パターンエ
リアの縮小を図ることが困難となる。また、近年ＣＰＵ
が１６ビット、３２ビットといった具合に多ビット化さ
れていくに連れてメモリに対しても多ビット品種への要
求が強まってきている。
【００１１】図７はセンターＶｃｃ／Ｖｓｓタイプのパ
ッケージのピン配置を示したものである。この種のパッ
ケージでは、ピン配置がセンターに電源と接地端子とが
配置され、Ｉ／Ｏ端子がパッケージの両側でそれぞれ２
箇所に分散されて配置された構成となっている。
ッケージのピン配置を示したものである。この種のパッ
ケージでは、ピン配置がセンターに電源と接地端子とが
配置され、Ｉ／Ｏ端子がパッケージの両側でそれぞれ２
箇所に分散されて配置された構成となっている。
【００１２】このようなパッケージを用いた場合、従来
のメモリセルアレイに対して、ある一方の側からデータ
の入出力を行うようなパターンレイアウトをとった場合
、データ線の引き回し部分が長くなるため、配線抵抗や
容量によるスピードの悪化が発生することになる。
のメモリセルアレイに対して、ある一方の側からデータ
の入出力を行うようなパターンレイアウトをとった場合
、データ線の引き回し部分が長くなるため、配線抵抗や
容量によるスピードの悪化が発生することになる。
【００１３】本発明は上述した問題点を解消するために
なされたもので、各ビット線対に接続される回路を効率
的に配置することによりパターンエリアの縮小化を図る
ことのできる半導体記憶装置を提供することを目的とす
る。
なされたもので、各ビット線対に接続される回路を効率
的に配置することによりパターンエリアの縮小化を図る
ことのできる半導体記憶装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明は、複数のメモリ
セルを行および列方向にマトリックス状に配置したメモ
リセルアレイと、行選択手段と列選択手段とによって特
定のメモリセルを選択して入出力線からデータの入出力
を行う半導体記憶装置において、前記列選択手段および
その付属回路を前記メモリセルアレイ外の列方向両端位
置に配置密度がほぼ均等になるように配置するとともに
、前記Ｉ／Ｏ線を前記メモリセルアレイ外の列方向両端
位置に配置したものである。
セルを行および列方向にマトリックス状に配置したメモ
リセルアレイと、行選択手段と列選択手段とによって特
定のメモリセルを選択して入出力線からデータの入出力
を行う半導体記憶装置において、前記列選択手段および
その付属回路を前記メモリセルアレイ外の列方向両端位
置に配置密度がほぼ均等になるように配置するとともに
、前記Ｉ／Ｏ線を前記メモリセルアレイ外の列方向両端
位置に配置したものである。
【００１５】
【作用】本発明では、マトリックス状に配置されたメモ
リセルアレイに対して、ワード線によって選択されたメ
モリセルに対し、データの入出力を列選択線の一方の側
からのみ行うのではなく、互いに相反する方向にある列
選択線の両端部分からデータの入出力を行うようにＩ／
Ｏ線をメモリセルの列方向両端位置にそれぞれ配置する
とともに、列選択手段およびその付属回路がメモリセル
の列方向両端位置に配置密度がほぼ均等になるように配
置している。したがって各ビット線対に接続されて各々
存在する回路を従来のように１セルピッチで配置する必
要が無く、少なくとも２セルピッチで配置することが可
能となるためパターンの縮小化を図ることができる。
リセルアレイに対して、ワード線によって選択されたメ
モリセルに対し、データの入出力を列選択線の一方の側
からのみ行うのではなく、互いに相反する方向にある列
選択線の両端部分からデータの入出力を行うようにＩ／
Ｏ線をメモリセルの列方向両端位置にそれぞれ配置する
とともに、列選択手段およびその付属回路がメモリセル
の列方向両端位置に配置密度がほぼ均等になるように配
置している。したがって各ビット線対に接続されて各々
存在する回路を従来のように１セルピッチで配置する必
要が無く、少なくとも２セルピッチで配置することが可
能となるためパターンの縮小化を図ることができる。
【００１６】
【実施例】以下、本発明の実施例を図１〜図４を参照し
て詳細に説明する。
て詳細に説明する。
【００１７】なお図５および図６に示す従来の装置の構
成部分と同一部分には同一符号を付しその詳細説明は省
略する。
成部分と同一部分には同一符号を付しその詳細説明は省
略する。
【００１８】図１では、ビット線対３ａ，３ｂ３を選択
するカラムスイッチ４を同一のワード線２で選択された
メモリセル１に対して互いに対向する方向にそれぞれ交
互に配置している。このような配置をするためには、列
選択線５とＩ／Ｏ線６とをメモリセルアレイの列方向両
端位置に配置する必要がある。このような配置をするこ
とにより、Ｉ／Ｏ線６にバッファ１０を介して接続され
るピン１１を半導体チップの両側に位置するように配列
することができる。これにより、２方向からデータの書
込みと読み出しを行うことができる。
するカラムスイッチ４を同一のワード線２で選択された
メモリセル１に対して互いに対向する方向にそれぞれ交
互に配置している。このような配置をするためには、列
選択線５とＩ／Ｏ線６とをメモリセルアレイの列方向両
端位置に配置する必要がある。このような配置をするこ
とにより、Ｉ／Ｏ線６にバッファ１０を介して接続され
るピン１１を半導体チップの両側に位置するように配列
することができる。これにより、２方向からデータの書
込みと読み出しを行うことができる。
【００１９】図２は本発明の他の実施例を示したもので
、列選択手段の内、カラムスイッチ４だけではなく、ビ
ット線対３ａ，３ｂに接続される負荷トランジスタ１２
ａ、１２ｂをもメモリセルアレイの列方向両端位置に交
互に配置した場合を示したものである。
、列選択手段の内、カラムスイッチ４だけではなく、ビ
ット線対３ａ，３ｂに接続される負荷トランジスタ１２
ａ、１２ｂをもメモリセルアレイの列方向両端位置に交
互に配置した場合を示したものである。
【００２０】また図３は各ビット線対３ａ，３ｂにカラ
ムスイッチ４に変えてデータ書込み回路８が接続され、
かつセンスアンプ７がある場合についての実施例を示し
たものである。本実施例の場合にはセンスアンプ７と、
データ書込み回路８とがそれぞれ行デコーダによって選
択されたメモリセルに対して、相対向する向きに交互に
配列された構成となる。
ムスイッチ４に変えてデータ書込み回路８が接続され、
かつセンスアンプ７がある場合についての実施例を示し
たものである。本実施例の場合にはセンスアンプ７と、
データ書込み回路８とがそれぞれ行デコーダによって選
択されたメモリセルに対して、相対向する向きに交互に
配列された構成となる。
【００２１】またデータ書込み線９、列選択線５、Ｉ／
Ｏ線６がそれぞれメモリセルアレイの列方向両端位置に
配置される。なお図１〜図３に示した実施例ではメモリ
セルの１列ごとに互いに相反する方向に列選択手段およ
びその付属回路を配置していたが、必ずしも１セルごと
に対向させる必要はなく、状況によっては２セル、３セ
ルといったようにそれぞれ交互に対向する方向に配置す
るセルのピッチを変えることも可能である。
Ｏ線６がそれぞれメモリセルアレイの列方向両端位置に
配置される。なお図１〜図３に示した実施例ではメモリ
セルの１列ごとに互いに相反する方向に列選択手段およ
びその付属回路を配置していたが、必ずしも１セルごと
に対向させる必要はなく、状況によっては２セル、３セ
ルといったようにそれぞれ交互に対向する方向に配置す
るセルのピッチを変えることも可能である。
【００２２】図４は、そのような実施例を示したもので
、列選択手段の一部であるカラムスイッチ４を２セル毎
に交互に列方向両端位置に配置している。
、列選択手段の一部であるカラムスイッチ４を２セル毎
に交互に列方向両端位置に配置している。
【００２３】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに、本発明では各ビット線対に各々存在する回路をメ
モリセルアレイに対して、互いに相反する方向にある列
方向両端位置にそれぞれ交互に配置するようにしたため
、従来１個のメモリセルパターンエリアの範囲内に配置
すべき回路を少なくとも２個のメモリセルパターンエリ
アの範囲内でパターン配置することが可能となった。 したがって従来に比べパターン的にも余裕ができ、配線
の接続変更によるパターンエリアの拡大を防ぐことがで
きる。
うに、本発明では各ビット線対に各々存在する回路をメ
モリセルアレイに対して、互いに相反する方向にある列
方向両端位置にそれぞれ交互に配置するようにしたため
、従来１個のメモリセルパターンエリアの範囲内に配置
すべき回路を少なくとも２個のメモリセルパターンエリ
アの範囲内でパターン配置することが可能となった。 したがって従来に比べパターン的にも余裕ができ、配線
の接続変更によるパターンエリアの拡大を防ぐことがで
きる。
【００２４】さらにＩ／Ｏ線をメモリセルアレイに対し
、列方向両端位置に配置した構成を採用しているため１
６ビット、３２ビットといった多ビット構成のメモリで
第７図に示すようなセンターＶｃｃ／Ｖｓｓタイプのパ
ッケージを使用した場合でも、メモリセルアレイに対し
２方向へデータの入出力を行えるためメモリセルからＩ
／Ｏ端子への配線が容易となり配線抵抗や容量の増大に
よるスピードの劣化を防ぐことができる。
、列方向両端位置に配置した構成を採用しているため１
６ビット、３２ビットといった多ビット構成のメモリで
第７図に示すようなセンターＶｃｃ／Ｖｓｓタイプのパ
ッケージを使用した場合でも、メモリセルアレイに対し
２方向へデータの入出力を行えるためメモリセルからＩ
／Ｏ端子への配線が容易となり配線抵抗や容量の増大に
よるスピードの劣化を防ぐことができる。
【図１】本発明の第１の実施例にかかる半導体記憶装置
のメモリセルアレイ周辺の回路図。
のメモリセルアレイ周辺の回路図。
【図２】本発明の第２の実施例にかかる半導体記憶装置
のメモリセルアレイ周辺の回路図。
のメモリセルアレイ周辺の回路図。
【図３】本発明の第３の実施例にかかる半導体記憶装置
のメモリセルアレイ周辺の回路図。
のメモリセルアレイ周辺の回路図。
【図４】本発明の第４の実施例にかかる半導体記憶装置
のメモリセルアレイ周辺の回路図。
のメモリセルアレイ周辺の回路図。
【図５】従来の半導体記憶装置のメモリセルアレイ周辺
の回路図。
の回路図。
【図６】従来の半導体記憶装置のメモリセルアレイ周辺
の回路図。
の回路図。
【図７】センターＶｃｃ／Ｖｓｓタイプのパッケージの
ピン配置を示す図。
ピン配置を示す図。
１ メモリセル
２ ワード線
３ａ ビット線
３ｂ ビット線
４ カラムスイッチ
５ 列選択線
６ Ｉ／Ｏ線
７ センスアンプ
８ データ書込み回路
９ データ書込み線
１０ データ入出力バッファ
１１ ピン
１２ａ ビット線負荷トランジスタ
１２ｂ ビット線負荷トランジスタ
Claims (2)
- 【請求項１】複数のメモリセルを行および列方向にマト
リックス状に配置したメモリセルアレイと、行選択手段
と列選択手段とによって特定のメモリセルを選択して入
出力線からデータの入出力を行う半導体記憶装置におい
て、前記列選択手段およびその付属回路を前記メモリセ
ルアレイ外の列方向両端位置に配置密度がほぼ均等にな
るように配置するとともに、前記Ｉ／Ｏ線を前記メモリ
セルアレイ外の列方向両端位置に配置したことを特徴と
する半導体記憶装置。 - 【請求項２】前記列選択手段および前記付属回路をメモ
リセルの列ごとに互いにメモリセル外の列方向両端位置
に配置したことを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403254A JP3020614B2 (ja) | 1990-12-18 | 1990-12-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2403254A JP3020614B2 (ja) | 1990-12-18 | 1990-12-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04217359A true JPH04217359A (ja) | 1992-08-07 |
| JP3020614B2 JP3020614B2 (ja) | 2000-03-15 |
Family
ID=18513002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2403254A Expired - Fee Related JP3020614B2 (ja) | 1990-12-18 | 1990-12-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3020614B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273363A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| WO2004044918A1 (ja) * | 2002-11-12 | 2004-05-27 | Renesas Technology Corp. | 半導体記憶装置 |
-
1990
- 1990-12-18 JP JP2403254A patent/JP3020614B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08273363A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| WO2004044918A1 (ja) * | 2002-11-12 | 2004-05-27 | Renesas Technology Corp. | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3020614B2 (ja) | 2000-03-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991214 |
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