JP2900944B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2900944B2 JP2900944B2 JP1171288A JP17128889A JP2900944B2 JP 2900944 B2 JP2900944 B2 JP 2900944B2 JP 1171288 A JP1171288 A JP 1171288A JP 17128889 A JP17128889 A JP 17128889A JP 2900944 B2 JP2900944 B2 JP 2900944B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- address
- decoder
- data input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 半導体メモリの回路に関し、 大容量化に伴うメモリセルの間隔が微細化してもNOR
回路を使用出来かつ配線面積を少くすることを目的とし メモリセルアレイ、アドレスバッファー回路、入力さ
れるアドレス情報により該メモリセルアレイのビットラ
イン群とワードライン群の少くとも一方の群から所定の
アドレスに相当するラインを選択するデコーダ回路、該
メモリセルアレイのビットライン群とワードライン群の
少くとも一方の群に接続されたデータ入／出力回路とを
少くとも含む半導体メモリにおいて、少くとも一方の該
入／出力回路が複数の組に分割されており、又該メモリ
セルアレイにおける少くとも一つのライン群において互
に隣接している複数本のライン同志がそれぞれ一組とさ
れて同一のアドレスに割りつけられており、かつ同一ア
ドレスに割りつけられた当該組内の複数本の各ラインの
それぞれは複数に分割されている異なるデータ入／出力
回路に分配されるように構成する。
回路を使用出来かつ配線面積を少くすることを目的とし メモリセルアレイ、アドレスバッファー回路、入力さ
れるアドレス情報により該メモリセルアレイのビットラ
イン群とワードライン群の少くとも一方の群から所定の
アドレスに相当するラインを選択するデコーダ回路、該
メモリセルアレイのビットライン群とワードライン群の
少くとも一方の群に接続されたデータ入／出力回路とを
少くとも含む半導体メモリにおいて、少くとも一方の該
入／出力回路が複数の組に分割されており、又該メモリ
セルアレイにおける少くとも一つのライン群において互
に隣接している複数本のライン同志がそれぞれ一組とさ
れて同一のアドレスに割りつけられており、かつ同一ア
ドレスに割りつけられた当該組内の複数本の各ラインの
それぞれは複数に分割されている異なるデータ入／出力
回路に分配されるように構成する。
本発明は半導体メモリ回路に関するものであり更に詳
しくはICメモリのセル選択用アドレスデコーダ回路及び
セルとデータ入／出力回路とをつなぐデータバスの構成
に関するものである。
しくはICメモリのセル選択用アドレスデコーダ回路及び
セルとデータ入／出力回路とをつなぐデータバスの構成
に関するものである。
近年半導体メモリ回路におけるICメモリは大容量化が
進められており、従ってそれに使用されるメモリセルの
大きさは増々微細化されて来ている。一方セルを選択す
るアドレスデコーダの幅，例えばNOR回路の幅は今後の
技術発展が考えられるとしても，その小型化に限界があ
るためデコーダがセルのピッチ以内に収さまらない場合
が生じてくることが想定されている。即ち現在一般的に
使用されているメモリ回路の例としては第３図に示され
るような構造のものであって同図において、ワードライ
ン群WLと二本のビット線BL,▲▼に接続された多数
のセルとで構成されたメモリセルアレイと図示されては
いないが，第１図にしめされる様なアドレスバッファー
回路２、入力されるアドレス情報により該メモリセルア
レイ内のビット線対群（BL0，▲▼0），（BL1，▲
▼1）……（BL2n-1，▲▼2n-1，）からアドレ
スに相当するラインを選択するアドレスデコーダ回路5,
データ入／出力回路８とを少くとも含む半導体メモリが
示されており、かかるメモリにおけるアドレスデコーダ
回路５において１カラムごとにカラムデコーダとしてNO
Rゲート回路10を使用している。これは第５図に示すよ
うにかかる構造のメモリにおいては例えばセンスアンプ
S/A及びライトアンプW/Aからなる各データ入／出力回路
（I/O）ごとにセルが配置され、各々アドレス順に配列
せしめられているため１カラムセルピッチＸごとに１つ
のNORゲート回路10が必要とされていた。
進められており、従ってそれに使用されるメモリセルの
大きさは増々微細化されて来ている。一方セルを選択す
るアドレスデコーダの幅，例えばNOR回路の幅は今後の
技術発展が考えられるとしても，その小型化に限界があ
るためデコーダがセルのピッチ以内に収さまらない場合
が生じてくることが想定されている。即ち現在一般的に
使用されているメモリ回路の例としては第３図に示され
るような構造のものであって同図において、ワードライ
ン群WLと二本のビット線BL,▲▼に接続された多数
のセルとで構成されたメモリセルアレイと図示されては
いないが，第１図にしめされる様なアドレスバッファー
回路２、入力されるアドレス情報により該メモリセルア
レイ内のビット線対群（BL0，▲▼0），（BL1，▲
▼1）……（BL2n-1，▲▼2n-1，）からアドレ
スに相当するラインを選択するアドレスデコーダ回路5,
データ入／出力回路８とを少くとも含む半導体メモリが
示されており、かかるメモリにおけるアドレスデコーダ
回路５において１カラムごとにカラムデコーダとしてNO
Rゲート回路10を使用している。これは第５図に示すよ
うにかかる構造のメモリにおいては例えばセンスアンプ
S/A及びライトアンプW/Aからなる各データ入／出力回路
（I/O）ごとにセルが配置され、各々アドレス順に配列
せしめられているため１カラムセルピッチＸごとに１つ
のNORゲート回路10が必要とされていた。
尚上記した構成はカラムラインデコーダ５についての
説明であるが、これと同一の構成はビットラインデコー
ダについても適用されうることは云うまでもない。
説明であるが、これと同一の構成はビットラインデコー
ダについても適用されうることは云うまでもない。
処で上記したように、１カラムのセルピッチＸがNOR
ゲート10の幅Ｓより大きいか等しい場合は問題がない
が、セルの微細化が進んだ結果、かかるメモリ構造を採
用することが困難となりつつある。かかる問題点を改良
するため第４図に示すような方法を採用したメモリが使
用されている。即ち、第４図におけるメモリの主たる構
成は第３図のものと同一であるが、デコーダ回路５にお
いて、ｉ本のデコード済みの信号を直接１〜ｎビットの
それぞれのメモリセルアレイブロック（1,2,……ｎ）に
おける，それぞれに対応するアドレスに配線するように
してある。つまりアドレス信号線が16本あるとすれば各
ビット毎にその１つ１つをコラムゲート20のそれぞれに
配線するものであって上記のようなNORゲートを使用し
なくて済む。従ってセルピッチの微細化にはほとんど影
響がなく上記の問題に対処しえる反面、信号配線の本数
が増大し，その占める面積が増大するためチップ面積が
増大するという別の欠点を生じていた。
ゲート10の幅Ｓより大きいか等しい場合は問題がない
が、セルの微細化が進んだ結果、かかるメモリ構造を採
用することが困難となりつつある。かかる問題点を改良
するため第４図に示すような方法を採用したメモリが使
用されている。即ち、第４図におけるメモリの主たる構
成は第３図のものと同一であるが、デコーダ回路５にお
いて、ｉ本のデコード済みの信号を直接１〜ｎビットの
それぞれのメモリセルアレイブロック（1,2,……ｎ）に
おける，それぞれに対応するアドレスに配線するように
してある。つまりアドレス信号線が16本あるとすれば各
ビット毎にその１つ１つをコラムゲート20のそれぞれに
配線するものであって上記のようなNORゲートを使用し
なくて済む。従ってセルピッチの微細化にはほとんど影
響がなく上記の問題に対処しえる反面、信号配線の本数
が増大し，その占める面積が増大するためチップ面積が
増大するという別の欠点を生じていた。
本発明は上記した従来技術の欠点を改良し、メモリセ
ルが微細化されてもANDゲート或はNORゲート回路等のゲ
ート回路の幅がセルのピッチ以上となっても該デコード
回路を有効に使用出来しかも配線部分の専有面積も増大
することがない半導体メモリ回路を提供しようとするも
のである。
ルが微細化されてもANDゲート或はNORゲート回路等のゲ
ート回路の幅がセルのピッチ以上となっても該デコード
回路を有効に使用出来しかも配線部分の専有面積も増大
することがない半導体メモリ回路を提供しようとするも
のである。
本発明は上記目的を達成するため基本的には次の構成
を有するものである。即ち、第１図においてメモリセル
アレイ１、アドレスバッファー回路２、入力されるアド
レス情報により該メモリセルアレイのワードライン群３
とビットライン群４の少くとも一方の群から所定のアド
レスに相当するラインを選択するデコーダ回路５′,5、
該メモリセルアレイのワードライン群とビットライン群
の少くとも一方の群に接続されたデータ入／出力回路８
とを少くとも含む半導体メモリにおいて、少くとも一方
の該入／出力回路が複数の組I/O1,I/O2に分割されてお
り、又該メモリセルアレイにおける少くとも一つのライ
ン群において，互に隣接している複数本のライン同志
（４−1,4−２、或は４−3,4−４等）がそれぞれ一組と
されて同一のアドレスに割りつけられており、かつ同一
アドレスに割りつけられた当該組X1，X2…X3内の複数本
の各ラインのそれぞれは複数に分割されている異なるデ
ータ入／出力回路I/O1,I/O2に分配されている半導体メ
モリである。
を有するものである。即ち、第１図においてメモリセル
アレイ１、アドレスバッファー回路２、入力されるアド
レス情報により該メモリセルアレイのワードライン群３
とビットライン群４の少くとも一方の群から所定のアド
レスに相当するラインを選択するデコーダ回路５′,5、
該メモリセルアレイのワードライン群とビットライン群
の少くとも一方の群に接続されたデータ入／出力回路８
とを少くとも含む半導体メモリにおいて、少くとも一方
の該入／出力回路が複数の組I/O1,I/O2に分割されてお
り、又該メモリセルアレイにおける少くとも一つのライ
ン群において，互に隣接している複数本のライン同志
（４−1,4−２、或は４−3,4−４等）がそれぞれ一組と
されて同一のアドレスに割りつけられており、かつ同一
アドレスに割りつけられた当該組X1，X2…X3内の複数本
の各ラインのそれぞれは複数に分割されている異なるデ
ータ入／出力回路I/O1,I/O2に分配されている半導体メ
モリである。
つまり本発明におけるメモリ回路においては、センス
アンプS/A及び／又はライトアンプW/Aを含む該入出力回
路（I/O）８を複数組に分割するとともに隣接する複数
本のラインに同一アドレスを割りつけ更にこの同一アド
レスに割りつけられた各ラインのそれぞれを分割された
入出力回路８のそれぞれ（I/O1,I/O2…）に分配したも
のである。つまり複数のビットに対してデコーダ回路を
共用するように配線する処に特徴がある。
アンプS/A及び／又はライトアンプW/Aを含む該入出力回
路（I/O）８を複数組に分割するとともに隣接する複数
本のラインに同一アドレスを割りつけ更にこの同一アド
レスに割りつけられた各ラインのそれぞれを分割された
入出力回路８のそれぞれ（I/O1,I/O2…）に分配したも
のである。つまり複数のビットに対してデコーダ回路を
共用するように配線する処に特徴がある。
より具体的には、ビットラインの分配を例にとって説
明すれば、従来の技術においては第３図に示すようにI/
O1が１組となり又,I/O2が別の１組となり実際上のパタ
ーンを示し、かたまっているI/O1についてはそのライン
を左の方からアドレスを０…ｎと割りつけ、又I/O2につ
いても同じように割りつけており、アドレス０に対応す
るビットラインがI/O1、及びI/O2にそれぞれ存在してい
るので，アドレス０を指定するとI/O1とI/O2の０と割り
付けられたビットラインが選ばれる。但しそれぞれの場
所は配置的には飛び飛びとなっているので、それぞれの
場所でNOR回路10を作ってそこの選択信号をとり出すこ
とになりNOR回路数も多くなり回路的に複雑となる。
明すれば、従来の技術においては第３図に示すようにI/
O1が１組となり又,I/O2が別の１組となり実際上のパタ
ーンを示し、かたまっているI/O1についてはそのライン
を左の方からアドレスを０…ｎと割りつけ、又I/O2につ
いても同じように割りつけており、アドレス０に対応す
るビットラインがI/O1、及びI/O2にそれぞれ存在してい
るので，アドレス０を指定するとI/O1とI/O2の０と割り
付けられたビットラインが選ばれる。但しそれぞれの場
所は配置的には飛び飛びとなっているので、それぞれの
場所でNOR回路10を作ってそこの選択信号をとり出すこ
とになりNOR回路数も多くなり回路的に複雑となる。
これに対し本発明では第６図に示すようにI/Oを1,2,
1,2という順に割りつけアドレスは同時に隣り同志のビ
ットラインを組として同じアドレスに割りつけるもので
ある。即ちアドレスを並べてI/Oを変えるものである。
そのため本発明では同一アドレスに割りつけられた２本
のビットラインに対し１つのNOR回路10を共用しうるた
めNOR回路の数を減少させることが出来る。上述したよ
うに上記説明はビットラインについて行ったが本発明の
技術思想はワードライン側についても同様に通用しうる
ことは云うまでもない。
1,2という順に割りつけアドレスは同時に隣り同志のビ
ットラインを組として同じアドレスに割りつけるもので
ある。即ちアドレスを並べてI/Oを変えるものである。
そのため本発明では同一アドレスに割りつけられた２本
のビットラインに対し１つのNOR回路10を共用しうるた
めNOR回路の数を減少させることが出来る。上述したよ
うに上記説明はビットラインについて行ったが本発明の
技術思想はワードライン側についても同様に通用しうる
ことは云うまでもない。
本発明におけるデータ入／出力回路８の分割個数は少
くとも２個である複数個が可態であるが、配線の設計の
容易さや配線面積、製造の容易さ等を勘案すると４個以
下好ましくは２個である。
くとも２個である複数個が可態であるが、配線の設計の
容易さや配線面積、製造の容易さ等を勘案すると４個以
下好ましくは２個である。
又本発明における同一アドレスに割りつけられる複数
本からなる互いに隣接するラインの本数は２本以上であ
ればよく、特に上限は特定されない。
本からなる互いに隣接するラインの本数は２本以上であ
ればよく、特に上限は特定されない。
本発明におけるデコーダ回路は、第１図においてアド
レスバッファーから入力されるアドレス信号を各アドレ
スライン12に割りつけるプレデコーダ11,11′、デコー
ダ10を含むアドレスデコーダ５とから構成されるもので
あって、該デコーダ10は上記１つの組にまとめられる隣
接ラインの数によって異るが２入力、３入力又はそれ以
上のNOR回路或はAND回路を使用することが出来る。
レスバッファーから入力されるアドレス信号を各アドレ
スライン12に割りつけるプレデコーダ11,11′、デコー
ダ10を含むアドレスデコーダ５とから構成されるもので
あって、該デコーダ10は上記１つの組にまとめられる隣
接ラインの数によって異るが２入力、３入力又はそれ以
上のNOR回路或はAND回路を使用することが出来る。
本発明において使用されるメモリセルアレイの特にビ
ットラインは２本のビットライン（BLn，▲▼n）で
構成されているものであることが一般的であるが他の構
造を有するセルアレイを使用することも当然ありうる。
ットラインは２本のビットライン（BLn，▲▼n）で
構成されているものであることが一般的であるが他の構
造を有するセルアレイを使用することも当然ありうる。
次に本発明においては、通常かかる構成のメモリ回路
を製造した場合、回路内に不良個所が発生することが避
けられず、特にメモリセルアレイでの欠陥は製品の致命
傷となるため、必ず検査を行い不良品を除去することが
一般的に行われている。しかし中には欠点不良個所の程
度が軽微で多少手を入れれば普通に使用出来るものもあ
り、それまで不良品として廃棄してしまうことは経済的
に不利なことであった。本発明はこのような状況に十分
対処しうるような半導体メモリ回路を提供するものであ
り、具体的には後述するように、前記した回路内に第２
図の冗長用カラムライン30を設け、不良個所が見付った
時には冗長カラムに配線を切り換えて使用出来るように
構成したものである。
を製造した場合、回路内に不良個所が発生することが避
けられず、特にメモリセルアレイでの欠陥は製品の致命
傷となるため、必ず検査を行い不良品を除去することが
一般的に行われている。しかし中には欠点不良個所の程
度が軽微で多少手を入れれば普通に使用出来るものもあ
り、それまで不良品として廃棄してしまうことは経済的
に不利なことであった。本発明はこのような状況に十分
対処しうるような半導体メモリ回路を提供するものであ
り、具体的には後述するように、前記した回路内に第２
図の冗長用カラムライン30を設け、不良個所が見付った
時には冗長カラムに配線を切り換えて使用出来るように
構成したものである。
本発明は上記した通りの構成を有する半導体メモリで
あることから、メモリセルのピッチが微細化してNORゲ
ート回路或はANDゲート回路等のゲート回路の幅より狭
くなったとしても依然として該ゲート回路を有効に使用
することが出来、又配線に要する面積も小さくしうるメ
モリをうることが出来る。又ゲート回路の数を少くしえ
るので回路全体の面積も小さくなる他配置がすっきり
し、設計が容易に出来る。
あることから、メモリセルのピッチが微細化してNORゲ
ート回路或はANDゲート回路等のゲート回路の幅より狭
くなったとしても依然として該ゲート回路を有効に使用
することが出来、又配線に要する面積も小さくしうるメ
モリをうることが出来る。又ゲート回路の数を少くしえ
るので回路全体の面積も小さくなる他配置がすっきり
し、設計が容易に出来る。
以下本発明に係る半導体メモリの具体例をビットライ
ンの制御に適用した場合について詳述するが、本発明が
これに限定されるものでないことは前記した通りであ
る。
ンの制御に適用した場合について詳述するが、本発明が
これに限定されるものでないことは前記した通りであ
る。
第１図は本発明に係る半導体メモリ回路の一具体例を
示すダイアグラムである。即ちデータ入／出力回路８は
I/O1とI/O2の二つに分割されメモリセルアレイの左右に
配置されている。又ビットライン（BLn，▲▼n）と
複数個のセルＣとから構成されているビット線対群｛４
−１（BL0，▲▼0）,4−２（BL1，▲▼1）,4−
３（BL2，▲▼2）,4−４（BL3，▲▼3），……
４−（2n−１）（BL2n-2，▲▼2n-2）,4−（2n）
（BL2n-1，▲▼2n-1）｝のうち互に隣接する２本の
ビット線対（４−１と４−２），（４−３と４−４）…
をそれぞれ１組とするビットラインの組X1，X2…Xnを設
け各組X1，X2…Xnの各ラインに同一のアドレスを割りつ
ける。つまり組X1に含まれるビットライン４−１と４−
２には同一のアドレス０を、又組X2に含まれるビットラ
イン４−３と４−４にはそれぞれ同一のアドレス１を割
りつけておく。一方デコーダ回路５の中に形成されてい
る２入力NOR回路からなるデコーダ10の出力を上記同一
の組X1，X2等を構成する各ビットライン４−1,4−２の
それぞれ下端部でそれぞれのビットラインの該２本のビ
ット線（BL0，▲▼0），（BL1，▲▼1）等を制
御するカラムゲート20の共通ゲート部に接続せしめてお
り、かつ同一組の中の同一アドレスを割りつけられた２
本ビットラインの一方を一方のデータ入／出力回路８の
I/O1に、又他方を別のデータ入／出力回路８のI/O2にそ
れぞれ接続したものである。
示すダイアグラムである。即ちデータ入／出力回路８は
I/O1とI/O2の二つに分割されメモリセルアレイの左右に
配置されている。又ビットライン（BLn，▲▼n）と
複数個のセルＣとから構成されているビット線対群｛４
−１（BL0，▲▼0）,4−２（BL1，▲▼1）,4−
３（BL2，▲▼2）,4−４（BL3，▲▼3），……
４−（2n−１）（BL2n-2，▲▼2n-2）,4−（2n）
（BL2n-1，▲▼2n-1）｝のうち互に隣接する２本の
ビット線対（４−１と４−２），（４−３と４−４）…
をそれぞれ１組とするビットラインの組X1，X2…Xnを設
け各組X1，X2…Xnの各ラインに同一のアドレスを割りつ
ける。つまり組X1に含まれるビットライン４−１と４−
２には同一のアドレス０を、又組X2に含まれるビットラ
イン４−３と４−４にはそれぞれ同一のアドレス１を割
りつけておく。一方デコーダ回路５の中に形成されてい
る２入力NOR回路からなるデコーダ10の出力を上記同一
の組X1，X2等を構成する各ビットライン４−1,4−２の
それぞれ下端部でそれぞれのビットラインの該２本のビ
ット線（BL0，▲▼0），（BL1，▲▼1）等を制
御するカラムゲート20の共通ゲート部に接続せしめてお
り、かつ同一組の中の同一アドレスを割りつけられた２
本ビットラインの一方を一方のデータ入／出力回路８の
I/O1に、又他方を別のデータ入／出力回路８のI/O2にそ
れぞれ接続したものである。
つまりX1の組のビットライン対４−１をデータ入／出力
回路I/O1のバスに、又同じ組のビットライン対４−２を
データ入／出力回路I/O2のバスに、又X2の組のビットラ
イン４−３をデータ入／出力回路I/O1へ又同じ組のビッ
トライン４−４をデータ入／出力回路I/O2へそれぞれ分
けて接続したものである。
回路I/O1のバスに、又同じ組のビットライン対４−２を
データ入／出力回路I/O2のバスに、又X2の組のビットラ
イン４−３をデータ入／出力回路I/O1へ又同じ組のビッ
トライン４−４をデータ入／出力回路I/O2へそれぞれ分
けて接続したものである。
かかる配線の割りつけを行うことによって、コラムデ
コードされた信号はI/O1とI/O2のコラムゲートに接続さ
れ、各々のI/Oのローカルデータバスと選択されたコラ
ムアドレスのビット線につながれる結果、メモリセルに
対する読み書きを行うことが出来る。
コードされた信号はI/O1とI/O2のコラムゲートに接続さ
れ、各々のI/Oのローカルデータバスと選択されたコラ
ムアドレスのビット線につながれる結果、メモリセルに
対する読み書きを行うことが出来る。
次に本発明における他の具体例を第２図にもとづいて
説明する。
説明する。
本具体例では前記したように、上記した本発明のメモ
リ回路に不良個所が見付った場合に使用するための冗長
用カラム30を配設するものである。
リ回路に不良個所が見付った場合に使用するための冗長
用カラム30を配設するものである。
該冗長用カラム30は、本発明に使用されているメモリ
セルアレイの一列即ち１カラムライン相当分のセルアレ
イと同一の構造を持たせてある。
セルアレイの一列即ち１カラムライン相当分のセルアレ
イと同一の構造を持たせてある。
かかる冗長用カラム30は上記セルアレイに並列的に適
宜の場所に挿入しておくことが出来る。この場合冗長用
カラム30は、２本以上を一組として適宜の場所に設ける
ことが出来る。即ち本発明においてデータ入／出力回路
の分割数が２個で、同一アドレスを割りつけられるグル
ープ化される１組のビットラインの数が２本であれば２
個の冗長用カラム30−1,30−２を１組として挿入するこ
とが好ましく、該入／出力回路の分割数や１組のビット
ラインの数によって冗長用カラムの数も変化しうる。又
該冗長用カラム30の組は、分割された入／出力回路８の
それぞれのチャネルI/O1,I/O2…I/Onに対して一組づつ
設けてもよく、又複数の該入／出力回路をグループ化し
た組例えばI/O1とI/O2、又はI/O3,I/O4のそれぞれの組
に一組づつ設けて共用するようにしてもよく、更には上
述した入出力回路の組を複数組グループ化した群に対し
て一組又は複数組の冗長用カラムを設けたものであって
も良い。具体的には該入／出力回路I/O1,I/O2を一組と
し又I/O3とI/O4を一組としたものをまとめて一つのグル
ープとした場合に例えば各組との境界部に該冗長用カラ
ムを１組又は複数組（30−1,30−２と30−3,30−４）配
設するものであってもよい。
宜の場所に挿入しておくことが出来る。この場合冗長用
カラム30は、２本以上を一組として適宜の場所に設ける
ことが出来る。即ち本発明においてデータ入／出力回路
の分割数が２個で、同一アドレスを割りつけられるグル
ープ化される１組のビットラインの数が２本であれば２
個の冗長用カラム30−1,30−２を１組として挿入するこ
とが好ましく、該入／出力回路の分割数や１組のビット
ラインの数によって冗長用カラムの数も変化しうる。又
該冗長用カラム30の組は、分割された入／出力回路８の
それぞれのチャネルI/O1,I/O2…I/Onに対して一組づつ
設けてもよく、又複数の該入／出力回路をグループ化し
た組例えばI/O1とI/O2、又はI/O3,I/O4のそれぞれの組
に一組づつ設けて共用するようにしてもよく、更には上
述した入出力回路の組を複数組グループ化した群に対し
て一組又は複数組の冗長用カラムを設けたものであって
も良い。具体的には該入／出力回路I/O1,I/O2を一組と
し又I/O3とI/O4を一組としたものをまとめて一つのグル
ープとした場合に例えば各組との境界部に該冗長用カラ
ムを１組又は複数組（30−1,30−２と30−3,30−４）配
設するものであってもよい。
かかる回路の具体例を第２図に示してあり、メモリセ
ルアレイ１の中のビットライン４−1,4−２…４（2n−
１）,4（2n）の間に２個の冗長用カラム30−1,30−２を
配列したものであり、一方の冗長用カラム30−１はデー
タ入／出力回路I/O1のデータバスに、又他方の冗長用カ
ラム30−２はデータ入／出力回路I/O2のデータバスにそ
れぞれ接続されている。一方デコーダ回路には冗長カラ
ム選択信号入力回路60と３入力NOR回路からなるデコー
ダ50とが設けられ、冗長カラム選択信号入力回路を上記
３入力NOR回路へ、プリデコーダ回路11からの２つの入
力と共に入力しかつ該入／出力回路バスに設けたトラン
ジスタから構成される冗長用カラム選択制御部40へと接
続されている。
ルアレイ１の中のビットライン４−1,4−２…４（2n−
１）,4（2n）の間に２個の冗長用カラム30−1,30−２を
配列したものであり、一方の冗長用カラム30−１はデー
タ入／出力回路I/O1のデータバスに、又他方の冗長用カ
ラム30−２はデータ入／出力回路I/O2のデータバスにそ
れぞれ接続されている。一方デコーダ回路には冗長カラ
ム選択信号入力回路60と３入力NOR回路からなるデコー
ダ50とが設けられ、冗長カラム選択信号入力回路を上記
３入力NOR回路へ、プリデコーダ回路11からの２つの入
力と共に入力しかつ該入／出力回路バスに設けたトラン
ジスタから構成される冗長用カラム選択制御部40へと接
続されている。
尚第２図においてはデータ入／出力回路I/O1とI/O2を
一方の組とし、同I/O3とI/O4とを他方の組としている一
つの群に対して２個の共用しうる冗長用カラムを設けた
ものである。
一方の組とし、同I/O3とI/O4とを他方の組としている一
つの群に対して２個の共用しうる冗長用カラムを設けた
ものである。
かかる回路を用いた場合、例えば後に一番左側のカラ
ムラインの組（４−１と４−２）のいずれかの一部に欠
点が検出された場合、そこを予め適宜の回路で記憶させ
ておき、そこヘアクセスする必要が生じた時には、冗長
用カラム選択信号入力回路からそこのビットライン（４
−1,4−２）を制御するNOR回路のゲートを閉じるような
コントロール信号を出力させそのビットラインをOFFさ
せるとともに冗長用カラム制御回路のトランジスターを ONさせることにより冗長用カラムにアクセス可能とな
る。
ムラインの組（４−１と４−２）のいずれかの一部に欠
点が検出された場合、そこを予め適宜の回路で記憶させ
ておき、そこヘアクセスする必要が生じた時には、冗長
用カラム選択信号入力回路からそこのビットライン（４
−1,4−２）を制御するNOR回路のゲートを閉じるような
コントロール信号を出力させそのビットラインをOFFさ
せるとともに冗長用カラム制御回路のトランジスターを ONさせることにより冗長用カラムにアクセス可能とな
る。
通常３入力NOR回路は２コラムセルピッチで始めて使
用できる幅をもっているので本発明における回路を採用
することによって始めて使用可能となった。更に上記具
体例では冗長用カラム30−1,30−２はI/O1,I/O2の組の
方に不良個所があればその組のために使用され又I/O3と
I/O4の組の方に不良個所があればその組のために切り換
えて使用出来るつまり共用しうるものであるため従来に
あってはI/O1とI/O2に対して２本、I/O3とI/O4に対して
２本と計４本の冗長用カラムを必要としていたが本発明
では２本ですむという効果がある。
用できる幅をもっているので本発明における回路を採用
することによって始めて使用可能となった。更に上記具
体例では冗長用カラム30−1,30−２はI/O1,I/O2の組の
方に不良個所があればその組のために使用され又I/O3と
I/O4の組の方に不良個所があればその組のために切り換
えて使用出来るつまり共用しうるものであるため従来に
あってはI/O1とI/O2に対して２本、I/O3とI/O4に対して
２本と計４本の冗長用カラムを必要としていたが本発明
では２本ですむという効果がある。
上記具体例においてデコーダとして３入力NOR回路を
使用する例を示したが、これに替えてフューズ回路を有
するNAND回路又はNOR回路を使用することも出来る。
使用する例を示したが、これに替えてフューズ回路を有
するNAND回路又はNOR回路を使用することも出来る。
かかる回路としては通常のNOR回路又はNAND回路の電
源用端子例えばVcc又はVss端子と本体のNOR又はNAND回
路との間にフェーズを設けたものである。かかる回路の
一例は第７図に示されており、本例では直列接続された
ＰチャネルMOSFETに並列接続されたＮチャネルMOSFEFを
直列に接続し一方のＰチャネルMOSFETのゲートを一方の
ＮチャネルMOSFETのゲートに又他方のＰチャネルMOSFET
のゲートを他方のＮチャネルMOSFETのゲートにそれぞれ
接続してプレデコーダー信号入力端子に接続した。又Ｐ
チャネルMOSFETとＮチャネルMOSFETとの接続ノード部に
コラムゲートヘ信号を出力する出力端子を形成したNOR
回路でありかかるNOR回路70と電源端子，（この例ではV
cc）との間にフェーズ80を設け更に好ましくはフェーズ
80とＰチャネルMOSFETとの接続ノード部に負荷（例えば
抵抗10K Ω）をとりつけた構造となっている。
源用端子例えばVcc又はVss端子と本体のNOR又はNAND回
路との間にフェーズを設けたものである。かかる回路の
一例は第７図に示されており、本例では直列接続された
ＰチャネルMOSFETに並列接続されたＮチャネルMOSFEFを
直列に接続し一方のＰチャネルMOSFETのゲートを一方の
ＮチャネルMOSFETのゲートに又他方のＰチャネルMOSFET
のゲートを他方のＮチャネルMOSFETのゲートにそれぞれ
接続してプレデコーダー信号入力端子に接続した。又Ｐ
チャネルMOSFETとＮチャネルMOSFETとの接続ノード部に
コラムゲートヘ信号を出力する出力端子を形成したNOR
回路でありかかるNOR回路70と電源端子，（この例ではV
cc）との間にフェーズ80を設け更に好ましくはフェーズ
80とＰチャネルMOSFETとの接続ノード部に負荷（例えば
抵抗10K Ω）をとりつけた構造となっている。
かかる構成の回路をデコーダとして上記第２図の３入
力NORデコーダの代りに使用することにより、仮に不良
個所が発見されたカラムに対応する該デコーダのフュー
ズを適宜の手段、例えば電流、レーザー或いはFocused
Ion Beam等で切断することによりノーマルデコーダーと
して選択されなくなり従って当該ビットラインは永久に
選択されることがない。但しそのビットラインを選択す
べきアドレス信号によって冗長用カラムを括性化するこ
とは上記した通りである。かかるデコーダを用いること
により、通常は２入力NOR回路として使用が可能となる
ので回路の大きさを減少せしめる他、セルの微細化にも
十分対処することが出来る。
力NORデコーダの代りに使用することにより、仮に不良
個所が発見されたカラムに対応する該デコーダのフュー
ズを適宜の手段、例えば電流、レーザー或いはFocused
Ion Beam等で切断することによりノーマルデコーダーと
して選択されなくなり従って当該ビットラインは永久に
選択されることがない。但しそのビットラインを選択す
べきアドレス信号によって冗長用カラムを括性化するこ
とは上記した通りである。かかるデコーダを用いること
により、通常は２入力NOR回路として使用が可能となる
ので回路の大きさを減少せしめる他、セルの微細化にも
十分対処することが出来る。
本発明によりメモリセルのピッチが微細化してNORゲ
ート回路或いはNANDゲート回路等のゲート回路の幅より
狭くなったとしても依然として該ゲート回路を有効に使
用することが出来、又配線に要する面積も小さくしうる
メモリをうることが出来る。又ゲート回路の数を少くし
うるので回路全体の面積も小さくなる他配置がすっきり
し、設計が容易に出来る。更にメモリ回路の一部に欠陥
が存在していても冗長用カラムを使用することにより正
常に使用することが出来るためメモリ品質向上信頼性の
向上の他生産コストの低減という効果も期待出来る。
ート回路或いはNANDゲート回路等のゲート回路の幅より
狭くなったとしても依然として該ゲート回路を有効に使
用することが出来、又配線に要する面積も小さくしうる
メモリをうることが出来る。又ゲート回路の数を少くし
うるので回路全体の面積も小さくなる他配置がすっきり
し、設計が容易に出来る。更にメモリ回路の一部に欠陥
が存在していても冗長用カラムを使用することにより正
常に使用することが出来るためメモリ品質向上信頼性の
向上の他生産コストの低減という効果も期待出来る。
第１図は本発明に係るメモリ回路の構成を示す回路図で
ある 第２図は本発明における冗長用カラムを使用した場合の
回路例の要部を示す図である 第３図は従来におけるメモリ回路を説明する図である 第４図は従来における改良されたメモリ回路の例を示す
図である 第５図は従来のメモリ回路におけるビットラインの入／
出力回路とアドレスヘの割りつけ方法を示す図である 第６図は本発明におけるビットラインの割りつけ方法を
説明する図である 第７図は冗長用カラムを用いたメモリに使用されるデコ
ーダの一例を示す図である。１……メモリセルアレイ、
２……アドレスバッファ回路、３……ワードライン、４
……ビットライン、5,5′……デコーダ回路、８……デ
ータ入／出力回路I/O）、10……デコーダ、11,11′……
プレデコーダ、30……冗長用カラム、40……冗長用カラ
ム選択制御部、50……３入力デコーダ、60……冗長用カ
ラム選択信号入力回路、70……NOR回路、80……フェー
ズ、BL0，▲▼0……BL2n-1，▲▼2n1-1……ビ
ットライン Ｃ……セル。 WL……ワードライン
ある 第２図は本発明における冗長用カラムを使用した場合の
回路例の要部を示す図である 第３図は従来におけるメモリ回路を説明する図である 第４図は従来における改良されたメモリ回路の例を示す
図である 第５図は従来のメモリ回路におけるビットラインの入／
出力回路とアドレスヘの割りつけ方法を示す図である 第６図は本発明におけるビットラインの割りつけ方法を
説明する図である 第７図は冗長用カラムを用いたメモリに使用されるデコ
ーダの一例を示す図である。１……メモリセルアレイ、
２……アドレスバッファ回路、３……ワードライン、４
……ビットライン、5,5′……デコーダ回路、８……デ
ータ入／出力回路I/O）、10……デコーダ、11,11′……
プレデコーダ、30……冗長用カラム、40……冗長用カラ
ム選択制御部、50……３入力デコーダ、60……冗長用カ
ラム選択信号入力回路、70……NOR回路、80……フェー
ズ、BL0，▲▼0……BL2n-1，▲▼2n1-1……ビ
ットライン Ｃ……セル。 WL……ワードライン
Claims (3)
- 【請求項１】メモリセルアレイ、アドレスバッファー回
路、入力されるアドレス情報により該メモリセルアレイ
のビットライン群とワードライン群の少くとも一方の群
から所定のアドレスに相当するラインを選択するデコー
ダ回路、該メモリセルアレイのビットライン群とワード
ライン群の少くとも一方の群に接続されたデータ入／出
力回路とを少くとも含む半導体メモリにおいて、 少くとも一方の該入／出力回路が複数の組に分割されて
おり、該メモリセルアレイにおける少くとも一つのライ
ン群において互に隣接している複数本のライン同志がそ
れぞれ一組とされて同一のアドレスに割りつけられてお
り、かつ同一アドレスに割りつけられた当該組内の複数
本の各ラインのそれぞれは複数に分割されている異なる
データ入／出力回路に分配されていることを特徴とする
半導体メモリ。 - 【請求項２】該複数個に分割されたデータ入／出力回路
のそれぞれに冗長用カラムセルを設けるかもしくは、該
複数個に分割されたデータ入／出力回路の複数個を含む
１組或いは当該組の複数組から構成された群に少くとも
１つの共用可能な冗長用カラムセルを設け、かつデコー
ダ回路に冗長用カラムセル選択機能が設けられているこ
とを特徴とする請求項１記載の半導体メモリ。 - 【請求項３】デコーダ回路に使用されるデコーダとして
電源端子に接続する配線部にフューズを設けた論理素子
回路を使用することを特徴とする請求項１又は２記載の
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171288A JP2900944B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171288A JP2900944B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0337894A JPH0337894A (ja) | 1991-02-19 |
| JP2900944B2 true JP2900944B2 (ja) | 1999-06-02 |
Family
ID=15920538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171288A Expired - Lifetime JP2900944B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900944B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003508870A (ja) * | 1999-09-01 | 2003-03-04 | マイクロン・テクノロジー・インコーポレーテッド | メモリデバイスにおける多重化された冗長スキームのための回路および方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7142471B2 (en) * | 2005-03-31 | 2006-11-28 | Sandisk 3D Llc | Method and apparatus for incorporating block redundancy in a memory array |
| JP2008059751A (ja) * | 2007-11-13 | 2008-03-13 | Renesas Technology Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175195A (ja) * | 1982-04-05 | 1983-10-14 | Toshiba Corp | 半導体メモリ− |
| JPH0666394B2 (ja) * | 1983-12-16 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置 |
-
1989
- 1989-07-04 JP JP1171288A patent/JP2900944B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003508870A (ja) * | 1999-09-01 | 2003-03-04 | マイクロン・テクノロジー・インコーポレーテッド | メモリデバイスにおける多重化された冗長スキームのための回路および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337894A (ja) | 1991-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3356747B2 (ja) | 半導体記憶装置 | |
| US5581508A (en) | Semiconductor memory having sub-word line replacement | |
| US4648075A (en) | Redundancy circuit for a semiconductor memory device | |
| JPH0574191A (ja) | 半導体記憶装置 | |
| JPH01171190A (ja) | 大記憶容量高速動作スタティックｒａｍメモリ | |
| JPH03203895A (ja) | 冗長構造を持つ半導体メモリ装置 | |
| EP0385389B1 (en) | Semiconductor integrated circuit memory enabling memory write masking | |
| US4554646A (en) | Semiconductor memory device | |
| US5272672A (en) | Semiconductor memory device having redundant circuit | |
| JP2001189094A (ja) | メモリ空間制御装置、半導体集積回路装置及び集積回路システム | |
| US5787043A (en) | Semiconductor memory device having a redundancy capability | |
| US6788600B2 (en) | Non-volatile semiconductor memory | |
| US5142492A (en) | Semiconductor memory device | |
| US6618299B2 (en) | Semiconductor memory device with redundancy | |
| EP0383452B1 (en) | Semiconductor memory device having means for replacing defective memory cells | |
| JP2900944B2 (ja) | 半導体メモリ | |
| JP2004062999A (ja) | 半導体記憶装置 | |
| KR960001859B1 (ko) | 반도체 메모리장치의 디코딩회로 및 그 방법 | |
| US5384726A (en) | Semiconductor memory device having a capability for controlled activation of sense amplifiers | |
| JP2848451B2 (ja) | 半導体メモリ | |
| USRE33280E (en) | Semiconductor memory device | |
| JP2993684B2 (ja) | 半導体装置 | |
| US6320814B1 (en) | Semiconductor device | |
| US5742539A (en) | Integrated circuit for content addressable memory | |
| US6069835A (en) | Semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070824 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 14 Free format text: PAYMENT UNTIL: 20080824 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 14 |