JPH0337894A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体メモリの回路に関し、 大容量化に伴うメモリセルの間隔が微細化してもＮＯＲ
回路を使用出来かつ配線面積を少くすることを目的とし メモリセルアレイ、アドレスバッファー回路、人力され
るアドレス情報により該メモリセルアレイのビットライ
ン群とワードライン群の少くとも一方の群から所定のア
ドレスに相当するラインを選択するデコーダ回路、該メ
モリセルアレイのビットライン群とワードライン群の少
くとも一方の群に接続されたデータ入／出力回路とを少
くとも含む半導体メモリにおいて、少くとも一方の該入
／出力回路が複数の組に分割されており、又該メモリセ
ルアレイにおける少くとも一つのライン群において互に
隣接している複数本のライン同志がそれぞれ一組とされ
て同一のアドレスに割りつけられており、かつ同一アド
レスに割りつけられた当該組内の複数本の各ラインのそ
れぞれは複数に分割されている異なるデータ入／出力回
路に分配されるように構成する。

〔産業上の利用分野〕

本発明は半導体メモリ回路に関するものであり更に詳し
くはＩＣメモリのセル選択用アドレスデコーダ回路及び
セルとデータ入／出力回路とをつなぐデータバスの構成
に関するものである。

〔従来の技術） 近年半導体メモリ回路におけるＩＣメモリは大容量化が
進められており、従ってそれに使用されるメモリセルの
大きさは増々微細化されて来ている。一方セルを選択す
るアドレスデコーダの幅。

例えばＮＯＲ回路の幅は今後の技術発展が考えられると
しても、その小型化に限界があるためデコーダ１０がセ
ルのピッチ以内に収さまらない場合が生じてくることが
想定されている。即ち現在−殻内に使用されているメモ
リ回路の例としては第３図に示されるような構造のもの
であって同図において、ワードライン群−りと二本のビ
ット線ＢＬ。

瓦に接続された多数のセルとで構成されたメモリセルア
レイと図示されてはいないが、第１図にしめされる様な
アドレスバッファー回路２、人力されるアドレス情報に
より該メモリセルアレイ内のビット線対群（ＢＬ、、度
。）　、　（ＢＬＩ　、　ＴＬ＋）−・−（ＢＬｚｆｉ
−＋。

［ｚ＋ｔ−１１）からアドレスに相当するラインを選択
するアドレスデコーダ回路５．データ入／出力回路８と
を少くとも含む半導体メモリが示されており、かかるメ
モリにおけるアドレスデコーダ回路５において１カラム
ごとにカラムデコーダとしてＮＯＲゲート回路１０を使
用している。これは第５図に示すようにかかる構造のメ
モリにおいては例えばセンスアンプＳ／Ａ及びライトア
ンプＷ／Ａからなる各データ入／出力回路（Ｉｌｏ）ご
とにセルが配置され、各々アドレス順に配列せしめられ
ているためｌカラムセルピッチＸごとに１つのＮＯＲゲ
ート回路１０が必要とされていた。

向上記した構成はカラムラインデコーダ５についての説
明であるが、これと同一の構成はビットラインデコーダ
についても適用されうろことは云うまでもない。

処で上記したように、１カラムのセルピッチＸがＮＯＲ
ゲート１０の幅Ｓより大きいか等しい場合は問題がない
が、セルの微細化が進んだ結果、かかるメモリ構造を採
用することが困難となりつつある。かかる問題点を改良
するため第４図に示すような方法を採用したメモリが使
用されている。

即ち、第４図におけるメモリの主たる構成は第３図のも
のと同一であるが、デコーダ回路５において、１本のデ
コード済みの信号を直接１〜ｎビツトのそれぞれのメモ
リセルアレイブロック（１゜２、−・・・ｎ）における
、それぞれに対応するアドレスに配線するようにしであ
る。つまりアドレス信号線が１６本あるとすれば各ビッ
ト毎にその１つ１つをコラムゲート２０のそれぞれに配
線するものであって上記のようなＮＯＲゲートを使用し
なくて済む。従ってセルピッチの微細化にはほとんど影
響がなく上記の問題に対処しえる反面、信号配線の本数
が増大し、その占める面積が増大するためチップ面積が
増大するという別の欠点を生じていた。

〔発明が解決しようとする課題〕

本発明は上記した従来技術の欠点を改良し、メモリセル
が微細化されてもＡＮＤゲート或はＮ。

Ｒゲート回路等のゲート回路の幅がセルのピッチ以上と
なっても該デコード回路を有効に使用出来しかも配線部
分の専有面積も増大することがない半導体メモリ回路を
提供しようとするものである。

〔課題を解決するための手段〕

本発明は上記目的を達成するため基本的には次の構成を
有するものである。即ち、第１図においてメモリセルア
レイｌ、アドレスバッファー回路２、人力されるアドレ
ス情報により該メモリセルアレイのワードライン群３と
ビットライン群４の少くとも一一方の群から所定のアド
レスに相当するラインを選択するデコーダ回路５′、５
、該メモリセルアレイのワードライン群とビットライン
群の少くとも一方の群に接続されたデータ入／出力回路
８とを少くとも含む半導体メモリにおいて、少くとも一
方の該入／出力回路が複数の組１１０１．１１０２に分
割されており、又該メモリセルアレイにおける少くとも
−・つのライン群において。

互に隣接している複数本のライン同志（４−１，・４−
２、或は４−３．４−４等）がそれぞれ−組とされて同
一のアドレスに割りつけられており、かつ同一アドレス
に割りつけられた当該組Ｘ、、Ｘ、・・・Ｘ、内の複数
本の各ラインのそれぞれは複数に分割されている異なる
データ入／出力回路１１０１．ｌ１０２に分配されてい
る半導体メモリである。

つまり本発明におけるメモリ回路においては、センスア
ンプＳ／Ａ及び／又はライトアンプＷ／Ａを含む該入出
力回路（Ｉｌｏ）８を複数組に分割するとともに隣接す
る複数本のラインに同一アドレスを割りつけ更にこの同
一アドレスに割りつけられた各ラインのそれぞれを分割
された入出力回路８のそれぞれ（１１０ｆ、ｌ１０２・
・・）に分配したものである。つまり複数のピントに対
してデコーダ回路を共用するように配線する処に特徴が
ある。

より具体的には、ビットラインの分配を例にとって説明
すれば、従来の技術においては第３図に示すように１１
０１が１組となり又、１１０２が別の１組となり実際上
のパターンを示し、かたまっているｌ１０１については
そのラインを左の方からアドレスを０・・・ｎと割りつ
け、又１１０２についても同じように割りつけており、
アドレス０に対応するピントラインがｌ１０１、及び１
１０２にそれぞれ存在しているので、アドレスＯを指定
するとＩｌｏｌと１１０２のＯと割り付けられたピント
ラインが選ばれる。但しそれぞれの場所は配置的には飛
び飛びとなっているので、それぞれの場所でＮＯＲ回路
１０を作ってそこの選択信号をとり出すことになりＮ　
ＯＲ回路数も多くなり回路的に？Ｊ［雑となる。

これに対し本発明では第６図に示ｔ′１ように■１０を
１．２．１．２という順に割りつけアドレスは同時に隣
り同志のピントラインを組として同じアドレスに割りつ
けるものである。ｄｌｌちアドレスを並べてＩｌｏを変
えるものである。そのため本発明では同一アドレスに割
りつけられた２本のピントラインに対し１つのＮＯＲ回
路１０を共用しうるためＮＯＲ回路の数を減少させるこ
とが出来る。上述したように上記説明はビットラインに
ついご行ったが本発明の技術思想はワードライン側につ
いても同様に適用しろることは云うまでもない。

本発明におけるデータ入／出力回路８の分割個数は少く
とも２個である複数個が可能であるが、配線の設計の容
易さや配線面積、製造の容易さ等を勘案すると４個以下
好ましくは２個である。

又本発明における同一アドレスに割りつけられる複数本
からなる互いに隣接するラインの本数は２本以上であれ
ばよく、特に上限は特定されない。

本発明におけるデコーダ回路は、第１図においてアドレ
スバ・ンファーから入力されるアドレス信号を各アドレ
スライン１２に割りつけるプレデコーダ１１．１１’　
、デコーダ１０を含むアドレスデコーダ５とからｆ青酸
されるものであって、２亥デコーダｌＯは上記１つの組
にまとめられる隣接ラインの数によって異るが２人力、
３人力又はそれ以上のＮＯＲ回路或はＡＮＤ回路を使用
することが出来る。

本発明において使用されるメモリセルアレイの特にビッ
トラインは２本のビットライン（ＢＬ、　。

証、、）で構成されているものであることが一般的であ
るが他の構造を有するセルアレイを使用することも当然
ありうる。

次に本発明においては、通常かかる構成のメモリ回路を
製造した場合、回路内に不良個所が発生することが避け
られず、特にメモリセルアレイでの欠陥は製品の致命傷
となるため、必ず検査を行い不良品を除去することが一
般的に行われている。

しかし中には欠点不良個所の程度が軽微で多少子を入れ
れば普通に使用出来るものもあり、それまで不良品とし
て廃棄してしまうことは経済的に不利なことであった。

本発明はこのような状況に十分対処しうるような半導体
メモリ回路を提供するものであり、具体的には後述する
ように、前記した回路内に第２図の冗長用カラムライン
３０を設け、不良個所が見付った時には冗長カラムに配
線を切り換えて使用出来るように構成したものである。

（作　用〕 本発明は上記したｊｍりの構成を有する半導体メモリで
あることから、メモリセルのピッチが微細化してＮＯＲ
ゲート回路或はＡＮＤゲート回路等のゲート回路の幅よ
り狭くなったとしても依然として該ゲート回路を有効に
使用することが出来、。

又配線に要する面積も小さくしうるメモリをうることが
出来る。ヌゲート回路の数を少くしえるので回路全体の
面積も小さくなる他装置がすっきりし、設計が容易に出
来る。

〔実施例〕

以下本発明に係る半導体メモリの具体例をビットライン
の制御に適用した場合について詳述するが、本発明がこ
れに限定されるものでないことは前記した通りである。

第１図は本発明に係る半導体メモリ回路の一具体例を示
すダイアダラムである。即ちデータ入／出力回路８は【
１０１とｌ１０２の二つに分割され、メモリセルアレイ
の左右に配置されている。

又ビットライン（ＢＬｆｉ、−［、、’）と複数個のセ
ルＣとから構成されているビット線対群（４−１（ＢＬ
Ｏ。

鹿。）、４−２（ＢＬ、　、瓦１　）、　４−３　（Ｂ
Ｌｔ　、　［２）＋　４−４（ＢＬ３　、　Ｋｚ　）、
−−−−−４−（２ｎ−１）ＣＢ１．ｚｌ、−ｚ、［ｚ
−ｚ）、４−（２ｎ）　（ＢＬｚ−−＋　、　［ｚ７−
＋）　）のうち互に隣接する２本のビット線対（４−１
と４−２）、　　（４−３と４−４）・・・をそれぞれ
１組とするビットラインの組Ｘ　＋　、　Ｘ　ｚ・・・
Ｘ７を設は各組ｘ、、Ｘ、・・・Ｘ、、の各ラインに同
一のアドレスを割りつける。つまり組χ１に含まれるピ
ントライン４−１と４−２には同一のアドレス０を、又
組χ２に含まれるビットライン４−３と４−４にはそれ
ぞれ同一のアドレス１を割りつけておく。一方デコーダ
回路５の中に形成されている２人力ＮＯＲ回路からなる
デコーダｌＯの出力を上記同一の組χ９．Ｘ２等を構成
する各ビットライン４−Ｌ　４−２のそれぞれ下端部で
それぞれのビットラインの該２本のビット線（ＢＬ、、
瓦。）、（ＢＬ、。

瓦、）等を制御するカラムゲート２０の共通ゲート部に
接続せしめており、かつ同−組の中の同一アドレスを割
りつけられた２本ビットラインの一方を一方のデータ入
／出力回路８のｌ１０１に、又他方を別のデータ入／出
力回路８のｌ１０２にそれぞれ接続したものである。

つまりＸ、の組のビットライノ対４−１をデー・タ人／
出力回路１１０１のバスに、又同じ組のビットライン対
４−２をデータ人／出力回路１１０２のバスに、又Ｘ２
の絹のビットライン４−３をデータ入／出力回路１．１
０］＝又同じ組のビットライン４−４をデータ入／出力
回路Ｉ　／　Ｏ２−、それぞれ分けて接続したものであ
る。

かかる配線の割＾つけを行うことによって、コラムデコ
ードされた信号はＩ　／　Ｏｌとｌ１０２のコラムゲー
トに接続され、各々のＩｌｏのローカルデータバスと選
択されたコラｌ、アドレスのビット線につながれる結果
、メ・モリセ？しに対する読み書きを行うことが出来る
。

次に本発明における他の具体例を第２図に≠）とづいて
説明する。

本具体例では前記したように、上記した本発明のメモリ
回路に不良個所が見付った場合に使用するための冗長用
カラム３０を配設するものである。

該冗長用カラム３０は、本発明に使用されているメモリ
セルアレイの一列即ち１力ラムライン相当分のセルアレ
イと同一の構造を持たせである。

かかる冗長用カラム３０は上記セルアレイに並列的に適
宜の場所に挿入しておくことが出来る。

この場合冗長用カラム３０は、２本以上を一組として適
宜の場所に設けることが出来る。、Ｉ！ｌ］ち本発明に
おいてデータ入／出力回路の分割数が２個で、同一アド
レスを割りつけられるグループ化される１組のビットラ
インの数が２本であれば２個の冗長用カラム３０−１．
３０−２を１組として挿入することが好ましく、該人／
出力回路の分割数や１組のビ７）ラインの数によって冗
長用カラムの数も変化しうる。又該冗長用カラム３０の
組は、分割された人／出力回路８のそれぞれのチャネル
１１０ｉ。

１．１０２・・用／　Ｏｎに対して一組づつ設りてもよ
く、又複数の該人／出力回路をグループ化した組例えば
ｌ１０１とｌ１０２、又はＴ１０３　　ｌ１０４のそれ
ぞれの組に一組づつ設けて共用するようにしてもよく、
更には上述した入出力回路の組を複数組グループ化した
群に対して一組又は複数組の冗長用カラムを設けたもの
であっても良い。

具体的には該入／出力回路１１０１．ｌ１０２を一組と
し又ｌ１０３と１１０４を一組としたものをまとめて一
つのグループとした場合に例えば各組との境界部に該冗
長用カラムを１組又は複数組（３０−１，３０−２と３
０−３．３Ｏ−４）配設するものであってもよい。

かかる回路の具体例を第２図に示してあり、メモリセル
アレイ１の中のビットライン４−Ｌ　４−２・・・４（
２ｎ−１）、　４（２ｎ）の間に２個の冗長用カラム３
０−１゜３０−２を配列したものであり、一方の冗長用
カラム３０−１はデータ入／出力回路１１０１のデータ
バスに、又他方の冗長用カラム３０−２はデータ入／出
力回路１１０２のデータバスにそれぞれ接続されている
。一方デコーダ回路には冗長カラム選択信号入力回路６
０と３人力ＮＯＲ回路からなるデコーダ５０とが設けら
れ、冗長カラム選択信号入力回路を上記３人力ＮＯＲ回
路へ、プリデコーダ回路１１からの２つの入力と共に人
力しかつ該人／出力回路バスに設けたトランジスタから
構成される冗長用カラム選択制御部４０へと接続されて
いる。

尚第２図においてはデータ入／′出力回路１１０■と１
１０２を一方の組とし、同ｌ１０３とｌ１０４とを他方
の組としている一つの群に対して２個の共用しうる冗長
用カラムを設けたものである。

かかる回路を用いた場合、例えば後に一番左側Ｑ）カラ
ムラインの組（４−１と４−２）１７）いずれかの−部
に欠点が検出された場合、そこを予め適宜の回路で記憶
させておき、そこへアクセスする必要が生Ｉ；た時には
、冗長用カラム選択信号入力回路からそこのビットライ
ン（４−１，４−２）を制御するＮＯＲ回路のゲートを
閉じるようなコントロール信号を出力させそのビットラ
インをＯＦ　１”させるとともに冗長用カラム制御回路
のトランジスターを ＯＮさせることにより冗長用カラムにアクセス可能とな
る。

通常３人力ＮＯＲ回路は２コラムセルビヅチで始めて使
用できる幅をもっているので本発明における回路を採用
することによって始めて使用可能となった。更に上記具
体例では冗長用カラム３０−１゜３０−２はｌ１０１，
１１０２の組の方に不良個所があればその組のために使
用され又ｌ１０３とｌ１０４の組の方に不良個所があれ
ばその組のために切り換えて使用出来るつまり共用しう
るものであるため従来にあってはｌ１０１とｌ１０２に
対して２本、ｌ１０３と１１０４に対して２本と計４本
の冗長用カラムを必要としていたが本発明では２本です
むという効果がある。

上記具体例においてデコーダとして３人力ＮＯＲ回路を
使用する例を示したが、これに替えてフェーズ回路を有
するＮＡＮＤ回路又はＮＯＲ回路を使用することも出来
る。

かかる回路としては通常のＮＯＲ回路又はＮＡＮＤ回路
の電源用端子例えば■。、又はＶＳＳ端子と本体のＮＯ
Ｒ又はＮＡＮＤ回路との間にフェーズを設けたものであ
る。かかる回路の一例は第７図に示されており、本例で
は直列接続されたＰチャネルＭＯ３ＦＥＴに並列接続さ
れたＮチャネルＭＯ３ＦＥＦを直列に接続し一方のＰチ
ャネルＭＯＳＦＥＴのゲートを一方のＮチャネルＭＯＳ
ＦＥＴのゲートに又他方のＰチャネルＭＯＳＦＥＴのゲ
ートを他方のＮチャネルＭＯＳＦＥＴのゲートにそれぞ
れ接続してプレデコーダ−信号入力端子に接続した。又
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＦ！、Ｔ
との接続ノー　ド部にコラムゲートへ信号を出力する出
力端子を形成したＮＯＲ回路でありかかるＮＯＲ回路７
０と電源端子、（この例ではＶｃｃ）との間にフェーズ
８０を設は更に好ましくはフェーズ８０とＰチャネルＭ
ＯＳＦＥＴとの接続ノード部に負荷（例えば抵抗１０に
Ω）をとりつけた構造となっている。

かかる構成の回路をデコーダとして上記第２図の３人力
ＮＯＲデコーダの代りに使用することにより、仮に不良
個所が発見されたカラムに対応する該デコーダのフェー
ズを適宜の手段、例えば電流、レーザー或いはＦｏｃｕ
ｓｅｄ　Ｉｏｎ　Ｂｅａｍ等で切断することによりノー
マルデコーダーとして選択されなくなり従って当該ビッ
トラインは永久に選択されることがない。但しそのビッ
トラインを選択すべきアドレス信号によって冗長用カラ
ムを活性化することは上記した通りである。かかるデコ
ーダを用いることにより、通常は２人力ＮＯＲ回路とし
て使用が可能となるので回路の大きさを減少せしめる他
、セルの微細化にも十分対処することが出来る。

〔効　果〕

本発明によりメモリセルのピッチが微細化してＮＯＲゲ
ート回路或いはＮ／１．ＮＤアゲ−回路等のゲート回路
の幅より狭くな−、たとしても依然として該ゲート回路
を有効に使用することが出来、又配線に要する面積も小
さくしうるメモリをうることが出来る。又ゲート回路の
数を少くしうるので回路全体の面積も小さくなる他装置
がすっきりし、設計が容易に出来る。更にメモリ回路の
一部に欠陥が存在していても冗長用カラムを使用するこ
とにより正常に使用することが出来るためメモリ品質向
上信頼性の向上の他生産コストの低減という効果も期待
出来る。

【図面の簡単な説明】

第１図は本発明に係るメモリ回路の構成を示す回路図で
ある 第２図は本発明における冗長用カラムを使用した場合の
回路例の要部を示す図である 第３図は従来におけるメモリ回路を説明する図である 第４図は従来における改良されたメモリ回路の例を示す
図である 第５図は従来のメモリ回路におけるビットラインの入／
出力回路とアドレスへの割りつけ方法を示す図である 第６図は本発明におけるビットラインの割りつけ方法を
説明する図である 第７図は冗長用カラムを用いたメモリに使用されるデコ
ーダの一例を示す図である。 １・・・メモリセルアレイ、 ２・・・アドレスバッフ１回路、 ３・・・ワードライン、 ４・・・ビットライン、 ５．５′・・・デコーダ回路、 ８・・・データ入／出力回路（Ｉｌｏ）、１０・・・デ
コーダ、 １１、１１’・・・プレデコーダ、 ３０・・・冗長用カラム、 ４０・・・冗長用カラム選択制御部、 ５０・・・３人カデコーダ ６０・・・冗長用カラム選択信号入力回路、７０・・・
ＮＯＲ回路、 ８０・・・フェーズ。 ＢＬｏ　、　Ｋ、ａ　−−−−−ＢＬｒｎ−＋、　ＴＴ
：、ｚ、−１・・・ビットライン Ｃ・・・セル。 −Ｌ・・・−・ワードライン １ビツト目 ２ビツト目 ｎビット目 従来のメモリ回路を示す図 従来のメモリを改良した回路を示す図 第 図 Ｔ１０とアドレスの割りつ（１方法を示す図第 図 ’ｉａ　　ｌ　２１２−−−−−−−−−−−−１２ア
ドレスＯ○　１１ −−−−−−−−−−−−−ロロ ■／○とアドレスの割りつ（子方法を示す図第６図 信号 第 図

Claims (1)

1. 【特許請求の範囲】 １、メモリセルアレイ、アドレスバッファー回路、入力
   されるアドレス情報により該メモリセルアレイのビット
   ライン群と、ワードライン群の少くとも一方の群から所
   定のアドレスに相当するラインを選択するデコーダ回路
   、該メモリセルアレイのビットライン群とワードライン
   群の少くとも一方の群に接続されたデータ入／出力回路
   とを少くとも含む半導体メモリにおいて、 少くとも一方の該入／出力回路が複数の組に分割されて
   おり、又該メモリセルアレイにおける少くとも一つのラ
   イン群において互に隣接している複数本のライン同志が
   それぞれ一組とされて同一のアドレスに割りつけられて
   おり、かつ同一アドレスに割りつけられた当該組内の複
   数本の各ラインのそれぞれは複数に分割されている異な
   るデータ入／出力回路に分配されていることを特徴とす
   る半導体メモリ。 ２、該複数個に分割されたデータ入／出力回路のそれぞ
   れに冗長用カラムセルを設けるかもしくは、該複数個に
   分割されたデータ入／出力回路の複数個を含む１組或は
   当該組の複数組から構成された群に少くとも１つの共用
   可能な冗長用カラムセルを設け、かつデコーダ回路に冗
   長用カラムセル選択機能が設けられていることを特徴と
   する請求項１記載の半導体メモリ。 ３、デコーダ回路に使用されるデコーダとして電源端子
   に接続する配線部にフェーズを設けた論理素子回路を使
   用することを特徴とする請求項１又は２記載の半導体メ
   モリ。