JP3559415B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3559415B2 JP3559415B2 JP4437397A JP4437397A JP3559415B2 JP 3559415 B2 JP3559415 B2 JP 3559415B2 JP 4437397 A JP4437397 A JP 4437397A JP 4437397 A JP4437397 A JP 4437397A JP 3559415 B2 JP3559415 B2 JP 3559415B2
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- block
- decoder
- circuit
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
この発明は、半導体記憶装置に係わり、特に、そのセル・アレイのレイアウトに関する。
【0002】
【従来の技術】
半導体装置は、リソグラフィー技術を用いてウエハ上に多数のチップを作成することで製造される。この時、チップ面積は1枚のウエハから取得できるチップ数を決定する。つまり、半導体装置のコストはチップ面積の大、小に大きく左右される。特に、半導体記憶装置の大部分はメモリセル・アレイとそのデコーダ回路及び周辺回路で占有され、この効率的なレイアウトはメモリの製造コストを決定する最重要項目である。
【0003】
従来、メモリの配線は1層のメタル(金属)配線層と1乃至数層のポリシリコンの配線層により構成されてきた。したがって、メモリセル及びデコーダからなるコア部の構成及び配線は、この1層メタル層を前提に最適化されていた。近年、メモリにおいても2層以上のメタル配線層が使われるようになったが、コア部の配置及び配線は、従来の1層メタル層での配置と大きく変わらず、メモリの製造コストを大きく下げるに至っていない。このため、従来の配置にとらわれず、多層メタル層を利用し、コア部のレイアウト面積の削減をはかることが求められている。
【0004】
ここで、従来技術として不揮発性半導体記憶装置、例えばフラッシュEEPROM(Electrically Erasable Programmable ROM)のコア部のレイアウトを例に取り、1層メタル配線におけるコア部のレイアウトと、多層メタル配線を使用した場合のコア部のレイアウトについて説明する。
【0005】
図9は、1層メタル配線を使用した場合におけるコア部の概略図を示している。同図において、不揮発性半導体記憶装置のコア部は、例えばNOR型のEEPROMセルにより構成されたメモリセル・アレイ90a、各メモリのワード線を選択するロウデコーダ90b、図示せぬカラムデコーダから供給されるカラム選択信号に応じてビット線を選択するYセレクタ90c、スタンバイ時及びプログラム終了時にビット線を接地電位にリセットするリセットトランジスタ90d、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタ90e、メモリセルにソースSL線を介してソース電位を供給するソースデコーダSOD(L/D:ロード/ドライバ)90f、このソースデコーダSOD(L/D)を制御するSOD(CONT:コントロール)90g、各セル・アレイ・ブロックを選択するブロック・デコーダBLD90kにより構成されている。
【0006】
これらの回路のレイアウトは1層メタル配線の場合、図10に示すように配置される。図10は、セル・アレイ・ブロックが複数の場合を示し、図9と同一部分には同一符号を付している。この場合、データ線100、及び複数の信号で構成される書き込みトランジスタ(書き込みTr)90eの制御信号線101を共通とするため、2つのセル・アレイ90a、90aは、データ線100と制御信号線101の両側に対称的にレイアウトされる。
【0007】
データ線100に接続されるYセレクタ90c、及び書き込みトランジスタ90eは、セル・アレイ90aとデータ線100、制御信号線101の間に配置される。中央部にYセレクタ90cと書き込みトランジスタ90eを配置した場合、1層のメタル配線では他の信号及びセル・ソース線を中央部に配置することは困難となる。特に、ソースデコーダ(SOD(L/D))90fはセルのソース電位を供給するため、この配線は低抵抗でなければならない。必然的に、ソースデコーダ90f、90gは、セル・アレイ90aに対してYセレクタ90cとは反対側に配置される。リセットトランジスタ(リセットTr)90dも信号及び接地(GND)配線の容易性を考慮して、セル・アレイ90aの図示上部又は下部に配置される。
【0008】
次に、従来の多層メタル配線によるコア部のレイアウトについて図11を参照しながら説明する。
【0009】
多層メタル配線場合には、コア部においてワード線の抵抗を下げるため、ブロックを分割する。この方式として二重ワード線方式が使用される。
【0010】
ワード線は、例えば8〜16本の単位ごとにロウ・グローバル・デコーダ(RGD)111aにより選択される。ロウ・グローバル・デコーダ111aの出力は2層目のメタル配線(2Al)111cでセル・アレイ上を配線される。各ブロックにはロウ・ローカル・デコーダ(RLD)111bが配置され、1層メタル配線(1Al)で導かれるロウ・パーシャル・デコーダ(RPD)111dの出力信号とロウ・グローバル・デコーダ111aの出力信号のNAND出力信号により1本のワード線WLが選択される。
【0011】
その他、Yセレクタ、リセットトランジスタ、書き込みトランジスタ、ソースデコーダSOD(L/D)、SOD(CONT)、ブロックデコーダBLDは、前述した1層メタル配線(1Al)によるコア部のレイアウトと同様に、セル・アレイの図示上下に配置されている。
【0012】
多層メタル配線を活用し、各回路のアドレス及び制御信号線は、2層メタル配線等を使用して、各回路ブロックの上部に配線され、レイアウト面積の削減を図っている。
【0013】
このような、セル・アレイ上下に各回路ブロックを振りわけるレイアウトでは以下の問題点により、レイアウト面積の有効な活用ができなかった。
【0014】
(1)各回路ブロックのセル・アレイがデータ線を中心として対称に配置されているため、接地配線GND、電源配線Vddを含む電源配線をセル・アレイの図示上部及び下部に2重に配線しなければならず、レイアウト面積が増大する。
【0015】
(2)各回路ブロックがセル・アレイの上下に振りわけられているため、回路ブロック間で共通なアドレス、制御信号をセル・アレイ上部及び下部に2重に配線しなければならず、レイアウト面積が増大する。
【0016】
(3)各回路ブロックがセル・アレイの上下に振りわけられているため、回路ブロック間で共通な基板、ウエル電位の回路があっても、セル・アレイ上部及び下部にそれぞれ回路をレイアウトしなければならず、基板、ウエルの境界部でムダなレイアウト面積が増大する。
【0017】
次に、コア部、特に変則的な形状、大きさのブロック( Boot Block )を有するコア部のレイアウト、周辺回路のレイアウトに関して、不揮発性半導体記憶装置、例えばフラッシュEEPROMのレイアウトを例にとり各々の従来技術とその問題点について説明する。
【0018】
フラッシュEEPROMのメモリ・セル・アレイはいくつかの単位(ブロック)に分割されており、このブロック単位でデータが消去される。また、このブロック単位でセルの書き込み、消去を可能にしたり、禁止したりする機能をチップに持たせたりする。通常、このブロックはセル・アレイを均等に分割する。例えば、8Mビットのセル・アレイを512Kビット(64KB)のブロック16個に分割する。
【0019】
一方、このブロックの分割を不均等(変則)に行う場合もある。一例として、8Mビットのセル・アレイを512Kビット(64KB)×15個+256Kビット(32KB)×1個+128Kビット(16KB)×1個+64Kビット(8KB)×2個に分割したりする。多数のブロック(以後、この多数のブロック、ここでは512Kビット(64KB)ブロックを均等ブロックと称す)以外の64〜256Kビットのブロックを変則ブロックと呼びユーザは、その用途に応じて、この変則ブロックに例えば周辺機器の固定データを書き込んだりする。
【0020】
この変則ブロックを持つセル・アレイは完全に均等に分割されたセル・アレイに対していくつかのレイアウト上の問題を解決しなければならない。
【0021】
図12、13に均等ブロック及び変則ブロックのセル・アレイの概略構成を示す。
【0022】
均等ブロック(0)では各I/Oに対して、ブロックをカラムで分割している。COL(0)〜COL(31)がI/O(0)に対応し、データ線DL(0)にYセレクタを介して接続されている。COL(32)〜(63)は同様にYセレクタを介してDL(1)に接続される。
【0023】
この時、COL(0)〜(31)は隣接したカラムなので、Yセレクタを構成するトランジスタは集合してレイアウトされる。ブロック間にはデータ線DL(i)が配線されることとなる。
【0024】
一方、変則ブロックBLK(1)において、各I/Oに対応してブロックをカラムで分割するのは均等ブロックと同様であるが、ブロックの大きさに対応して1I/Oに接続されるカラムの本数が変化する。すなわち、64Kビットブロックの場合カラム4本、128Kビットブロックの場合カラム8本、256Kビットブロックの場合カラム16本となる(以上は、いずれも1024行の場合である)。
【0025】
均等ブロックと変則ブロックを同じカラム選択信号Hi、Di、バンク選択信号BLKiで選択しようとすると、図13に示すように複数の変則ブロック間に亘るサブ・データ線(SDL(0)、SDL(1)…)が必要となる。
【0026】
図14は、従来の均等ブロックと、変則ブロックとが混在したコア部におけるレイアウトの概略を示す。変則ブロック部140aにおいて、カラム選択信号Hi、Diが供給されるYセレクタ141とブロックセレクタ(BLKi)142の相互間にサブ・データ線143が配置されている。したがって、このサブ・データ線143を配置する分、コア中央部のサイズが増大する。一方、均等ブロック部140bは、このサブ・データ線領域は不用である。コア部中央のデータ線144領域のほとんどは均等ブロック部140bに対応しており、均等ブロック部140bに大きな空き領域145が生じてしまう。したがって、この空き領域145の分だけ、メモリのチップサイズ増となり、コスト増の要因となる。
【0027】
次に、周辺回路の効率レイアウトについて従来技術とその問題点を述べる。
【0028】
図15は、従来のフラッシュEEPROMのレイアウトを示している。入力及び出力パッドはチップ151の外周部に配置されている。すなわち、チップ151の図示下部には、入出力系のI/Oパッド152が配置され、図示上部には、主にアドレス信号や制御信号系のパッド153が配置されている。
【0029】
パッド153の近傍には、入力されるアドレス信号やコントロール信号を処理する複数の周辺回路154が配置されている。これら周辺回路154は、図示せぬアドレスバッファ、コントロールバッファ、リダンダンシー回路を含んでいる。I/Oパッド152の近傍には、入出力データDin及びDoutを処理するための複数の周辺回路155が設けられている。これら周辺回路155は、図示せぬセンスアンプ、出力バッファ、入力バッファ、コマンド処理系回路、入力されたコマンドを受けて動作する自動制御回路を含んでいる。複数の電源(Vdd/Vss)系のパッド156は、I/Oパッド152に隣接して配置される。電源系の複数の周辺回路157は電源パッド156の近傍に配置されている。これら周辺回路157はチャージポンプ回路(C.P)及び電源コントロール回路を含んでいる。
【0030】
上記従来のチップレイアウトにおいて、特に、複数の周辺回路はチップの長手方向両端部に分散されている。このため、各周辺回路154、155、157を配置するための領域の形状は、パッドの並び方向に沿った長方形となる。したがって、周辺回路154、155、157はチップの短手方向に長い形状となり、周辺回路154、155、157の相互間に配置される複数の配線158がチップの短手方向に沿って長くなり、配線領域、及び配線抵抗、特に電源配線の抵抗が増大するという問題があった。
【0031】
また、周辺回路154と周辺回路155とがチップの長手方向両端部に分かれるため、これらの間の信号の授受が多くなり、これら周辺回路154と周辺回路155とを接続するための配線領域も増大する。さらに、電源系の周辺回路157も他の周辺回路と同様に長方形状であるため、電源回路の中で大きな領域を有するチャージポンプ回路(C.P)も横長の配置となる。このような配置の場合、大電流を流すチャージポンプ回路の電源配線の幅を広くすることができないため、チップ内にノイズを発生してしまう。また、チャージポンプ回路の中でも大きなレイアウトを占めるキャパシタの配置も制約を受けることとなる。
【0032】
【発明が解決しようとする課題】
このように、上記従来の半導体記憶装置は、各ブロック間で電源配線や信号配線を共有することが困難であったため、無駄な空きスペースが生じ、チップ面積を十分に縮小することが困難であった。
【0033】
また、変則ブロックを有するチップでは、変則ブロック部に対応してサブ・データ線が配置され、このサブ・データ線の配置により、均等ブロック部に空きスペースが生じていた。このため、チップ面積を十分に縮小することが困難であった。
【0034】
さらに、各周辺回路は、チップの長手方向両端部に離れて配置されていたため、これら周辺回路を接続する配線領域が増大していた。しかも、異なる機能を有する各周辺回路はそれぞれ長方形の狭い領域に配置しなければならないため、周辺回路を構成する素子のレイアウトに制約を受けるとともに、これら周辺回路の相互間に配線を配置しなければならないため、配線の幅を広げることが困難であった。
【0035】
この発明は、上記課題を解決するものであり、その目的とするところは、無駄な空きスペースを除去して、チップ面積を十分に縮小することができ、しかも、周辺回路を効率的にレイアウトすることが可能な半導体記憶装置を提供しようとするものである。
【0036】
【課題を解決するための手段】
この発明は、複数のセル・アレイとロウデコーダを含む第1のセル・アレイ群と、前記第1のセル・アレイ群と並行して配置され、複数のセル・アレイとロウデコーダを含む第2のセル・アレイ群とを具備し、前記ロウデコーダ及びセル・アレイを除く回路ブロックが前記第1、第2のセル・アレイ群の相互間に位置する領域にレイアウトされ、前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するYセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタを含み、前記セル・アレイに近い側よりリセットトランジスタ、Yセレクタ、書き込みトランジスタの順にレイアウトされる。
【0037】
また、この発明は、二重ワード線方式の半導体記憶装置であって、複数のセル・アレイと、これらセル・アレイのワード線を選択するロウローカルデコーダと、このロウローカルデコーダを選択するロウグローバルデコーダとを含む第1のセル・アレイ群と、複数のセル・アレイと、これらセル・アレイのワード線を選択するロウローカルデコーダと、このロウローカルデコーダを選択するロウグローバルデコーダとを含む第2のセル・アレイ群とを具備し、前記ロウローカルデコーダに供給される選択信号を出力するロウパーシャルデコーダを含む回路ブロックを前記第1、第2のセル・アレイ群の相互間に位置する領域にレイアウトしている。
【0038】
また、この発明は、大きなサイズの均等ブロックを含む第1のセル・アレイと、この均等ブロックより小さなサイズの変則ブロックを含む第2のセル・アレイと、セル・アレイのブロックを選択するブロックセレクタと、ブロック内のカラムを選択するカラムセレクタから構成されたYセレクタと、前記均等ブロックに沿って配置され、前記Yセレクタにより選択されたカラムとセンスアンプとを接続するデータ線と、前記データ線の延長線上で、前記変則ブロックに沿って配置され、前記カラムセレクタを介して選択されたカラムに接続されるとともに、前記ブロックセレクタを介してデータ線に接続されるサブ・データ線とを具備し、前記均等ブロックを前記センスアンプの近傍に配置し、変則ブロックをセンスアンプから離れた領域にレイアウトしている。
【0039】
さらに、この発明は、セル・アレイを含むコア部と、アドレス信号や制御信号を授受する複数の入力パッド及び出力パッドと、前記入力パッド及び出力パッドから離れた位置に配置されたデータ入出力用のI/Oパッドと、前記I/Oパッドの近傍に集中してレイアウトされた電源回路を含む周辺回路と、前記電源回路を構成し、前記I/Oパッドの近傍にレイアウトされたチャージポンプ回路とを具備している。
【0040】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【0041】
(第1の実施の形態)
図1は、この発明の第1の実施の形態を示している。この実施の形態において、第1のセル・アレイ群10は複数のセル・アレイ10aを有し、第2のセル・アレイ群11は複数のセル・アレイ11aを有している。第1、第2のセル・アレイ群10、11は、互いに並行して配置されている。第1のセル・アレイ群10には第1のロウデコーダ12aが設けられ、第2のセル・アレイ群11には第1のロウデコーダ12bが設けられている。前記第1、第2のセル・アレイ群10、11の相互間に位置する領域には、第1のセル・アレイ群10用のリセットトランジスタ(Tr)13a、Yセレクタ14a、書き込みトランジスタ(Tr)15a、ブロックデコーダ(BLD)16a、ソースデコーダ(SOD(C))17a、ソースデコーダ(SOD(L/D))18aが配置されるとともに、第2のセル・アレイ群11のリセットトランジスタ(Tr)13b、Yセレクタ14b、書き込みトランジスタ(Tr)15b、ブロックデコーダ(BLD)16b、ソースデコーダ(SOD(C))17b、ソースデコーダ(SOD(L/D))18bが配置される。
【0042】
前記レイアウトにおいて、リセットトランジスタ13a,13bは各ビット線に接続されるため、Yセレクタ13a,13bよりもセル・アレイ側にレイアウトされ、書き込みトランジスタ15a,15bは、データ線19a,19bに接続されるため、Yセレクタ13a,13bよりもセル・アレイ10a,11aから離れた位置にレイアウトされる。これらの回路を制御するロウアドレス信号、制御信号、カラム選択信号、データ線、ブロックアドレス信号、電源Vp、Vdd/GNDは、リセットトランジスタ13a,13b、Yセレクタ14a,14b、書き込みトランジスタ15a,15b、ブロックデコーダBLKの上方に配置された第2層メタル配線(2Al)により供給される。データ線19a,19bは、書き込みトランジスタ15a,15bに供給される制御信号の配線よりもセル・アレイ10a,11aから遠い位置に配線される。
【0043】
前記ブロックデコーダBLD16a,16bの出力信号は、第1層メタル配線(1Al)でYセレクタ14a,14bに供給される。ソースデコーダSOD(L/D)18a,18bの出力信号は、第1層メタル配線20a,20bにより各セル・アレイ10a,11aに導かれる。この第1層メタル配線20a,20bは、第1、第2のセル・アレイ群10、11の各セル・アレイ10a,11aにそれぞれ設けられた書き込みトランジスタ15a,15b,Yセレクタ14a,14b,リセットトランジスタ13a,13bの相互間、すなわち、例えばセル・アレイ・ブロックのつなぎ部分のスペースを利用して配置される。前記第1層メタル配線20a,20bは、第2層メタル配線(2Al)21a,21bを介して各セル・アレイ10a,11aのソース線SLに接続される。各ソース線SLは第1層メタル配線である。セル・アレイ10a,11a中の各ソース線を接続する第2層メタル配線(2Al)21a,21bは、幅を広く設定できるため、低抵抗で電源を供給できる。
【0044】
前記ブロックアドレス信号、電源Vp、Vdd/GNDは、ブロックデコーダBLD16a,16b、ソースデコーダSOD17a ,17b ,18a,18bの上方に配置された第2層メタル配線に供給されるため、レイアウト面積の縮少に寄与している。
【0045】
この実施例に示した回路配置及び信号線のレイアウトにより、セル・アレイ10a,11a、ロウデコーダ12a,12b以外の全コア部の回路を第1、第2のセル・アレイ群10、11の相互間に位置する領域に集中させることが可能となる。
【0046】
(第2の実施の形態)
図2は、第2の実施の形態を示すものであり、2重ワード線方式によるコア部のレイアウトを示している。
【0047】
第1のセル・アレイ群21は、ロウグローバルデコーダ(RGD)21a,複数のセル・アレイ21b、複数のロウローカルデコーダ(RLD)21cにより構成され、第2のセル・アレイ群22は、ロウグローバルデコーダ22a,複数のセル・アレイ22b、複数のロウローカルデコーダ22cにより構成されている。各セル・アレイ21b、22bには、第1の実施の形態と同様に、リッセトトランジスタ(Tr)23a、23b、Yセレクタ24a、24b、書き込みトランジスタ(Tr)25a、25bが設けられている。第1のセル・アレイ群21の書き込みトランジスタ25aと第2のセル・アレイ群22の書き込みトランジスタ25bとの間に位置する領域に、ロウパーシャルデコーダ(RPD)26、ブロックデコーダ(BLD)27a,27b、ソースデコーダ(SOD(L/D/C))28a、28bが配置されている。ソースデコーダ28aの出力信号はロウローカルデコーダ21cとリセットトランジスタ23a,Yセレクタ24a,書き込みトランジスタ25aとにより形成されるスペースに配置された第1層メタル配線29aによりセル・アレイ21bに導入される。この第1層メタル配線29aは第2層メタル配線30aを介して第1層メタル配線からなるソース線SLに接続されている。ロウパーシャルデコーダ26,ブロックデコーダ27aの出力信号は配線29aと同様に第1層メタル配線31aを介してロウローカルデコーダ21cに導入される。ロウグローバルデコーダ21aの出力信号と、ロウローカルデコーダ21cの出力信号とにより、一本のワード線が選択される。
【0048】
上記構成の説明は、第1のセル・アレイ群21側について行ったが、この構成は第2のセル・アレイ群22側も同様である。
【0049】
各回路の制御信号、カラム選択信号、電源、データ線等は、第1の実施の形態と同様に、各回路の上方に配置された第2層メタル配線により所要の回路に導入される。したがって、第1の実施の形態と同様にレイアウト面積を削減できる。
【0050】
第2の実施の形態によれば、セル・アレイ、ロウグローバルデコーダ、ロウローカルデコーダ以外の全コア部の回路をセル・アレイの相互間に位置する領域に集中させることが可能となる。
【0051】
(第3の実施の形態)
図3は、この発明の第3の実施の形態を示している。この実施の形態において、第1の実施の形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【0052】
この実施の形態では、ソースデコーダ(SOD(L/D))31aをロウローカルデコーダ21cとリセットトランジスタ23a,Yセレクタ24a,書き込みトランジスタ25aとにより形成される領域に配置している。
【0053】
ソースデコーダ(SOD(L/D))31aは、サイズの大きなトランジスタにより構成されている。したがって、この回路を上記領域にレイアウトすることにより、コア部のスペースをより有効且つ効率的に活用することが可能となる。
【0054】
(第4の実施の形態)
図4及び図5は、変則ブロックに対応したコア部のレイアウトを示している。この実施の形態は、図13に示す従来の変則ブロックにおいて、Hi/DiセレクタとBLKiセレクタの間にレイアウトされていたサブ・データ線によるレイアウトの増分を、データ線とサブ・データ線に分割することにより解消している。すなわち、図4において、データ線41は、変則ブロックBLK(15)に沿って配置され、サブ・データ線42は、データ線41の延長上を変則ブロックBLK(15)、BLK(16)、BLK(17)、BLK(18)に沿って配置されている。
【0055】
図14に示す従来例では、センスアンプ146に近いコア部に変則ブロックBLK(15)−BLK(18)が配置されているため、サブ・データ線143とデータ線144が重複し、レイアウトが増大していた。
【0056】
これに対して、この実施の形態では、変則ブロックBLK(15)−BLK(18)をセンスアンプ51から最も遠い位置にレイアウトしている。各変則ブロックは隣接してレイアウトされ、これら中で最もセンスアンプ51に近い変則ブロックBLK(15)のYセレクタ52はブロックセレクタ(BLKi)53を有している。このブロックセレクタ53を介してデータ線41と、サブ・データ線42がYセレクタ52の外部に引き出される。その他の変則ブロックBLK(16)〜BLK(18)には、サブ・データ線42のみがYセレクタ(Hi/Diセレクタ)を介してセル・アレイに接続される。
【0057】
図4及び図5に示すように、サブ・データ線42はデータ線41の延長上に配置され、図13、図14に示すように、サブ・データ線42とデータ線41とを並列してレイアウトすることがない。したがって、従来のような無駄な空きスペースが生じることを防止でき、チップ面積を縮小できる。
【0058】
(第5の実施の形態)
図6及び図7は、この発明の第5の実施の形態を示している。この実施の形態は、従来、チップの周辺に分散して配置していた周辺回路を一箇所に集中配置することにより、周辺回路の効率的なレイアウトを可能としている。
【0059】
図6において、チップ60の長手方向一端部には、データの入出力に使用される複数のI/Oパッド61が配置され、長手方向他端部には、アドレス信号や制御信号を授受する複数の入出力パッド62が配置されている。これらパッド61、62の相互間に、周辺回路63、64、65、66、センスアンプ67、各種デコーダ、セル・アレイ等が配置される。集中的に配置する周辺回路63−66は、I/Oパッド61の近傍にレイアウトされ、これらI/Oパッド61から遠方に配置された入出力パッド62の近傍には、入力初段のバッファ回路、もしくは最終段のバッファ回路等、最少限の回路を含む周辺回路68、及びコア部が変則ブロックを有する場合は変則ブロック用デコーダ回路69がレイアウトされる。これら周辺回路68、及びデコーダ回路69は、入出力パッド62と変則ブロックのレイアウトにより発生した空きスペースを利用してレイアウトし、チップ面積の増大が最少限に抑えられる。
【0060】
この時、周辺回路68と集中配置された周辺回路63、64、65、66等との間の信号は、殆どが入力及び出力信号とその制御信号であり、チップの長手方向両端間に配置される信号配線の本数を抑えることができる。
【0061】
集中配置する領域において、センス・アンプ67はコア部に隣接してレイアウトされ、I/O系入出力バッファ回路(I/O制御回路)を含む周辺回路65、66はI/Oパッド61に隣接してレイアウトされる。その他の回路は2グループに分けてレイアウトされる。すなわち、第1のグループとしての周辺回路63には、アドレス信号、リダンダンシー回路、制御系回路、自動制御系、コマンド系回路がまとめてレイアウトされる。第2のグループとしての周辺回路64には、チャージポンプ(C.P)回路、電源コントロール回路等の電源回路がまとめてレイアウトされる。
【0062】
このとき、各周辺回路63、64はできるだけ正方形に近い形状にレイアウトする。各周辺回路63、64の一辺は、ほぼチップ60のI/Oパッド61が並ぶ辺を2分割した長さを有している。つまり、電源系周辺回路64のレイアウトの幅と、周辺回路63のレイアウト幅の和は、I/Oパッド61が並ぶチップの辺の長さにほぼ等しい。
【0063】
周辺回路63では、各回路、ブロック間の信号配線を最少とし、周辺回路64では、電源配線を最短として容量、抵抗成分を削減し、ノイズの発生を抑える。また、領域が正方形に近い形状であるため、長方形の場合に比べて、二次元方向に余裕がある。このため、ブロック配置に自由度が生まれ、チャージポンプ回路のような多段の回路は集中配置することで、各回路の特性に合せた最適レイアウトが可能であるとともに、信号配線、電源配線を最短としてレイアウト面積の減少を図ることができる。
【0064】
図7は、上記周辺回路64の一例を示すものであり、電源系レイアウトの詳細を示している。同図を用いて、上述したノイズの発生を抑える電源配線について説明する。
【0065】
周辺回路64は、フラッシュEEPROMの動作に必要な、電圧を発生する複数のチャージポンプ回路71、72、73と、電源をコントロールするための周辺回路74を有している。各チャージポンプ回路71、72、73には、チャージポンプ回路を構成するキャパシタを駆動するバッファ回路としてのC.Pバッファ75、76、77が接続されている。
【0066】
電源系の回路において、動作中に特に大きなノイズの発生源となるのは、チャージポンプ回路のキャパシタを駆動するC.Pバッファである。この実施の形態では、各C.Pバッファ75、76、77を各チャージポンプ回路71、72、73に対して、I/Oパッド61側にレイアウトし、I/Oバッファ用Vddパッドから電位Vddを各C.Pバッファ75、76、77に供給している。他の回路や周辺回路74には、内部電位用Vddパッドから電位Vddを供給している。このように、チャージポンプ回路と他の回路とを別々のパッドから供給される電位で駆動しているため、キャパシタを駆動する電流によるノイズの影響を他の回路は受けなくなる。
【0067】
しかも、上記周辺回路64は、略正方形状とされ、各チャージポンプ回路71、72、73はI/Oパッド61の並び方向に配置されている。したがって、3つのC.Pバッファ75、76、77に対して電源配線を共用でき、配線スペースを削減できる。
【0068】
図8は、チャージポンプ回路71の一例を示している。チャージポンプ回路71において、電源と出力ノード間にはダイオード接続された複数のトランジスタ81が直列接続されている。これらトランジスタの各接続ノードにはキャパシタ82の一端が接続されている。C.Pバッファ75は発振器(OSC)83の出力信号を各キャパシタ82の他端に供給する。
【0069】
尚、この発明は、上記実施の形態に限定されるものではなく、この発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【0070】
【発明の効果】
以上、詳述したようにこの発明によれば、セル・アレイ、ロウデコーダ以外の回路、二重ワード線方式の場合はセル・アレイ、ロウグローバルデコーダ、ロウローカルデコーダ以外の回路を第1のセル・アレイ群と第2のセル・アレイ群との相互間に位置する領域に配置している。したがって、各回路ブロック間で共通な電源を共用することが可能であるためレイアウト面積を削減できるとともに、各回路ブロック間で共通なアドレス、制御信号を共有できるためさらにレイアウト面積を削減できる。しかも、各回路ブロック間で共通な基板電位、ウエル電位の回路を同一領域にレイアウトすることによるレイアウト面積の削減も期待できる。
【0071】
また、変則ブロックを有する半導体記憶装置では、変則ブロックをセンスアンプから最も離れた領域に配置することにより、データ線とサブ・データ線が並行してレイアウトされることを防止でき、無駄な空きスペースの発生を抑えてコア部のレイアウト面積を削減できる。
【0072】
さらに、入力バッファ及び出力バッファを除く全周辺回路をチップの一箇所に集中して配置することにより、周辺回路の効率的なレイアウトを行うことができ、チップレイアウト面積の大幅な縮少を実現できる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態を示す構成図。
【図2】この発明の第2の実施の形態を示す構成図。
【図3】この発明の第3の実施の形態を示す構成図。
【図4】この発明の第4の実施の形態を示す構成図。
【図5】この発明の第5の実施の形態を示す構成図。
【図6】この発明の第6の実施の形態を示す構成図。
【図7】図6の一部を拡大して示す構成図。
【図8】図7の一部を示す回路図。
【図9】従来の半導体記憶装置を示す回路図。
【図10】従来の半導体記憶装置のレイアウトを示す構成図。
【図11】従来の半導体記憶装置のレイアウトを示す構成図。
【図12】従来の半導体記憶装置のレイアウトを示す構成図。
【図13】従来の半導体記憶装置のレイアウトを示す構成図。
【図14】従来の半導体記憶装置のレイアウトを示す構成図。
【図15】従来の半導体記憶装置のレイアウトを示す構成図。
【符号の説明】
10,11,21,22…第1、第2のセル・アレイ群、
10a,11a,21b,22b…セル・アレイ、
12a,12b…ロウデコーダ、
13a,13b…リセットトランジスタ、
14a,14b,52…Yセレクタ、
15a,15b…書き込みトランジスタ、
16a,16b、53…ブロックデコーダ、
17a,17b,18a,18b…ソースデコーダ、
19a,19b,41…データ線、
21a,22a…ロウグローバルデコーダ、
21c,22c…ロウローカルデコーダ、
26a…ロウパーシャルデコーダ、
42…サブ・データ線、
51、67…センスアンプ、
60…チップ、
61…I/Oパッド、
62…入出力パッド、
63,64,65,66,68…周辺回路、
71,72,73…チャージポンプ回路、
75,76,77…C.Pバッファ。
Claims (18)
- 複数のセル・アレイとロウデコーダを含む第1のセル・アレイ群と、
前記第1のセル・アレイ群と並行して配置され、複数のセル・アレイとロウデコーダを含む第2のセル・アレイ群とを具備し、
前記ロウデコーダ及びセル・アレイを除く回路ブロックが前記第1、第2のセル・アレイ群の相互間に位置する領域にレイアウトされ、前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するYセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタを含み、前記セル・アレイに近い側よりリセットトランジスタ、Yセレクタ、書き込みトランジスタの順にレイアウトされる
ことを特徴とする半導体記憶装置。 - 前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するYセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタ、前記セル・アレイを選択するブロックデコーダ、メモリセルにソース線を介してソース電位を供給するソースデコーダを含み、前記ブロックデコーダ、ソースデコーダは、前記書き込みトランジスタより、セル・アレイから離れた領域にレイアウトされることを特徴とする請求項1記載の半導体記憶装置。
- 前記ソースデコーダの出力端は、第1層メタル配線により前記セル・アレイ内の前記ソース線に接続され、セル・アレイ内の各ソース線は第2層メタル配線により互いに接続されていることを特徴とする請求項2記載の半導体記憶装置。
- 二重ワード線方式の半導体記憶装置であって、複数のセル・アレイと、これらセル・アレイのワード線を選択するロウローカルデコーダと、このロウローカルデコーダを選択するロウグローバルデコーダとを含む第1のセル・アレイ群と、複数のセル・アレイと、これらセル・アレイのワード線を選択するロウローカルデコーダと、このロウローカルデコーダを選択するロウグローバルデコーダとを含む第2のセル・アレイ群とを具備し、前記ロウローカルデコーダに供給される選択信号を出力するロウパーシャルデコーダを含む回路ブロックを前記第1、第2のセル・アレイ群の相互間に位置する領域にレイアウトすることを特徴とする半導体記憶装置。
- 前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するYセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタを含み、セル・アレイに近い側よりリセットトランジスタ、Yセレクタ、書き込みトランジスタの順にレイアウトされていることを特徴とする請求項4記載の半導体記憶装置。
- 前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するYセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタ、前記セル・アレイを選択するブロックデコーダ、メモリセルにソース線を介してソース電位を供給するソースデコーダ、前記ロウパーシャルデコーダを含み、前記ブロックデコーダ、ソースデコーダ、ロウパーシャルデコーダは、前記書き込みトランジスタより、セル・アレイから離れた領域にレイアウトされることを特徴とする請求項4又は5の何れかに記載の半導体記憶装置。
- 前記ソースデコーダの出力端は、第1層メタル配線により前記セル・アレイ内の前記ソース線に接続され、セル・アレイ内の各ソース線は第2層メタル配線により互いに接続されていることを特徴とする請求項6記載の半導体記憶装置。
- 前記回路ブロックは、前記セル・アレイのビット線をリセットするリセットトランジスタ、ビット線を選択するYセレクタ、書き込み時にメモリセルのビット線に高電圧印加する書き込みトランジスタを含み、ブロックデコーダ、ロウパーシャルデコーダ、ソースデコーダのコントロール回路は、前記書き込みトランジスタより、セル・アレイから離れた領域にレイアウトされ、前記ソースデコーダのロード/ドライバ回路はロウローカルデコーダの近傍の領域にレイアウトされることを特徴とする請求項4又は5の何れかに記載の半導体記憶装置。
- 前記ソースデコーダの出力端は、第1層メタル配線により前記セル・アレイ内の前記ソース線に接続され、セル・アレイ内の各ソース線は第2層メタル配線により互いに接続されていることを特徴とする請求項8記載の半導体記憶装置。
- 前記第1、第2のセル・アレイ及び前記回路ブロックは、第2層メタル配線により電源が供給されることを特徴とする請求項1又は4の何れかに記載の半導体記憶装置。
- 大きなサイズの均等ブロックを含む第1のセル・アレイと、この均等ブロックより小さなサイズの変則ブロックを含む第2のセル・アレイと、セル・アレイのブロックを選択するブロックセレクタと、ブロック内のカラムを選択するカラムセレクタから構成されたYセレクタと、前記均等ブロックに沿って配置され、前記Yセレクタにより選択されたカラムとセンスアンプとを接続するデータ線と、前記データ線の延長線上で、前記変則ブロックに沿って配置され、前記カラムセレクタを介して選択されたカラムに接続されるとともに、前記ブロックセレクタを介してデータ線に接続されるサブ・データ線と、を具備し、前記均等ブロックを前記センスアンプの近傍に配置し、変則ブロックをセンスアンプから離れた領域にレイアウトすることを特徴とする半導体記憶装置。
- 前記複数の変則ブロックのうち、最もセンスアンプに近い変則ブロックはカラムセレクタ及びブロックセレクタを有し、その他の変則ブロックはカラムセレクタのみ有することを特徴とする請求項11記載の半導体記憶装置。
- 前記均等ブロック側より配線されたデータ線は最もセンスアンプに近い変則ブロックに付設されているブロックセレクタに入力され、データ線は終端し、前記ブロックセレクタの出力であるサブ・データ線は、前記変則ブロックに付設されたカラムセレクタに接続されるとともに、他の変則ブロック側に配線され、他の変則ブロックのカラムセレクタに接続されることを特徴とする請求項11又は12の何れかに記載の半導体記憶装置。
- セル・アレイを含むコア部と、
アドレス信号や制御信号を授受する複数の入力パッド及び出力パッドと、
前記入力パッド及び出力パッドから離れた位置に配置されたデータ入出力用のI/Oパッドと、
前記I/Oパッドの近傍に集中してレイアウトされた電源回路を含む周辺回路と、
前記電源回路を構成し、前記I/Oパッドの近傍にレイアウトされたチャージポンプ回路と
を具備することを特徴とする半導体記憶装置。 - 前記周辺回路は、データの入出力を制御するI/O制御回路、及びメモリセルから読み出された信号を増幅するセンスアンプをさらに含み、前記センスアンプは前記コア部に隣接してレイアウトされ、前記I/O制御回路は前記I/Oパッドに隣接してレイアウトされることを特徴とする請求項14記載の半導体記憶装置。
- 前記I/O制御回路がレイアウトされる領域は、前記I/Oパッドが並ぶチップの辺を2分割した長さと略等しい一辺を有する略正方形状を成すことを特徴とする請求項15記載の半導体記憶装置。
- 前記チャージポンプ回路は、キャパシタと、ダイオード接続されたトランジスタと前記キャパシタを駆動するバッファ回路とオシレータ回路から構成され、前記キャパシタを駆動するバッファ回路の電源は、前記I/O制御回路用の電源であることを特徴とする請求項14記載の半導体記憶装置。
- 前記チャージポンプ回路のうち前記バッファ回路が最も前記I/Oパッドの近傍にレイアウトされることを特徴とする請求項17記載の半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4437397A JP3559415B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
TW090125788A TWI235494B (en) | 1997-02-27 | 1998-02-16 | Semiconductor memory |
TW087102121A TW476163B (en) | 1997-02-27 | 1998-02-16 | Semiconductor memory device |
US09/030,997 US6064618A (en) | 1997-02-27 | 1998-02-26 | Semiconductor memory device having improved cell array layout |
KR1019980006078A KR100300697B1 (ko) | 1997-02-27 | 1998-02-26 | 반도체기억장치 |
US09/544,293 US6205045B1 (en) | 1997-02-27 | 2000-04-06 | Semiconductor memory device having improved cell array layout |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4437397A JP3559415B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10242433A JPH10242433A (ja) | 1998-09-11 |
JP3559415B2 true JP3559415B2 (ja) | 2004-09-02 |
Family
ID=12689712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4437397A Expired - Lifetime JP3559415B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6064618A (ja) |
JP (1) | JP3559415B2 (ja) |
KR (1) | KR100300697B1 (ja) |
TW (2) | TWI235494B (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100326268B1 (ko) * | 1998-10-28 | 2002-05-09 | 박종섭 | 디코딩시의동작마진확보를위한디코딩장치및그방법 |
TW461079B (en) * | 1999-02-08 | 2001-10-21 | Sanyo Electric Co | Semiconductor memory apparatus |
KR100308480B1 (ko) * | 1999-07-13 | 2001-11-01 | 윤종용 | 고집적화에 적합한 행 디코딩 구조를 갖는 플래시 메모리 장치 |
JP3761389B2 (ja) * | 2000-05-31 | 2006-03-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
KR100335504B1 (ko) * | 2000-06-30 | 2002-05-09 | 윤종용 | 제어 및 어드레스 버스를 공유하는 2채널 메모리 시스템및 이에 채용되는 메모리 모듈 |
US20030046769A1 (en) * | 2001-09-10 | 2003-03-13 | Radomyselski Anna Vadimovna | Leather care using lipophilic fluids |
US6825509B1 (en) | 2001-11-26 | 2004-11-30 | Corrent Corporation | Power distribution system, method, and layout for an electronic device |
CN100580801C (zh) * | 2002-04-10 | 2010-01-13 | 海力士半导体有限公司 | 具有非矩形存储条的存储芯片结构以及用于布置存储条的方法 |
US7542321B2 (en) * | 2007-07-24 | 2009-06-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device with power supply wiring on the most upper layer |
US8737137B1 (en) * | 2013-01-22 | 2014-05-27 | Freescale Semiconductor, Inc. | Flash memory with bias voltage for word line/row driver |
KR102586179B1 (ko) * | 2018-10-04 | 2023-10-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5291584A (en) * | 1991-07-23 | 1994-03-01 | Nexcom Technology, Inc. | Methods and apparatus for hard disk emulation |
JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5604710A (en) * | 1994-05-20 | 1997-02-18 | Mitsubishi Denki Kabushiki Kaisha | Arrangement of power supply and data input/output pads in semiconductor memory device |
-
1997
- 1997-02-27 JP JP4437397A patent/JP3559415B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-16 TW TW090125788A patent/TWI235494B/zh not_active IP Right Cessation
- 1998-02-16 TW TW087102121A patent/TW476163B/zh not_active IP Right Cessation
- 1998-02-26 KR KR1019980006078A patent/KR100300697B1/ko not_active IP Right Cessation
- 1998-02-26 US US09/030,997 patent/US6064618A/en not_active Expired - Lifetime
-
2000
- 2000-04-06 US US09/544,293 patent/US6205045B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10242433A (ja) | 1998-09-11 |
TWI235494B (en) | 2005-07-01 |
TW476163B (en) | 2002-02-11 |
US6205045B1 (en) | 2001-03-20 |
KR100300697B1 (ko) | 2001-10-27 |
US6064618A (en) | 2000-05-16 |
KR19980071735A (ko) | 1998-10-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6765813B2 (en) | Integrated systems using vertically-stacked three-dimensional memory cells | |
US7339824B2 (en) | Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations | |
US5956268A (en) | Nonvolatile memory structure | |
US7405958B2 (en) | Magnetic memory device having XP cell and Str cell in one chip | |
JP3180905B2 (ja) | リペア可能な半導体メモリアレーおよびリペア可能な半導体メモリアレーの製造方法 | |
JP2635810B2 (ja) | 半導体記憶装置 | |
JP2002251884A (ja) | 半導体記憶装置及びそのシステム装置 | |
US7515450B2 (en) | Nonvolatile semiconductor storage device | |
JP3559415B2 (ja) | 半導体記憶装置 | |
KR100512502B1 (ko) | 반도체 기억 장치 | |
US20070206398A1 (en) | Semiconductor memory | |
US20090034353A1 (en) | Semiconductor memory device | |
US6418076B2 (en) | Semiconductor memory device utilizing access to memory area located outside main memory area | |
CN115968205A (zh) | 半导体存储装置 | |
US7499318B2 (en) | Nonvolatile semiconductor memory device having a management memory capable of suppressing bitline interference during a read operation | |
EP1278204B1 (en) | Semiconductor integrated circuit | |
JP4033438B2 (ja) | 半導体記憶装置 | |
US20230328977A1 (en) | Active resistor array of semiconductor memory device | |
CN118335130A (zh) | 存储电路、存储芯片及存储器 | |
CN116705119A (zh) | 存储器件 | |
JP2001319489A (ja) | 半導体記憶装置 | |
JPH11306776A (ja) | 半導体メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040521 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090528 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100528 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110528 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120528 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 10 |
|
EXPY | Cancellation because of completion of term |