JPH10242433A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10242433A JPH10242433A JP4437397A JP4437397A JPH10242433A JP H10242433 A JPH10242433 A JP H10242433A JP 4437397 A JP4437397 A JP 4437397A JP 4437397 A JP4437397 A JP 4437397A JP H10242433 A JPH10242433 A JP H10242433A
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- Japan
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- cell array
- block
- decoder
- circuit
- semiconductor memory
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】各ブロック間で電源配線や信号配線を共有する
ことが困難であったため、無駄な空きスペースが生じ、
チップ面積を十分に縮小することが困難であった。 【解決手段】セル・アレイ１０ａ，１１ａ、ロウデコー
ダ１２ａ，１２ｂ以外の回路を第１のセル・アレイ群１
０と、第２のセル・アレイ群１１との相互間に位置する
領域に配置している。したがって、各回路ブロック間で
共通なアドレス信号、制御信号、及び電源を共用するこ
とが可能であるため、レイアウト面積を削減できる。
ことが困難であったため、無駄な空きスペースが生じ、
チップ面積を十分に縮小することが困難であった。 【解決手段】セル・アレイ１０ａ，１１ａ、ロウデコー
ダ１２ａ，１２ｂ以外の回路を第１のセル・アレイ群１
０と、第２のセル・アレイ群１１との相互間に位置する
領域に配置している。したがって、各回路ブロック間で
共通なアドレス信号、制御信号、及び電源を共用するこ
とが可能であるため、レイアウト面積を削減できる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係わり、特に、そのセル・アレイのレイアウトに関す
る。
に係わり、特に、そのセル・アレイのレイアウトに関す
る。
【０００２】
【従来の技術】半導体装置は、リソグラフィー技術を用
いてウエハ上に多数のチップを作成することで製造され
る。この時、チップ面積は１枚のウエハから取得できる
チップ数を決定する。つまり、半導体装置のコストはチ
ップ面積の大、小に大きく左右される。特に、半導体記
憶装置の大部分はメモリセル・アレイとそのデコーダ回
路及び周辺回路で占有され、この効率的なレイアウトは
メモリの製造コストを決定する最重要項目である。
いてウエハ上に多数のチップを作成することで製造され
る。この時、チップ面積は１枚のウエハから取得できる
チップ数を決定する。つまり、半導体装置のコストはチ
ップ面積の大、小に大きく左右される。特に、半導体記
憶装置の大部分はメモリセル・アレイとそのデコーダ回
路及び周辺回路で占有され、この効率的なレイアウトは
メモリの製造コストを決定する最重要項目である。
【０００３】従来、メモリの配線は１層のメタル（金
属）配線層と１乃至数層のポリシリコンの配線層により
構成されてきた。したがって、メモリセル及びデコーダ
からなるコア部の構成及び配線は、この１層メタル層を
前提に最適化されていた。近年、メモリにおいても２層
以上のメタル配線層が使われるようになったが、コア部
の配置及び配線は、従来の１層メタル層での配置と大き
く変わらず、メモリの製造コストを大きく下げるに至っ
ていない。このため、従来の配置にとらわれず、多層メ
タル層を利用し、コア部のレイアウト面積の削減をはか
ることが求められている。
属）配線層と１乃至数層のポリシリコンの配線層により
構成されてきた。したがって、メモリセル及びデコーダ
からなるコア部の構成及び配線は、この１層メタル層を
前提に最適化されていた。近年、メモリにおいても２層
以上のメタル配線層が使われるようになったが、コア部
の配置及び配線は、従来の１層メタル層での配置と大き
く変わらず、メモリの製造コストを大きく下げるに至っ
ていない。このため、従来の配置にとらわれず、多層メ
タル層を利用し、コア部のレイアウト面積の削減をはか
ることが求められている。
【０００４】ここで、従来技術として不揮発性半導体記
憶装置、例えばフラッシュＥＥＰＲＯＭ（Electrically
Erasable Programmable ＲＯＭ）のコア部のレイアウ
トを例に取り、１層メタル配線におけるコア部のレイア
ウトと、多層メタル配線を使用した場合のコア部のレイ
アウトについて説明する。
憶装置、例えばフラッシュＥＥＰＲＯＭ（Electrically
Erasable Programmable ＲＯＭ）のコア部のレイアウ
トを例に取り、１層メタル配線におけるコア部のレイア
ウトと、多層メタル配線を使用した場合のコア部のレイ
アウトについて説明する。
【０００５】図９は、１層メタル配線を使用した場合に
おけるコア部の概略図を示している。同図において、不
揮発性半導体記憶装置のコア部は、例えばＮＯＲ型のＥ
ＥＰＲＯＭセルにより構成されたメモリセル・アレイ９
０ａ、各メモリのワード線を選択するロウデコーダ９０
ｂ、図示せぬカラムデコーダから供給されるカラム選択
信号に応じてビット線を選択するＹセレクタ９０ｃ、ス
タンバイ時及びプログラム終了時にビット線を接地電位
にリセットするリセットトランジスタ９０ｄ、書き込み
時にメモリセルのビット線に高電圧印加する書き込みト
ランジスタ９０ｅ、メモリセルにソースＳＬ線を介して
ソース電位を供給するソースデコーダＳＯＤ（Ｌ／Ｄ：
ロード／ドライバ）９０ｆ、このソースデコーダＳＯＤ
（Ｌ／Ｄ）を制御するＳＯＤ（ＣＯＮＴ：コントロー
ル）９０ｇ、各セル・アレイ・ブロックを選択するブロ
ック・デコーダＢＬＤ９０ｋにより構成されている。
おけるコア部の概略図を示している。同図において、不
揮発性半導体記憶装置のコア部は、例えばＮＯＲ型のＥ
ＥＰＲＯＭセルにより構成されたメモリセル・アレイ９
０ａ、各メモリのワード線を選択するロウデコーダ９０
ｂ、図示せぬカラムデコーダから供給されるカラム選択
信号に応じてビット線を選択するＹセレクタ９０ｃ、ス
タンバイ時及びプログラム終了時にビット線を接地電位
にリセットするリセットトランジスタ９０ｄ、書き込み
時にメモリセルのビット線に高電圧印加する書き込みト
ランジスタ９０ｅ、メモリセルにソースＳＬ線を介して
ソース電位を供給するソースデコーダＳＯＤ（Ｌ／Ｄ：
ロード／ドライバ）９０ｆ、このソースデコーダＳＯＤ
（Ｌ／Ｄ）を制御するＳＯＤ（ＣＯＮＴ：コントロー
ル）９０ｇ、各セル・アレイ・ブロックを選択するブロ
ック・デコーダＢＬＤ９０ｋにより構成されている。
【０００６】これらの回路のレイアウトは１層メタル配
線の場合、図１０に示すように配置される。図１０は、
セル・アレイ・ブロックが複数の場合を示し、図９と同
一部分には同一符号を付している。この場合、データ線
１００、及び複数の信号で構成される書き込みトランジ
スタ（書き込みＴｒ）９０ｅの制御信号線１０１を共通
とするため、２つのセル・アレイ９０ａ、９０ａは、デ
ータ線１００と制御信号線１０１の両側に対称的にレイ
アウトされる。
線の場合、図１０に示すように配置される。図１０は、
セル・アレイ・ブロックが複数の場合を示し、図９と同
一部分には同一符号を付している。この場合、データ線
１００、及び複数の信号で構成される書き込みトランジ
スタ（書き込みＴｒ）９０ｅの制御信号線１０１を共通
とするため、２つのセル・アレイ９０ａ、９０ａは、デ
ータ線１００と制御信号線１０１の両側に対称的にレイ
アウトされる。
【０００７】データ線１００に接続されるＹセレクタ９
０ｃ、及び書き込みトランジスタ９０ｅは、セル・アレ
イ９０ａとデータ線１００、制御信号線１０１の間に配
置される。中央部にＹセレクタ９０ｃと書き込みトラン
ジスタ９０ｅを配置した場合、１層のメタル配線では他
の信号及びセル・ソース線を中央部に配置することは困
難となる。特に、ソースデコーダ（ＳＯＤ（Ｌ／Ｄ））
９０ｆはセルのソース電位を供給するため、この配線は
低抵抗でなければならない。必然的に、ソースデコーダ
９０ｆ、９０ｇは、セル・アレイ９０ａに対してＹセレ
クタ９０ｃとは反対側に配置される。リセットトランジ
スタ（リセットＴｒ）９０ｄも信号及び接地（ＧＮＤ）
配線の容易性を考慮して、セル・アレイ９０ａの図示上
部又は下部に配置される。
０ｃ、及び書き込みトランジスタ９０ｅは、セル・アレ
イ９０ａとデータ線１００、制御信号線１０１の間に配
置される。中央部にＹセレクタ９０ｃと書き込みトラン
ジスタ９０ｅを配置した場合、１層のメタル配線では他
の信号及びセル・ソース線を中央部に配置することは困
難となる。特に、ソースデコーダ（ＳＯＤ（Ｌ／Ｄ））
９０ｆはセルのソース電位を供給するため、この配線は
低抵抗でなければならない。必然的に、ソースデコーダ
９０ｆ、９０ｇは、セル・アレイ９０ａに対してＹセレ
クタ９０ｃとは反対側に配置される。リセットトランジ
スタ（リセットＴｒ）９０ｄも信号及び接地（ＧＮＤ）
配線の容易性を考慮して、セル・アレイ９０ａの図示上
部又は下部に配置される。
【０００８】次に、従来の多層メタル配線によるコア部
のレイアウトについて図１１を参照しながら説明する。
のレイアウトについて図１１を参照しながら説明する。
【０００９】多層メタル配線場合には、コア部において
ワード線の抵抗を下げるため、ブロックを分割する。こ
の方式として二重ワード線方式が使用される。
ワード線の抵抗を下げるため、ブロックを分割する。こ
の方式として二重ワード線方式が使用される。
【００１０】ワード線は、例えば８〜１６本の単位ごと
にロウ・グローバル・デコーダ（ＲＧＤ）１１１ａによ
り選択される。ロウ・グローバル・デコーダ１１１ａの
出力は２層目のメタル配線（２Ａｌ）１１１ｃでセル・
アレイ上を配線される。各ブロックにはロウ・ローカル
・デコーダ（ＲＬＤ）１１１ｂが配置され、１層メタル
配線（１Ａｌ）で導かれるロウ・パーシャル・デコーダ
（ＲＰＤ）１１１ｄの出力信号とロウ・グローバル・デ
コーダ１１１ａの出力信号のＮＡＮＤ出力信号により１
本のワード線ＷＬが選択される。
にロウ・グローバル・デコーダ（ＲＧＤ）１１１ａによ
り選択される。ロウ・グローバル・デコーダ１１１ａの
出力は２層目のメタル配線（２Ａｌ）１１１ｃでセル・
アレイ上を配線される。各ブロックにはロウ・ローカル
・デコーダ（ＲＬＤ）１１１ｂが配置され、１層メタル
配線（１Ａｌ）で導かれるロウ・パーシャル・デコーダ
（ＲＰＤ）１１１ｄの出力信号とロウ・グローバル・デ
コーダ１１１ａの出力信号のＮＡＮＤ出力信号により１
本のワード線ＷＬが選択される。
【００１１】その他、Ｙセレクタ、リセットトランジス
タ、書き込みトランジスタ、ソースデコーダＳＯＤ（Ｌ
／Ｄ）、ＳＯＤ（ＣＯＮＴ）、ブロックデコーダＢＬＤ
は、前述した１層メタル配線（１Ａｌ）によるコア部の
レイアウトと同様に、セル・アレイの図示上下に配置さ
れている。
タ、書き込みトランジスタ、ソースデコーダＳＯＤ（Ｌ
／Ｄ）、ＳＯＤ（ＣＯＮＴ）、ブロックデコーダＢＬＤ
は、前述した１層メタル配線（１Ａｌ）によるコア部の
レイアウトと同様に、セル・アレイの図示上下に配置さ
れている。
【００１２】多層メタル配線を活用し、各回路のアドレ
ス及び制御信号線は、２層メタル配線等を使用して、各
回路ブロックの上部に配線され、レイアウト面積の削減
を図っている。
ス及び制御信号線は、２層メタル配線等を使用して、各
回路ブロックの上部に配線され、レイアウト面積の削減
を図っている。
【００１３】このような、セル・アレイ上下に各回路ブ
ロックを振りわけるレイアウトでは以下の問題点によ
り、レイアウト面積の有効な活用ができなかった。
ロックを振りわけるレイアウトでは以下の問題点によ
り、レイアウト面積の有効な活用ができなかった。
【００１４】（１）各回路ブロックのセル・アレイがデ
ータ線を中心として対称に配置されているため、接地配
線ＧＮＤ、電源配線Ｖｄｄを含む電源配線をセル・アレ
イの図示上部及び下部に２重に配線しなければならず、
レイアウト面積が増大する。
ータ線を中心として対称に配置されているため、接地配
線ＧＮＤ、電源配線Ｖｄｄを含む電源配線をセル・アレ
イの図示上部及び下部に２重に配線しなければならず、
レイアウト面積が増大する。
【００１５】（２）各回路ブロックがセル・アレイの上
下に振りわけられているため、回路ブロック間で共通な
アドレス、制御信号をセル・アレイ上部及び下部に２重
に配線しなければならず、レイアウト面積が増大する。
下に振りわけられているため、回路ブロック間で共通な
アドレス、制御信号をセル・アレイ上部及び下部に２重
に配線しなければならず、レイアウト面積が増大する。
【００１６】（３）各回路ブロックがセル・アレイの上
下に振りわけられているため、回路ブロック間で共通な
基板、ウエル電位の回路があっても、セル・アレイ上部
及び下部にそれぞれ回路をレイアウトしなければなら
ず、基板、ウエルの境界部でムダなレイアウト面積が増
大する。
下に振りわけられているため、回路ブロック間で共通な
基板、ウエル電位の回路があっても、セル・アレイ上部
及び下部にそれぞれ回路をレイアウトしなければなら
ず、基板、ウエルの境界部でムダなレイアウト面積が増
大する。
【００１７】次に、コア部、特に変則的な形状、大きさ
のブロック（ Boot Block ）を有するコア部のレイアウ
ト、周辺回路のレイアウトに関して、不揮発性半導体記
憶装置、例えばフラッシュＥＥＰＲＯＭのレイアウトを
例にとり各々の従来技術とその問題点について説明す
る。
のブロック（ Boot Block ）を有するコア部のレイアウ
ト、周辺回路のレイアウトに関して、不揮発性半導体記
憶装置、例えばフラッシュＥＥＰＲＯＭのレイアウトを
例にとり各々の従来技術とその問題点について説明す
る。
【００１８】フラッシュＥＥＰＲＯＭのメモリ・セル・
アレイはいくつかの単位（ブロック）に分割されてお
り、このブロック単位でデータが消去される。また、こ
のブロック単位でセルの書き込み、消去を可能にした
り、禁止したりする機能をチップに持たせたりする。通
常、このブロックはセル・アレイを均等に分割する。例
えば、８Ｍビットのセル・アレイを５１２Ｋビット（６
４ＫＢ）のブロック１６個に分割する。
アレイはいくつかの単位（ブロック）に分割されてお
り、このブロック単位でデータが消去される。また、こ
のブロック単位でセルの書き込み、消去を可能にした
り、禁止したりする機能をチップに持たせたりする。通
常、このブロックはセル・アレイを均等に分割する。例
えば、８Ｍビットのセル・アレイを５１２Ｋビット（６
４ＫＢ）のブロック１６個に分割する。
【００１９】一方、このブロックの分割を不均等（変
則）に行う場合もある。一例として、８Ｍビットのセル
・アレイを５１２Ｋビット（６４ＫＢ）×１５個＋２５
６Ｋビット（３２ＫＢ）×１個＋１２８Ｋビット（１６
ＫＢ）×１個＋６４Ｋビット（８ＫＢ）×２個に分割し
たりする。多数のブロック（以後、この多数のブロッ
ク、ここでは５１２Ｋビット（６４ＫＢ）ブロックを均
等ブロックと称す）以外の６４〜２５６Ｋビットのブロ
ックを変則ブロックと呼びユーザは、その用途に応じ
て、この変則ブロックに例えば周辺機器の固定データを
書き込んだりする。
則）に行う場合もある。一例として、８Ｍビットのセル
・アレイを５１２Ｋビット（６４ＫＢ）×１５個＋２５
６Ｋビット（３２ＫＢ）×１個＋１２８Ｋビット（１６
ＫＢ）×１個＋６４Ｋビット（８ＫＢ）×２個に分割し
たりする。多数のブロック（以後、この多数のブロッ
ク、ここでは５１２Ｋビット（６４ＫＢ）ブロックを均
等ブロックと称す）以外の６４〜２５６Ｋビットのブロ
ックを変則ブロックと呼びユーザは、その用途に応じ
て、この変則ブロックに例えば周辺機器の固定データを
書き込んだりする。
【００２０】この変則ブロックを持つセル・アレイは完
全に均等に分割されたセル・アレイに対していくつかの
レイアウト上の問題を解決しなければならない。
全に均等に分割されたセル・アレイに対していくつかの
レイアウト上の問題を解決しなければならない。
【００２１】図１２、１３に均等ブロック及び変則ブロ
ックのセル・アレイの概略構成を示す。
ックのセル・アレイの概略構成を示す。
【００２２】均等ブロック（０）では各Ｉ／Ｏに対し
て、ブロックをカラムで分割している。ＣＯＬ（０）〜
ＣＯＬ（３１）がＩ／Ｏ（０）に対応し、データ線ＤＬ
（０）にＹセレクタを介して接続されている。ＣＯＬ
（３２）〜（６３）は同様にＹセレクタを介してＤＬ
（１）に接続される。
て、ブロックをカラムで分割している。ＣＯＬ（０）〜
ＣＯＬ（３１）がＩ／Ｏ（０）に対応し、データ線ＤＬ
（０）にＹセレクタを介して接続されている。ＣＯＬ
（３２）〜（６３）は同様にＹセレクタを介してＤＬ
（１）に接続される。
【００２３】この時、ＣＯＬ（０）〜（３１）は隣接し
たカラムなので、Ｙセレクタを構成するトランジスタは
集合してレイアウトされる。ブロック間にはデータ線Ｄ
Ｌ（ｉ）が配線されることとなる。
たカラムなので、Ｙセレクタを構成するトランジスタは
集合してレイアウトされる。ブロック間にはデータ線Ｄ
Ｌ（ｉ）が配線されることとなる。
【００２４】一方、変則ブロックＢＬＫ（１）におい
て、各Ｉ／Ｏに対応してブロックをカラムで分割するの
は均等ブロックと同様であるが、ブロックの大きさに対
応して１Ｉ／Ｏに接続されるカラムの本数が変化する。
すなわち、６４Ｋビットブロックの場合カラム４本、１
２８Ｋビットブロックの場合カラム８本、２５６Ｋビッ
トブロックの場合カラム１６本となる（以上は、いずれ
も１０２４行の場合である）。
て、各Ｉ／Ｏに対応してブロックをカラムで分割するの
は均等ブロックと同様であるが、ブロックの大きさに対
応して１Ｉ／Ｏに接続されるカラムの本数が変化する。
すなわち、６４Ｋビットブロックの場合カラム４本、１
２８Ｋビットブロックの場合カラム８本、２５６Ｋビッ
トブロックの場合カラム１６本となる（以上は、いずれ
も１０２４行の場合である）。
【００２５】均等ブロックと変則ブロックを同じカラム
選択信号Ｈｉ、Ｄｉ、バンク選択信号ＢＬＫｉで選択し
ようとすると、図１３に示すように複数の変則ブロック
間に亘るサブ・データ線（ＳＤＬ（０）、ＳＤＬ（１）
…）が必要となる。
選択信号Ｈｉ、Ｄｉ、バンク選択信号ＢＬＫｉで選択し
ようとすると、図１３に示すように複数の変則ブロック
間に亘るサブ・データ線（ＳＤＬ（０）、ＳＤＬ（１）
…）が必要となる。
【００２６】図１４は、従来の均等ブロックと、変則ブ
ロックとが混在したコア部におけるレイアウトの概略を
示す。変則ブロック部１４０ａにおいて、カラム選択信
号Ｈｉ、Ｄｉが供給されるＹセレクタ１４１とブロック
セレクタ（ＢＬＫｉ）１４２の相互間にサブ・データ線
１４３が配置されている。したがって、このサブ・デー
タ線１４３を配置する分、コア中央部のサイズが増大す
る。一方、均等ブロック部１４０ｂは、このサブ・デー
タ線領域は不用である。コア部中央のデータ線１４４領
域のほとんどは均等ブロック部１４０ｂに対応してお
り、均等ブロック部１４０ｂに大きな空き領域１４５が
生じてしまう。したがって、この空き領域１４５の分だ
け、メモリのチップサイズ増となり、コスト増の要因と
なる。
ロックとが混在したコア部におけるレイアウトの概略を
示す。変則ブロック部１４０ａにおいて、カラム選択信
号Ｈｉ、Ｄｉが供給されるＹセレクタ１４１とブロック
セレクタ（ＢＬＫｉ）１４２の相互間にサブ・データ線
１４３が配置されている。したがって、このサブ・デー
タ線１４３を配置する分、コア中央部のサイズが増大す
る。一方、均等ブロック部１４０ｂは、このサブ・デー
タ線領域は不用である。コア部中央のデータ線１４４領
域のほとんどは均等ブロック部１４０ｂに対応してお
り、均等ブロック部１４０ｂに大きな空き領域１４５が
生じてしまう。したがって、この空き領域１４５の分だ
け、メモリのチップサイズ増となり、コスト増の要因と
なる。
【００２７】次に、周辺回路の効率レイアウトについて
従来技術とその問題点を述べる。
従来技術とその問題点を述べる。
【００２８】図１５は、従来のフラッシュＥＥＰＲＯＭ
のレイアウトを示している。入力及び出力パッドはチッ
プ１５１の外周部に配置されている。すなわち、チップ
１５１の図示下部には、入出力系のＩ／Ｏパッド１５２
が配置され、図示上部には、主にアドレス信号や制御信
号系のパッド１５３が配置されている。
のレイアウトを示している。入力及び出力パッドはチッ
プ１５１の外周部に配置されている。すなわち、チップ
１５１の図示下部には、入出力系のＩ／Ｏパッド１５２
が配置され、図示上部には、主にアドレス信号や制御信
号系のパッド１５３が配置されている。
【００２９】パッド１５３の近傍には、入力されるアド
レス信号やコントロール信号を処理する複数の周辺回路
１５４が配置されている。これら周辺回路１５４は、図
示せぬアドレスバッファ、コントロールバッファ、リダ
ンダンシー回路を含んでいる。Ｉ／Ｏパッド１５２の近
傍には、入出力データＤｉｎ及びＤｏｕｔを処理するた
めの複数の周辺回路１５５が設けられている。これら周
辺回路１５５は、図示せぬセンスアンプ、出力バッフ
ァ、入力バッファ、コマンド処理系回路、入力されたコ
マンドを受けて動作する自動制御回路を含んでいる。複
数の電源（Ｖｄｄ／Ｖｓｓ）系のパッド１５６は、Ｉ／
Ｏパッド１５２に隣接して配置される。電源系の複数の
周辺回路１５７は電源パッド１５６の近傍に配置されて
いる。これら周辺回路１５７はチャージポンプ回路
（Ｃ．Ｐ）及び電源コントロール回路を含んでいる。
レス信号やコントロール信号を処理する複数の周辺回路
１５４が配置されている。これら周辺回路１５４は、図
示せぬアドレスバッファ、コントロールバッファ、リダ
ンダンシー回路を含んでいる。Ｉ／Ｏパッド１５２の近
傍には、入出力データＤｉｎ及びＤｏｕｔを処理するた
めの複数の周辺回路１５５が設けられている。これら周
辺回路１５５は、図示せぬセンスアンプ、出力バッフ
ァ、入力バッファ、コマンド処理系回路、入力されたコ
マンドを受けて動作する自動制御回路を含んでいる。複
数の電源（Ｖｄｄ／Ｖｓｓ）系のパッド１５６は、Ｉ／
Ｏパッド１５２に隣接して配置される。電源系の複数の
周辺回路１５７は電源パッド１５６の近傍に配置されて
いる。これら周辺回路１５７はチャージポンプ回路
（Ｃ．Ｐ）及び電源コントロール回路を含んでいる。
【００３０】上記従来のチップレイアウトにおいて、特
に、複数の周辺回路はチップの長手方向両端部に分散さ
れている。このため、各周辺回路１５４、１５５、１５
７を配置するための領域の形状は、パッドの並び方向に
沿った長方形となる。したがって、周辺回路１５４、１
５５、１５７はチップの短手方向に長い形状となり、周
辺回路１５４、１５５、１５７の相互間に配置される複
数の配線１５８がチップの短手方向に沿って長くなり、
配線領域、及び配線抵抗、特に電源配線の抵抗が増大す
るという問題があった。
に、複数の周辺回路はチップの長手方向両端部に分散さ
れている。このため、各周辺回路１５４、１５５、１５
７を配置するための領域の形状は、パッドの並び方向に
沿った長方形となる。したがって、周辺回路１５４、１
５５、１５７はチップの短手方向に長い形状となり、周
辺回路１５４、１５５、１５７の相互間に配置される複
数の配線１５８がチップの短手方向に沿って長くなり、
配線領域、及び配線抵抗、特に電源配線の抵抗が増大す
るという問題があった。
【００３１】また、周辺回路１５４と周辺回路１５５と
がチップの長手方向両端部に分かれるため、これらの間
の信号の授受が多くなり、これら周辺回路１５４と周辺
回路１５５とを接続するための配線領域も増大する。さ
らに、電源系の周辺回路１５７も他の周辺回路と同様に
長方形状であるため、電源回路の中で大きな領域を有す
るチャージポンプ回路（Ｃ．Ｐ）も横長の配置となる。
このような配置の場合、大電流を流すチャージポンプ回
路の電源配線の幅を広くすることができないため、チッ
プ内にノイズを発生してしまう。また、チャージポンプ
回路の中でも大きなレイアウトを占めるキャパシタの配
置も制約を受けることとなる。
がチップの長手方向両端部に分かれるため、これらの間
の信号の授受が多くなり、これら周辺回路１５４と周辺
回路１５５とを接続するための配線領域も増大する。さ
らに、電源系の周辺回路１５７も他の周辺回路と同様に
長方形状であるため、電源回路の中で大きな領域を有す
るチャージポンプ回路（Ｃ．Ｐ）も横長の配置となる。
このような配置の場合、大電流を流すチャージポンプ回
路の電源配線の幅を広くすることができないため、チッ
プ内にノイズを発生してしまう。また、チャージポンプ
回路の中でも大きなレイアウトを占めるキャパシタの配
置も制約を受けることとなる。
【００３２】
【発明が解決しようとする課題】このように、上記従来
の半導体記憶装置は、各ブロック間で電源配線や信号配
線を共有することが困難であったため、無駄な空きスペ
ースが生じ、チップ面積を十分に縮小することが困難で
あった。
の半導体記憶装置は、各ブロック間で電源配線や信号配
線を共有することが困難であったため、無駄な空きスペ
ースが生じ、チップ面積を十分に縮小することが困難で
あった。
【００３３】また、変則ブロックを有するチップでは、
変則ブロック部に対応してサブ・データ線が配置され、
このサブ・データ線の配置により、均等ブロック部に空
きスペースが生じていた。このため、チップ面積を十分
に縮小することが困難であった。
変則ブロック部に対応してサブ・データ線が配置され、
このサブ・データ線の配置により、均等ブロック部に空
きスペースが生じていた。このため、チップ面積を十分
に縮小することが困難であった。
【００３４】さらに、各周辺回路は、チップの長手方向
両端部に離れて配置されていたため、これら周辺回路を
接続する配線領域が増大していた。しかも、異なる機能
を有する各周辺回路はそれぞれ長方形の狭い領域に配置
しなければならないため、周辺回路を構成する素子のレ
イアウトに制約を受けるとともに、これら周辺回路の相
互間に配線を配置しなければならないため、配線の幅を
広げることが困難であった。
両端部に離れて配置されていたため、これら周辺回路を
接続する配線領域が増大していた。しかも、異なる機能
を有する各周辺回路はそれぞれ長方形の狭い領域に配置
しなければならないため、周辺回路を構成する素子のレ
イアウトに制約を受けるとともに、これら周辺回路の相
互間に配線を配置しなければならないため、配線の幅を
広げることが困難であった。
【００３５】この発明は、上記課題を解決するものであ
り、その目的とするところは、無駄な空きスペースを除
去して、チップ面積を十分に縮小することができ、しか
も、周辺回路を効率的にレイアウトすることが可能な半
導体記憶装置を提供しようとするものである。
り、その目的とするところは、無駄な空きスペースを除
去して、チップ面積を十分に縮小することができ、しか
も、周辺回路を効率的にレイアウトすることが可能な半
導体記憶装置を提供しようとするものである。
【００３６】
【課題を解決するための手段】この発明は、セルアレイ
の配置されるコア部内に、複数のセル・アレイとロウデ
コーダを含む第１のセル・アレイ群と、この第１のセル
・アレイ群と並行して配された第２のセル・アレイ群と
を具備し、前記コア部内では前記ロウデコーダ及びセル
・アレイを除く全回路ブロックが、前記第１、第２のセ
ル・アレイ群の相互間に位置する領域にレイアウトされ
る。
の配置されるコア部内に、複数のセル・アレイとロウデ
コーダを含む第１のセル・アレイ群と、この第１のセル
・アレイ群と並行して配された第２のセル・アレイ群と
を具備し、前記コア部内では前記ロウデコーダ及びセル
・アレイを除く全回路ブロックが、前記第１、第２のセ
ル・アレイ群の相互間に位置する領域にレイアウトされ
る。
【００３７】また、この発明は、二重ワード線方式の半
導体記憶装置であって、複数のセル・アレイと、これら
セル・アレイのワード線を選択するロウローカルデコー
ダと、このロウローカルデコーダを選択するロウグロー
バルデコーダとを含む第１のセル・アレイ群と、複数の
セル・アレイと、これらセル・アレイのワード線を選択
するロウローカルデコーダと、このロウローカルデコー
ダを選択するロウグローバルデコーダとを含む第２のセ
ル・アレイ群とを具備し、前記ロウローカルデコーダに
供給される選択信号を出力するロウパーシャルデコーダ
を含む回路ブロックを前記第１、第２のセル・アレイ群
の相互間に位置する領域にレイアウトしている。
導体記憶装置であって、複数のセル・アレイと、これら
セル・アレイのワード線を選択するロウローカルデコー
ダと、このロウローカルデコーダを選択するロウグロー
バルデコーダとを含む第１のセル・アレイ群と、複数の
セル・アレイと、これらセル・アレイのワード線を選択
するロウローカルデコーダと、このロウローカルデコー
ダを選択するロウグローバルデコーダとを含む第２のセ
ル・アレイ群とを具備し、前記ロウローカルデコーダに
供給される選択信号を出力するロウパーシャルデコーダ
を含む回路ブロックを前記第１、第２のセル・アレイ群
の相互間に位置する領域にレイアウトしている。
【００３８】また、この発明は、大きなサイズの均等ブ
ロックを含む第１のセル・アレイと、この均等ブロック
より小さなサイズの変則ブロックを含む第２のセル・ア
レイと、セル・アレイのブロックを選択するブロックセ
レクタと、ブロック内のカラムを選択するカラムセレク
タから構成されたＹセレクタと、前記均等ブロックに沿
って配置され、前記Ｙセレクタにより選択されたカラム
とセンスアンプとを接続するデータ線と、前記データ線
の延長線上で、前記変則ブロックに沿って配置され、前
記カラムセレクタを介して選択されたカラムに接続され
るとともに、前記ブロックセレクタを介してデータ線に
接続されるサブ・データ線とを具備し、前記均等ブロッ
クを前記センスアンプの近傍に配置し、変則ブロックを
センスアンプから離れた領域にレイアウトしている。
ロックを含む第１のセル・アレイと、この均等ブロック
より小さなサイズの変則ブロックを含む第２のセル・ア
レイと、セル・アレイのブロックを選択するブロックセ
レクタと、ブロック内のカラムを選択するカラムセレク
タから構成されたＹセレクタと、前記均等ブロックに沿
って配置され、前記Ｙセレクタにより選択されたカラム
とセンスアンプとを接続するデータ線と、前記データ線
の延長線上で、前記変則ブロックに沿って配置され、前
記カラムセレクタを介して選択されたカラムに接続され
るとともに、前記ブロックセレクタを介してデータ線に
接続されるサブ・データ線とを具備し、前記均等ブロッ
クを前記センスアンプの近傍に配置し、変則ブロックを
センスアンプから離れた領域にレイアウトしている。
【００３９】さらに、この発明は、セル・アレイを含む
コア部、入力パッド、出力パッド及び周辺回路を有する
半導体記憶装置であって、前記入力パッド及びこの入力
パッドに接続される入力初段回路、前記出力パッド及び
この出力パッドに接続される出力最終段回路以外の全て
の周辺回路をチップの１ケ所に集中してレイアウトする
ことを特徴としている。
コア部、入力パッド、出力パッド及び周辺回路を有する
半導体記憶装置であって、前記入力パッド及びこの入力
パッドに接続される入力初段回路、前記出力パッド及び
この出力パッドに接続される出力最終段回路以外の全て
の周辺回路をチップの１ケ所に集中してレイアウトする
ことを特徴としている。
【００４０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００４１】（第１の実施の形態）図１は、この発明の
第１の実施の形態を示している。この実施の形態におい
て、第１のセル・アレイ群１０は複数のセル・アレイ１
０ａを有し、第２のセル・アレイ群１１は複数のセル・
アレイ１１ａを有している。第１、第２のセル・アレイ
群１０、１１は、互いに並行して配置されている。第１
のセル・アレイ群１０には第１のロウデコーダ１２ａが
設けられ、第２のセル・アレイ群１１には第１のロウデ
コーダ１２ｂが設けられている。前記第１、第２のセル
・アレイ群１０、１１の相互間に位置する領域には、第
１のセル・アレイ群１０用のリセットトランジスタ（Ｔ
ｒ）１３ａ、Ｙセレクタ１４ａ、書き込みトランジスタ
（Ｔｒ）１５ａ、ブロックデコーダ（ＢＬＤ）１６ａ、
ソースデコーダ（ＳＯＤ（Ｃ））１７ａ、ソースデコー
ダ（ＳＯＤ（Ｌ／Ｄ））１８ａが配置されるとともに、
第２のセル・アレイ群１１のリセットトランジスタ（Ｔ
ｒ）１３ｂ、Ｙセレクタ１４ｂ、書き込みトランジスタ
（Ｔｒ）１５ｂ、ブロックデコーダ（ＢＬＤ）１６ｂ、
ソースデコーダ（ＳＯＤ（Ｃ））１７ｂ、ソースデコー
ダ（ＳＯＤ（Ｌ／Ｄ））１８ｂが配置される。
第１の実施の形態を示している。この実施の形態におい
て、第１のセル・アレイ群１０は複数のセル・アレイ１
０ａを有し、第２のセル・アレイ群１１は複数のセル・
アレイ１１ａを有している。第１、第２のセル・アレイ
群１０、１１は、互いに並行して配置されている。第１
のセル・アレイ群１０には第１のロウデコーダ１２ａが
設けられ、第２のセル・アレイ群１１には第１のロウデ
コーダ１２ｂが設けられている。前記第１、第２のセル
・アレイ群１０、１１の相互間に位置する領域には、第
１のセル・アレイ群１０用のリセットトランジスタ（Ｔ
ｒ）１３ａ、Ｙセレクタ１４ａ、書き込みトランジスタ
（Ｔｒ）１５ａ、ブロックデコーダ（ＢＬＤ）１６ａ、
ソースデコーダ（ＳＯＤ（Ｃ））１７ａ、ソースデコー
ダ（ＳＯＤ（Ｌ／Ｄ））１８ａが配置されるとともに、
第２のセル・アレイ群１１のリセットトランジスタ（Ｔ
ｒ）１３ｂ、Ｙセレクタ１４ｂ、書き込みトランジスタ
（Ｔｒ）１５ｂ、ブロックデコーダ（ＢＬＤ）１６ｂ、
ソースデコーダ（ＳＯＤ（Ｃ））１７ｂ、ソースデコー
ダ（ＳＯＤ（Ｌ／Ｄ））１８ｂが配置される。
【００４２】前記レイアウトにおいて、リセットトラン
ジスタ１３ａ，１３ｂは各ビット線に接続されるため、
Ｙセレクタ１３ａ，１３ｂよりもセル・アレイ側にレイ
アウトされ、書き込みトランジスタ１５ａ，１５ｂは、
データ線１９ａ，１９ｂに接続されるため、Ｙセレクタ
１３ａ，１３ｂよりもセル・アレイ１０ａ，１１ａから
離れた位置にレイアウトされる。これらの回路を制御す
るロウアドレス信号、制御信号、カラム選択信号、デー
タ線、ブロックアドレス信号、電源Ｖｐ、Ｖｄｄ／ＧＮ
Ｄは、リセットトランジスタ１３ａ，１３ｂ、Ｙセレク
タ１４ａ，１４ｂ、書き込みトランジスタ１５ａ，１５
ｂ、ブロックデコーダＢＬＫの上方に配置された第２層
メタル配線（２Ａｌ）により供給される。データ線１９
ａ，１９ｂは、書き込みトランジスタ１５ａ，１５ｂに
供給される制御信号の配線よりもセル・アレイ１０ａ，
１１ａから遠い位置に配線される。
ジスタ１３ａ，１３ｂは各ビット線に接続されるため、
Ｙセレクタ１３ａ，１３ｂよりもセル・アレイ側にレイ
アウトされ、書き込みトランジスタ１５ａ，１５ｂは、
データ線１９ａ，１９ｂに接続されるため、Ｙセレクタ
１３ａ，１３ｂよりもセル・アレイ１０ａ，１１ａから
離れた位置にレイアウトされる。これらの回路を制御す
るロウアドレス信号、制御信号、カラム選択信号、デー
タ線、ブロックアドレス信号、電源Ｖｐ、Ｖｄｄ／ＧＮ
Ｄは、リセットトランジスタ１３ａ，１３ｂ、Ｙセレク
タ１４ａ，１４ｂ、書き込みトランジスタ１５ａ，１５
ｂ、ブロックデコーダＢＬＫの上方に配置された第２層
メタル配線（２Ａｌ）により供給される。データ線１９
ａ，１９ｂは、書き込みトランジスタ１５ａ，１５ｂに
供給される制御信号の配線よりもセル・アレイ１０ａ，
１１ａから遠い位置に配線される。
【００４３】前記ブロックデコーダＢＬＤ１６ａ，１６
ｂの出力信号は、第１層メタル配線（１Ａｌ）でＹセレ
クタ１４ａ，１４ｂに供給される。ソースデコーダＳＯ
Ｄ（Ｌ／Ｄ）１８ａ，１８ｂの出力信号は、第１層メタ
ル配線２０ａ，２０ｂにより各セル・アレイ１０ａ，１
１ａに導かれる。この第１層メタル配線２０ａ，２０ｂ
は、第１、第２のセル・アレイ群１０、１１の各セル・
アレイ１０ａ，１１ａにそれぞれ設けられた書き込みト
ランジスタ１５ａ，１５ｂ，Ｙセレクタ１４ａ，１４
ｂ，リセットトランジスタ１３ａ，１３ｂの相互間、す
なわち、例えばセル・アレイ・ブロックのつなぎ部分の
スペースを利用して配置される。前記第１層メタル配線
２０ａ，２０ｂは、第２層メタル配線（２Ａｌ）２１
ａ，２１ｂを介して各セル・アレイ１０ａ，１１ａのソ
ース線ＳＬに接続される。各ソース線ＳＬは第１層メタ
ル配線である。セル・アレイ１０ａ，１１ａ中の各ソー
ス線を接続する第２層メタル配線（２Ａｌ）２１ａ，２
１ｂは、幅を広く設定できるため、低抵抗で電源を供給
できる。
ｂの出力信号は、第１層メタル配線（１Ａｌ）でＹセレ
クタ１４ａ，１４ｂに供給される。ソースデコーダＳＯ
Ｄ（Ｌ／Ｄ）１８ａ，１８ｂの出力信号は、第１層メタ
ル配線２０ａ，２０ｂにより各セル・アレイ１０ａ，１
１ａに導かれる。この第１層メタル配線２０ａ，２０ｂ
は、第１、第２のセル・アレイ群１０、１１の各セル・
アレイ１０ａ，１１ａにそれぞれ設けられた書き込みト
ランジスタ１５ａ，１５ｂ，Ｙセレクタ１４ａ，１４
ｂ，リセットトランジスタ１３ａ，１３ｂの相互間、す
なわち、例えばセル・アレイ・ブロックのつなぎ部分の
スペースを利用して配置される。前記第１層メタル配線
２０ａ，２０ｂは、第２層メタル配線（２Ａｌ）２１
ａ，２１ｂを介して各セル・アレイ１０ａ，１１ａのソ
ース線ＳＬに接続される。各ソース線ＳＬは第１層メタ
ル配線である。セル・アレイ１０ａ，１１ａ中の各ソー
ス線を接続する第２層メタル配線（２Ａｌ）２１ａ，２
１ｂは、幅を広く設定できるため、低抵抗で電源を供給
できる。
【００４４】前記ブロックアドレス信号、電源Ｖｐ、Ｖ
ｄｄ／ＧＮＤは、ブロックデコーダＢＬＤ１６ａ，１６
ｂ、ソースデコーダＳＯＤ１７a ，１７b ，１８ａ，１
８ｂの上方に配置された第２層メタル配線に供給される
ため、レイアウト面積の縮少に寄与している。
ｄｄ／ＧＮＤは、ブロックデコーダＢＬＤ１６ａ，１６
ｂ、ソースデコーダＳＯＤ１７a ，１７b ，１８ａ，１
８ｂの上方に配置された第２層メタル配線に供給される
ため、レイアウト面積の縮少に寄与している。
【００４５】この実施例に示した回路配置及び信号線の
レイアウトにより、セル・アレイ１０ａ，１１ａ、ロウ
デコーダ１２ａ，１２ｂ以外の全コア部の回路を第１、
第２のセル・アレイ群１０、１１の相互間に位置する領
域に集中させることが可能となる。
レイアウトにより、セル・アレイ１０ａ，１１ａ、ロウ
デコーダ１２ａ，１２ｂ以外の全コア部の回路を第１、
第２のセル・アレイ群１０、１１の相互間に位置する領
域に集中させることが可能となる。
【００４６】（第２の実施の形態）図２は、第２の実施
の形態を示すものであり、２重ワード線方式によるコア
部のレイアウトを示している。
の形態を示すものであり、２重ワード線方式によるコア
部のレイアウトを示している。
【００４７】第１のセル・アレイ群２１は、ロウグロー
バルデコーダ（ＲＧＤ）２１ａ，複数のセル・アレイ２
１ｂ、複数のロウローカルデコーダ（ＲＬＤ）２１ｃに
より構成され、第２のセル・アレイ群２２は、ロウグロ
ーバルデコーダ２２ａ，複数のセル・アレイ２２ｂ、複
数のロウローカルデコーダ２２ｃにより構成されてい
る。各セル・アレイ２１ｂ、２２ｂには、第１の実施の
形態と同様に、リッセトトランジスタ（Ｔｒ）２３ａ、
２３ｂ、Ｙセレクタ２４ａ、２４ｂ、書き込みトランジ
スタ（Ｔｒ）２５ａ、２５ｂが設けられている。第１の
セル・アレイ群２１の書き込みトランジスタ２５ａと第
２のセル・アレイ群２２の書き込みトランジスタ２５ｂ
との間に位置する領域に、ロウパーシャルデコーダ（Ｒ
ＰＤ）２６、ブロックデコーダ（ＢＬＤ）２７ａ，２７
ｂ、ソースデコーダ（ＳＯＤ（Ｌ／Ｄ／Ｃ））２８ａ、
２８ｂが配置されている。ソースデコーダ２８ａの出力
信号はロウローカルデコーダ２１ｃとリセットトランジ
スタ２３ａ，Ｙセレクタ２４ａ，書き込みトランジスタ
２５ａとにより形成されるスペースに配置された第１層
メタル配線２９ａによりセル・アレイ２１ｂに導入され
る。この第１層メタル配線２９ａは第２層メタル配線３
０ａを介して第１層メタル配線からなるソース線ＳＬに
接続されている。ロウパーシャルデコーダ２６，ブロッ
クデコーダ２７ａの出力信号は配線２９ａと同様に第１
層メタル配線３１ａを介してロウローカルデコーダ２１
ｃに導入される。ロウグローバルデコーダ２１ａの出力
信号と、ロウローカルデコーダ２１ｃの出力信号とによ
り、一本のワード線が選択される。
バルデコーダ（ＲＧＤ）２１ａ，複数のセル・アレイ２
１ｂ、複数のロウローカルデコーダ（ＲＬＤ）２１ｃに
より構成され、第２のセル・アレイ群２２は、ロウグロ
ーバルデコーダ２２ａ，複数のセル・アレイ２２ｂ、複
数のロウローカルデコーダ２２ｃにより構成されてい
る。各セル・アレイ２１ｂ、２２ｂには、第１の実施の
形態と同様に、リッセトトランジスタ（Ｔｒ）２３ａ、
２３ｂ、Ｙセレクタ２４ａ、２４ｂ、書き込みトランジ
スタ（Ｔｒ）２５ａ、２５ｂが設けられている。第１の
セル・アレイ群２１の書き込みトランジスタ２５ａと第
２のセル・アレイ群２２の書き込みトランジスタ２５ｂ
との間に位置する領域に、ロウパーシャルデコーダ（Ｒ
ＰＤ）２６、ブロックデコーダ（ＢＬＤ）２７ａ，２７
ｂ、ソースデコーダ（ＳＯＤ（Ｌ／Ｄ／Ｃ））２８ａ、
２８ｂが配置されている。ソースデコーダ２８ａの出力
信号はロウローカルデコーダ２１ｃとリセットトランジ
スタ２３ａ，Ｙセレクタ２４ａ，書き込みトランジスタ
２５ａとにより形成されるスペースに配置された第１層
メタル配線２９ａによりセル・アレイ２１ｂに導入され
る。この第１層メタル配線２９ａは第２層メタル配線３
０ａを介して第１層メタル配線からなるソース線ＳＬに
接続されている。ロウパーシャルデコーダ２６，ブロッ
クデコーダ２７ａの出力信号は配線２９ａと同様に第１
層メタル配線３１ａを介してロウローカルデコーダ２１
ｃに導入される。ロウグローバルデコーダ２１ａの出力
信号と、ロウローカルデコーダ２１ｃの出力信号とによ
り、一本のワード線が選択される。
【００４８】上記構成の説明は、第１のセル・アレイ群
２１側について行ったが、この構成は第２のセル・アレ
イ群２２側も同様である。
２１側について行ったが、この構成は第２のセル・アレ
イ群２２側も同様である。
【００４９】各回路の制御信号、カラム選択信号、電
源、データ線等は、第１の実施の形態と同様に、各回路
の上方に配置された第２層メタル配線により所要の回路
に導入される。したがって、第１の実施の形態と同様に
レイアウト面積を削減できる。
源、データ線等は、第１の実施の形態と同様に、各回路
の上方に配置された第２層メタル配線により所要の回路
に導入される。したがって、第１の実施の形態と同様に
レイアウト面積を削減できる。
【００５０】第２の実施の形態によれば、セル・アレ
イ、ロウグローバルデコーダ、ロウローカルデコーダ以
外の全コア部の回路をセル・アレイの相互間に位置する
領域に集中させることが可能となる。
イ、ロウグローバルデコーダ、ロウローカルデコーダ以
外の全コア部の回路をセル・アレイの相互間に位置する
領域に集中させることが可能となる。
【００５１】（第３の実施の形態）図３は、この発明の
第３の実施の形態を示している。この実施の形態におい
て、第１の実施の形態と同一部分には同一符号を付し、
異なる部分についてのみ説明する。
第３の実施の形態を示している。この実施の形態におい
て、第１の実施の形態と同一部分には同一符号を付し、
異なる部分についてのみ説明する。
【００５２】この実施の形態では、ソースデコーダ（Ｓ
ＯＤ（Ｌ／Ｄ））３１ａをロウローカルデコーダ２１ｃ
とリセットトランジスタ２３ａ，Ｙセレクタ２４ａ，書
き込みトランジスタ２５ａとにより形成される領域に配
置している。
ＯＤ（Ｌ／Ｄ））３１ａをロウローカルデコーダ２１ｃ
とリセットトランジスタ２３ａ，Ｙセレクタ２４ａ，書
き込みトランジスタ２５ａとにより形成される領域に配
置している。
【００５３】ソースデコーダ（ＳＯＤ（Ｌ／Ｄ））３１
ａは、サイズの大きなトランジスタにより構成されてい
る。したがって、この回路を上記領域にレイアウトする
ことにより、コア部のスペースをより有効且つ効率的に
活用することが可能となる。
ａは、サイズの大きなトランジスタにより構成されてい
る。したがって、この回路を上記領域にレイアウトする
ことにより、コア部のスペースをより有効且つ効率的に
活用することが可能となる。
【００５４】（第４の実施の形態）図４及び図５は、変
則ブロックに対応したコア部のレイアウトを示してい
る。この実施の形態は、図１３に示す従来の変則ブロッ
クにおいて、Ｈｉ／ＤｉセレクタとＢＬＫｉセレクタの
間にレイアウトされていたサブ・データ線によるレイア
ウトの増分を、データ線とサブ・データ線に分割するこ
とにより解消している。すなわち、図４において、デー
タ線４１は、変則ブロックＢＬＫ（１５）に沿って配置
され、サブ・データ線４２は、データ線４１の延長上を
変則ブロックＢＬＫ（１５）、ＢＬＫ（１６）、ＢＬＫ
（１７）、ＢＬＫ（１８）に沿って配置されている。
則ブロックに対応したコア部のレイアウトを示してい
る。この実施の形態は、図１３に示す従来の変則ブロッ
クにおいて、Ｈｉ／ＤｉセレクタとＢＬＫｉセレクタの
間にレイアウトされていたサブ・データ線によるレイア
ウトの増分を、データ線とサブ・データ線に分割するこ
とにより解消している。すなわち、図４において、デー
タ線４１は、変則ブロックＢＬＫ（１５）に沿って配置
され、サブ・データ線４２は、データ線４１の延長上を
変則ブロックＢＬＫ（１５）、ＢＬＫ（１６）、ＢＬＫ
（１７）、ＢＬＫ（１８）に沿って配置されている。
【００５５】図１４に示す従来例では、センスアンプ１
４６に近いコア部に変則ブロックＢＬＫ（１５）−ＢＬ
Ｋ（１８）が配置されているため、サブ・データ線１４
３とデータ線１４４が重複し、レイアウトが増大してい
た。
４６に近いコア部に変則ブロックＢＬＫ（１５）−ＢＬ
Ｋ（１８）が配置されているため、サブ・データ線１４
３とデータ線１４４が重複し、レイアウトが増大してい
た。
【００５６】これに対して、この実施の形態では、変則
ブロックＢＬＫ（１５）−ＢＬＫ（１８）をセンスアン
プ５１から最も遠い位置にレイアウトしている。各変則
ブロックは隣接してレイアウトされ、これら中で最もセ
ンスアンプ５１に近い変則ブロックＢＬＫ（１５）のＹ
セレクタ５２はブロックセレクタ（ＢＬＫｉ）５３を有
している。このブロックセレクタ５３を介してデータ線
４１と、サブ・データ線４２がＹセレクタ５２の外部に
引き出される。その他の変則ブロックＢＬＫ（１６）〜
ＢＬＫ（１８）には、サブ・データ線４２のみがＹセレ
クタ（Ｈｉ／Ｄｉセレクタ）を介してセル・アレイに接
続される。
ブロックＢＬＫ（１５）−ＢＬＫ（１８）をセンスアン
プ５１から最も遠い位置にレイアウトしている。各変則
ブロックは隣接してレイアウトされ、これら中で最もセ
ンスアンプ５１に近い変則ブロックＢＬＫ（１５）のＹ
セレクタ５２はブロックセレクタ（ＢＬＫｉ）５３を有
している。このブロックセレクタ５３を介してデータ線
４１と、サブ・データ線４２がＹセレクタ５２の外部に
引き出される。その他の変則ブロックＢＬＫ（１６）〜
ＢＬＫ（１８）には、サブ・データ線４２のみがＹセレ
クタ（Ｈｉ／Ｄｉセレクタ）を介してセル・アレイに接
続される。
【００５７】図４及び図５に示すように、サブ・データ
線４２はデータ線４１の延長上に配置され、図１３、図
１４に示すように、サブ・データ線４２とデータ線４１
とを並列してレイアウトすることがない。したがって、
従来のような無駄な空きスペースが生じることを防止で
き、チップ面積を縮小できる。
線４２はデータ線４１の延長上に配置され、図１３、図
１４に示すように、サブ・データ線４２とデータ線４１
とを並列してレイアウトすることがない。したがって、
従来のような無駄な空きスペースが生じることを防止で
き、チップ面積を縮小できる。
【００５８】（第５の実施の形態）図６及び図７は、こ
の発明の第５の実施の形態を示している。この実施の形
態は、従来、チップの周辺に分散して配置していた周辺
回路を一箇所に集中配置することにより、周辺回路の効
率的なレイアウトを可能としている。
の発明の第５の実施の形態を示している。この実施の形
態は、従来、チップの周辺に分散して配置していた周辺
回路を一箇所に集中配置することにより、周辺回路の効
率的なレイアウトを可能としている。
【００５９】図６において、チップ６０の長手方向一端
部には、データの入出力に使用される複数のＩ／Ｏパッ
ド６１が配置され、長手方向他端部には、アドレス信号
や制御信号を授受する複数の入出力パッド６２が配置さ
れている。これらパッド６１、６２の相互間に、周辺回
路６３、６４、６５、６６、センスアンプ６７、各種デ
コーダ、セル・アレイ等が配置される。集中的に配置す
る周辺回路６３−６６は、Ｉ／Ｏパッド６１の近傍にレ
イアウトされ、これらＩ／Ｏパッド６１から遠方に配置
された入出力パッド６２の近傍には、入力初段のバッフ
ァ回路、もしくは最終段のバッファ回路等、最少限の回
路を含む周辺回路６８、及びコア部が変則ブロックを有
する場合は変則ブロック用デコーダ回路６９がレイアウ
トされる。これら周辺回路６８、及びデコーダ回路６９
は、入出力パッド６２と変則ブロックのレイアウトによ
り発生した空きスペースを利用してレイアウトし、チッ
プ面積の増大が最少限に抑えられる。
部には、データの入出力に使用される複数のＩ／Ｏパッ
ド６１が配置され、長手方向他端部には、アドレス信号
や制御信号を授受する複数の入出力パッド６２が配置さ
れている。これらパッド６１、６２の相互間に、周辺回
路６３、６４、６５、６６、センスアンプ６７、各種デ
コーダ、セル・アレイ等が配置される。集中的に配置す
る周辺回路６３−６６は、Ｉ／Ｏパッド６１の近傍にレ
イアウトされ、これらＩ／Ｏパッド６１から遠方に配置
された入出力パッド６２の近傍には、入力初段のバッフ
ァ回路、もしくは最終段のバッファ回路等、最少限の回
路を含む周辺回路６８、及びコア部が変則ブロックを有
する場合は変則ブロック用デコーダ回路６９がレイアウ
トされる。これら周辺回路６８、及びデコーダ回路６９
は、入出力パッド６２と変則ブロックのレイアウトによ
り発生した空きスペースを利用してレイアウトし、チッ
プ面積の増大が最少限に抑えられる。
【００６０】この時、周辺回路６８と集中配置された周
辺回路６３、６４、６５、６６等との間の信号は、殆ど
が入力及び出力信号とその制御信号であり、チップの長
手方向両端間に配置される信号配線の本数を抑えること
ができる。
辺回路６３、６４、６５、６６等との間の信号は、殆ど
が入力及び出力信号とその制御信号であり、チップの長
手方向両端間に配置される信号配線の本数を抑えること
ができる。
【００６１】集中配置する領域において、センス・アン
プ６７はコア部に隣接してレイアウトされ、Ｉ／Ｏ系入
出力バッファ回路（Ｉ／Ｏ制御回路）を含む周辺回路６
５、６６はＩ／Ｏパッド６１に隣接してレイアウトされ
る。その他の回路は２グループに分けてレイアウトされ
る。すなわち、第１のグループとしての周辺回路６３に
は、アドレス信号、リダンダンシー回路、制御系回路、
自動制御系、コマンド系回路がまとめてレイアウトされ
る。第２のグループとしての周辺回路６４には、チャー
ジポンプ（Ｃ．Ｐ）回路、電源コントロール回路等の電
源回路がまとめてレイアウトされる。
プ６７はコア部に隣接してレイアウトされ、Ｉ／Ｏ系入
出力バッファ回路（Ｉ／Ｏ制御回路）を含む周辺回路６
５、６６はＩ／Ｏパッド６１に隣接してレイアウトされ
る。その他の回路は２グループに分けてレイアウトされ
る。すなわち、第１のグループとしての周辺回路６３に
は、アドレス信号、リダンダンシー回路、制御系回路、
自動制御系、コマンド系回路がまとめてレイアウトされ
る。第２のグループとしての周辺回路６４には、チャー
ジポンプ（Ｃ．Ｐ）回路、電源コントロール回路等の電
源回路がまとめてレイアウトされる。
【００６２】このとき、各周辺回路６３、６４はできる
だけ正方形に近い形状にレイアウトする。各周辺回路６
３、６４の一辺は、ほぼチップ６０のＩ／Ｏパッド６１
が並ぶ辺を２分割した長さを有している。つまり、電源
系周辺回路６４のレイアウトの幅と、周辺回路６３のレ
イアウト幅の和は、Ｉ／Ｏパッド６１が並ぶチップの辺
の長さにほぼ等しい。
だけ正方形に近い形状にレイアウトする。各周辺回路６
３、６４の一辺は、ほぼチップ６０のＩ／Ｏパッド６１
が並ぶ辺を２分割した長さを有している。つまり、電源
系周辺回路６４のレイアウトの幅と、周辺回路６３のレ
イアウト幅の和は、Ｉ／Ｏパッド６１が並ぶチップの辺
の長さにほぼ等しい。
【００６３】周辺回路６３では、各回路、ブロック間の
信号配線を最少とし、周辺回路６４では、電源配線を最
短として容量、抵抗成分を削減し、ノイズの発生を抑え
る。また、領域が正方形に近い形状であるため、長方形
の場合に比べて、二次元方向に余裕がある。このため、
ブロック配置に自由度が生まれ、チャージポンプ回路の
ような多段の回路は集中配置することで、各回路の特性
に合せた最適レイアウトが可能であるとともに、信号配
線、電源配線を最短としてレイアウト面積の減少を図る
ことができる。
信号配線を最少とし、周辺回路６４では、電源配線を最
短として容量、抵抗成分を削減し、ノイズの発生を抑え
る。また、領域が正方形に近い形状であるため、長方形
の場合に比べて、二次元方向に余裕がある。このため、
ブロック配置に自由度が生まれ、チャージポンプ回路の
ような多段の回路は集中配置することで、各回路の特性
に合せた最適レイアウトが可能であるとともに、信号配
線、電源配線を最短としてレイアウト面積の減少を図る
ことができる。
【００６４】図７は、上記周辺回路６４の一例を示すも
のであり、電源系レイアウトの詳細を示している。同図
を用いて、上述したノイズの発生を抑える電源配線につ
いて説明する。
のであり、電源系レイアウトの詳細を示している。同図
を用いて、上述したノイズの発生を抑える電源配線につ
いて説明する。
【００６５】周辺回路６４は、フラッシュＥＥＰＲＯＭ
の動作に必要な、電圧を発生する複数のチャージポンプ
回路７１、７２、７３と、電源をコントロールするため
の周辺回路７４を有している。各チャージポンプ回路７
１、７２、７３には、チャージポンプ回路を構成するキ
ャパシタを駆動するバッファ回路としてのＣ．Ｐバッフ
ァ７５、７６、７７が接続されている。
の動作に必要な、電圧を発生する複数のチャージポンプ
回路７１、７２、７３と、電源をコントロールするため
の周辺回路７４を有している。各チャージポンプ回路７
１、７２、７３には、チャージポンプ回路を構成するキ
ャパシタを駆動するバッファ回路としてのＣ．Ｐバッフ
ァ７５、７６、７７が接続されている。
【００６６】電源系の回路において、動作中に特に大き
なノイズの発生源となるのは、チャージポンプ回路のキ
ャパシタを駆動するＣ．Ｐバッファである。この実施の
形態では、各Ｃ．Ｐバッファ７５、７６、７７を各チャ
ージポンプ回路７１、７２、７３に対して、Ｉ／Ｏパッ
ド６１側にレイアウトし、Ｉ／Ｏバッファ用Ｖｄｄパッ
ドから電位Ｖｄｄを各Ｃ．Ｐバッファ７５、７６、７７
に供給している。他の回路や周辺回路７４には、内部電
位用Ｖｄｄパッドから電位Ｖｄｄを供給している。この
ように、チャージポンプ回路と他の回路とを別々のパッ
ドから供給される電位で駆動しているため、キャパシタ
を駆動する電流によるノイズの影響を他の回路は受けな
くなる。
なノイズの発生源となるのは、チャージポンプ回路のキ
ャパシタを駆動するＣ．Ｐバッファである。この実施の
形態では、各Ｃ．Ｐバッファ７５、７６、７７を各チャ
ージポンプ回路７１、７２、７３に対して、Ｉ／Ｏパッ
ド６１側にレイアウトし、Ｉ／Ｏバッファ用Ｖｄｄパッ
ドから電位Ｖｄｄを各Ｃ．Ｐバッファ７５、７６、７７
に供給している。他の回路や周辺回路７４には、内部電
位用Ｖｄｄパッドから電位Ｖｄｄを供給している。この
ように、チャージポンプ回路と他の回路とを別々のパッ
ドから供給される電位で駆動しているため、キャパシタ
を駆動する電流によるノイズの影響を他の回路は受けな
くなる。
【００６７】しかも、上記周辺回路６４は、略正方形状
とされ、各チャージポンプ回路７１、７２、７３はＩ／
Ｏパッド６１の並び方向に配置されている。したがっ
て、３つのＣ．Ｐバッファ７５、７６、７７に対して電
源配線を共用でき、配線スペースを削減できる。
とされ、各チャージポンプ回路７１、７２、７３はＩ／
Ｏパッド６１の並び方向に配置されている。したがっ
て、３つのＣ．Ｐバッファ７５、７６、７７に対して電
源配線を共用でき、配線スペースを削減できる。
【００６８】図８は、チャージポンプ回路７１の一例を
示している。チャージポンプ回路７１において、電源と
出力ノード間にはダイオード接続された複数のトランジ
スタ８１が直列接続されている。これらトランジスタの
各接続ノードにはキャパシタ８２の一端が接続されてい
る。Ｃ．Ｐバッファ７５は発振器（ＯＳＣ）８３の出力
信号を各キャパシタ８２の他端に供給する。
示している。チャージポンプ回路７１において、電源と
出力ノード間にはダイオード接続された複数のトランジ
スタ８１が直列接続されている。これらトランジスタの
各接続ノードにはキャパシタ８２の一端が接続されてい
る。Ｃ．Ｐバッファ７５は発振器（ＯＳＣ）８３の出力
信号を各キャパシタ８２の他端に供給する。
【００６９】尚、この発明は、上記実施の形態に限定さ
れるものではなく、この発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
れるものではなく、この発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
【００７０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、セル・アレイ、ロウデコーダ以外の回路、二重ワー
ド線方式の場合はセル・アレイ、ロウグローバルデコー
ダ、ロウローカルデコーダ以外の回路を第１のセル・ア
レイ群と第２のセル・アレイ群との相互間に位置する領
域に配置している。したがって、各回路ブロック間で共
通な電源を共用することが可能であるためレイアウト面
積を削減できるとともに、各回路ブロック間で共通なア
ドレス、制御信号を共有できるためさらにレイアウト面
積を削減できる。しかも、各回路ブロック間で共通な基
板電位、ウエル電位の回路を同一領域にレイアウトする
ことによるレイアウト面積の削減も期待できる。
ば、セル・アレイ、ロウデコーダ以外の回路、二重ワー
ド線方式の場合はセル・アレイ、ロウグローバルデコー
ダ、ロウローカルデコーダ以外の回路を第１のセル・ア
レイ群と第２のセル・アレイ群との相互間に位置する領
域に配置している。したがって、各回路ブロック間で共
通な電源を共用することが可能であるためレイアウト面
積を削減できるとともに、各回路ブロック間で共通なア
ドレス、制御信号を共有できるためさらにレイアウト面
積を削減できる。しかも、各回路ブロック間で共通な基
板電位、ウエル電位の回路を同一領域にレイアウトする
ことによるレイアウト面積の削減も期待できる。
【００７１】また、変則ブロックを有する半導体記憶装
置では、変則ブロックをセンスアンプから最も離れた領
域に配置することにより、データ線とサブ・データ線が
並行してレイアウトされることを防止でき、無駄な空き
スペースの発生を抑えてコア部のレイアウト面積を削減
できる。
置では、変則ブロックをセンスアンプから最も離れた領
域に配置することにより、データ線とサブ・データ線が
並行してレイアウトされることを防止でき、無駄な空き
スペースの発生を抑えてコア部のレイアウト面積を削減
できる。
【００７２】さらに、入力バッファ及び出力バッファを
除く全周辺回路をチップの一箇所に集中して配置するこ
とにより、周辺回路の効率的なレイアウトを行うことが
でき、チップレイアウト面積の大幅な縮少を実現でき
る。
除く全周辺回路をチップの一箇所に集中して配置するこ
とにより、周辺回路の効率的なレイアウトを行うことが
でき、チップレイアウト面積の大幅な縮少を実現でき
る。
【図１】この発明の第１の実施の形態を示す構成図。
【図２】この発明の第２の実施の形態を示す構成図。
【図３】この発明の第３の実施の形態を示す構成図。
【図４】この発明の第４の実施の形態を示す構成図。
【図５】この発明の第５の実施の形態を示す構成図。
【図６】この発明の第６の実施の形態を示す構成図。
【図７】図６の一部を拡大して示す構成図。
【図８】図７の一部を示す回路図。
【図９】従来の半導体記憶装置を示す回路図。
【図１０】従来の半導体記憶装置のレイアウトを示す構
成図。
成図。
【図１１】従来の半導体記憶装置のレイアウトを示す構
成図。
成図。
【図１２】従来の半導体記憶装置のレイアウトを示す構
成図。
成図。
【図１３】従来の半導体記憶装置のレイアウトを示す構
成図。
成図。
【図１４】従来の半導体記憶装置のレイアウトを示す構
成図。
成図。
【図１５】従来の半導体記憶装置のレイアウトを示す構
成図。
成図。
１０，１１，２１，２２…第１、第２のセル・アレイ
群、 １０ａ，１１ａ，２１ｂ，２２ｂ…セル・アレイ、 １２ａ，１２ｂ…ロウデコーダ、 １３ａ，１３ｂ…リセットトランジスタ、 １４ａ，１４ｂ，５２…Ｙセレクタ、 １５ａ，１５ｂ…書き込みトランジスタ、 １６ａ，１６ｂ、５３…ブロックデコーダ、 １７ａ，１７ｂ，１８ａ，１８ｂ…ソースデコーダ、 １９ａ，１９ｂ，４１…データ線、 ２１ａ，２２ａ…ロウグローバルデコーダ、 ２１ｃ，２２ｃ…ロウローカルデコーダ、 ２６ａ…ロウパーシャルデコーダ、 ４２…サブ・データ線、 ５１、６７…センスアンプ、 ６０…チップ、 ６１…Ｉ／Ｏパッド、 ６２…入出力パッド、 ６３，６４，６５，６６，６８…周辺回路、 ７１，７２，７３…チャージポンプ回路、 ７５，７６，７７…Ｃ．Ｐバッファ。
群、 １０ａ，１１ａ，２１ｂ，２２ｂ…セル・アレイ、 １２ａ，１２ｂ…ロウデコーダ、 １３ａ，１３ｂ…リセットトランジスタ、 １４ａ，１４ｂ，５２…Ｙセレクタ、 １５ａ，１５ｂ…書き込みトランジスタ、 １６ａ，１６ｂ、５３…ブロックデコーダ、 １７ａ，１７ｂ，１８ａ，１８ｂ…ソースデコーダ、 １９ａ，１９ｂ，４１…データ線、 ２１ａ，２２ａ…ロウグローバルデコーダ、 ２１ｃ，２２ｃ…ロウローカルデコーダ、 ２６ａ…ロウパーシャルデコーダ、 ４２…サブ・データ線、 ５１、６７…センスアンプ、 ６０…チップ、 ６１…Ｉ／Ｏパッド、 ６２…入出力パッド、 ６３，６４，６５，６６，６８…周辺回路、 ７１，７２，７３…チャージポンプ回路、 ７５，７６，７７…Ｃ．Ｐバッファ。
Claims (20)
- 【請求項１】 セルアレイの配置されているコア部内に
複数のセル・アレイとロウデコーダを含む第１のセル・
アレイ群と、 この第１のセル・アレイ群と並行して配された第２のセ
ル・アレイ群とを具備し、 前記コア部内では、前記ロウデコーダ及びセル・アレイ
を除く全回路ブロックが、前記第１、第２のセル・アレ
イ群の相互間に位置する領域にレイアウトされることを
特徴とする半導体記憶装置。 - 【請求項２】 前記回路ブロックは、前記セル・アレイ
のビット線をリセットするリセットトランジスタ、ビッ
ト線を選択するＹセレクタ、書き込み時にメモリセルの
ビット線に高電圧印加する書き込みトランジスタを含
み、セル・アレイに近い側よりリセットトランジスタ、
Ｙセレクタ、書き込みトランジスタの順にレイアウトさ
れていることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】 前記回路ブロックは、前記セル・アレイ
のビット線をリセットするリセットトランジスタ、ビッ
ト線を選択するＹセレクタ、書き込み時にメモリセルの
ビット線に高電圧印加する書き込みトランジスタ、前記
セル・アレイを選択するブロックデコーダ、メモリセル
にソース線を介してソース電位を供給するソースデコー
ダを含み、前記ブロックデコーダ、ソースデコーダは、
前記書き込みトランジスタより、セル・アレイから離れ
た領域にレイアウトされることを特徴とする請求項１又
は２の何れかに記載の半導体記憶装置。 - 【請求項４】 前記ソースデコーダの出力端は、第１層
メタル配線により前記セル・アレイ内の前記ソース線に
接続され、セル・アレイ内の各ソース線は第２層メタル
配線により互いに接続されていることを特徴とする請求
項３記載の半導体記憶装置。 - 【請求項５】 二重ワード線方式の半導体記憶装置であ
って、 複数のセル・アレイと、これらセル・アレイのワード線
を選択するロウローカルデコーダと、このロウローカル
デコーダを選択するロウグローバルデコーダとを含む第
１のセル・アレイ群と、 複数のセル・アレイと、これらセル・アレイのワード線
を選択するロウローカルデコーダと、このロウローカル
デコーダを選択するロウグローバルデコーダとを含む第
２のセル・アレイ群とを具備し、 前記ロウローカルデコーダに供給される選択信号を出力
するロウパーシャルデコーダを含む回路ブロックを前記
第１、第２のセル・アレイ群の相互間に位置する領域に
レイアウトすることを特徴とする半導体記憶装置。 - 【請求項６】 前記回路ブロックは、前記セル・アレイ
のビット線をリセットするリセットトランジスタ、ビッ
ト線を選択するＹセレクタ、書き込み時にメモリセルの
ビット線に高電圧印加する書き込みトランジスタを含
み、セル・アレイに近い側よりリセットトランジスタ、
Ｙセレクタ、書き込みトランジスタの順にレイアウトさ
れていることを特徴とする請求項５記載の半導体記憶装
置。 - 【請求項７】 前記回路ブロックは、前記セル・アレイ
のビット線をリセットするリセットトランジスタ、ビッ
ト線を選択するＹセレクタ、書き込み時にメモリセルの
ビット線に高電圧印加する書き込みトランジスタ、前記
セル・アレイを選択するブロックデコーダ、メモリセル
にソース線を介してソース電位を供給するソースデコー
ダ、前記ロウパーシャルデコーダを含み、前記ブロック
デコーダ、ソースデコーダ、ロウパーシャルデコーダ
は、前記書き込みトランジスタより、セル・アレイから
離れた領域にレイアウトされることを特徴とする請求項
５又は６の何れかに記載の半導体記憶装置。 - 【請求項８】 前記ソースデコーダの出力端は、第１層
メタル配線により前記セル・アレイ内の前記ソース線に
接続され、セル・アレイ内の各ソース線は第２層メタル
配線により互いに接続されていることを特徴とする請求
項７記載の半導体記憶装置。 - 【請求項９】 前記回路ブロックは、前記セル・アレイ
のビット線をリセットするリセットトランジスタ、ビッ
ト線を選択するＹセレクタ、書き込み時にメモリセルの
ビット線に高電圧印加する書き込みトランジスタを含
み、ブロックデコーダ、ロウパーシャルデコーダ、ソー
スデコーダのコントロール回路は、前記書き込みトラン
ジスタより、セル・アレイから離れた領域にレイアウト
され、前記ソースデコーダのロード／ドライバ回路はロ
ウローカルデコーダの近傍の領域にレイアウトされるこ
とを特徴とする請求項５又は６の何れかに記載の半導体
記憶装置。 - 【請求項１０】 前記ソースデコーダの出力端は、第１
層メタル配線により前記セル・アレイ内の前記ソース線
に接続され、セル・アレイ内の各ソース線は第２層メタ
ル配線により互いに接続されていることを特徴とする請
求項９記載の半導体記憶装置。 - 【請求項１１】 前記第１、第２のセル・アレイ及び前
記回路ブロックは、第２層メタル配線により電源が供給
されることを特徴とする請求項１又は５の何れかに記載
の半導体記憶装置。 - 【請求項１２】 大きなサイズの均等ブロックを含む第
１のセル・アレイと、 この均等ブロックより小さなサイズの変則ブロックを含
む第２のセル・アレイと、 セル・アレイのブロックを選択するブロックセレクタ
と、ブロック内のカラムを選択するカラムセレクタから
構成されたＹセレクタと、 前記均等ブロックに沿って配置され、前記Ｙセレクタに
より選択されたカラムとセンスアンプとを接続するデー
タ線と、 前記データ線の延長線上で、前記変則ブロックに沿って
配置され、前記カラムセレクタを介して選択されたカラ
ムに接続されるとともに、前記ブロックセレクタを介し
てデータ線に接続されるサブ・データ線と、を具備し、 前記均等ブロックを前記センスアンプの近傍に配置し、
変則ブロックをセンスアンプから離れた領域にレイアウ
トすることを特徴とする半導体記憶装置。 - 【請求項１３】 前記複数の変則ブロックのうち、最も
センスアンプに近い変則ブロックはカラムセレクタ及び
ブロックセレクタを有し、その他の変則ブロックはカラ
ムセレクタのみ有することを特徴とする請求項１２記載
の半導体記憶装置。 - 【請求項１４】 前記均等ブロック側より配線されたデ
ータ線は最もセンスアンプに近い変則ブロックに付設さ
れているブロックセレクタに入力され、データ線は終端
し、前記ブロックセレクタの出力であるサブ・データ線
は、前記変則ブロックに付設されたカラムセレクタに接
続されるとともに、他の変則ブロック側に配線され、他
の変則ブロックのカラムセレクタに接続されることを特
徴とする請求項１２又は１３の何れかに記載の半導体記
憶装置。 - 【請求項１５】 セル・アレイを含むコア部、入力パッ
ド、出力パッド及び周辺回路を有する半導体記憶装置で
あって、 前記入力パッド及びこの入力パッドに接続される入力初
段回路、前記出力パッド及びこの出力パッドに接続され
る出力最終段回路以外の全ての周辺回路をチップの１ケ
所に集中してレイアウトすることを特徴とする半導体記
憶装置。 - 【請求項１６】 前記周辺回路は、少なくとも電源回路
を含む第１の周辺回路と、データの入出力を制御するＩ
／Ｏ制御回路を含む第２の周辺回路と、メモリセルから
読み出された信号を増幅するセンスアンプとを含み、前
記センスアンプは前記コア部に隣接してレイアウトさ
れ、第２の周辺回路はデータ入出力用のＩ／Ｏパッドに
隣接してレイアウトされることを特徴とする請求項１５
記載の半導体記憶装置。 - 【請求項１７】 前記第２の周辺回路がレイアウトされ
る領域は、前記Ｉ／Ｏパッドが並ぶチップの辺を２分割
した長さと略等しい一辺を有する略正方形状を成すこと
を特徴とする請求項１６記載の半導体記憶装置。 - 【請求項１８】 前記電源回路は、チャージポンプ回路
と電源コントロール回路を含み、前記チャージポンプ回
路はキャパシタとダイオード接続されたトランジスタと
前記キャパシタを駆動するバッファ回路とオシレータ回
路から構成され、前記キャパシタを駆動するバッファ回
路の電源は、Ｉ／Ｏ制御回路用の電源であることを特徴
とする請求項１６記載の半導体記憶装置。 - 【請求項１９】 チャージポンプ回路は、前記第２の周
辺回路内で前記Ｉ／Ｏパッドの近傍にレイアウトされる
ことを特徴とする請求項１８記載の半導体記憶装置。 - 【請求項２０】 前記チャージポンプ回路のうち前記バ
ッファ回路が最もＩ／Ｏパッドの近傍にレイアウトされ
ることを特徴とする請求項１８記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4437397A JP3559415B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
| TW090125788A TWI235494B (en) | 1997-02-27 | 1998-02-16 | Semiconductor memory |
| TW087102121A TW476163B (en) | 1997-02-27 | 1998-02-16 | Semiconductor memory device |
| US09/030,997 US6064618A (en) | 1997-02-27 | 1998-02-26 | Semiconductor memory device having improved cell array layout |
| KR1019980006078A KR100300697B1 (ko) | 1997-02-27 | 1998-02-26 | 반도체기억장치 |
| US09/544,293 US6205045B1 (en) | 1997-02-27 | 2000-04-06 | Semiconductor memory device having improved cell array layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4437397A JP3559415B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242433A true JPH10242433A (ja) | 1998-09-11 |
| JP3559415B2 JP3559415B2 (ja) | 2004-09-02 |
Family
ID=12689712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4437397A Expired - Lifetime JP3559415B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6064618A (ja) |
| JP (1) | JP3559415B2 (ja) |
| KR (1) | KR100300697B1 (ja) |
| TW (2) | TW476163B (ja) |
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|---|---|---|---|---|
| KR100402344B1 (ko) * | 1999-02-08 | 2003-10-17 | 산요덴키가부시키가이샤 | 반도체 메모리 장치 |
| JP2009033099A (ja) * | 2007-07-24 | 2009-02-12 | Toshiba Corp | 半導体記憶装置 |
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| KR100326268B1 (ko) * | 1998-10-28 | 2002-05-09 | 박종섭 | 디코딩시의동작마진확보를위한디코딩장치및그방법 |
| KR100308480B1 (ko) * | 1999-07-13 | 2001-11-01 | 윤종용 | 고집적화에 적합한 행 디코딩 구조를 갖는 플래시 메모리 장치 |
| JP3761389B2 (ja) * | 2000-05-31 | 2006-03-29 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| KR100335504B1 (ko) * | 2000-06-30 | 2002-05-09 | 윤종용 | 제어 및 어드레스 버스를 공유하는 2채널 메모리 시스템및 이에 채용되는 메모리 모듈 |
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| US6825509B1 (en) | 2001-11-26 | 2004-11-30 | Corrent Corporation | Power distribution system, method, and layout for an electronic device |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US6064618A (en) | 2000-05-16 |
| JP3559415B2 (ja) | 2004-09-02 |
| KR19980071735A (ko) | 1998-10-26 |
| KR100300697B1 (ko) | 2001-10-27 |
| TW476163B (en) | 2002-02-11 |
| US6205045B1 (en) | 2001-03-20 |
| TWI235494B (en) | 2005-07-01 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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