KR100402344B1 - 반도체 메모리 장치 - Google Patents

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KR100402344B1 KR10-2000-0005584A KR20000005584A KR100402344B1 KR 100402344 B1 KR100402344 B1 KR 100402344B1 KR 20000005584 A KR20000005584 A KR 20000005584A KR 100402344 B1 KR100402344 B1 KR 100402344B1
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Abstract

본 발명은 제1 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제1 매트와, 제1 수보다 많은 제2 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제2 매트와, 상기 제1 및 제2 매트에 각각 접속되어, 상기 제1 및 제2 매트의 회로 동작을 제어하는 주변 회로를 구비하고, 상기 제1 및 제2 매트를 반도체 기판 상에 서로 평행하게 배치함과 함께, 상기 제1 매트의 단부에 인접하여 상기 주변 회로 중 적어도 일부를 배치한 것을 특징으로 하는 반도체 메모리 장치를 제공한다. 본 발명에 따르면, 2종류의 길이의 매트를 혼재하여 배치함으로써, 전체의 블럭의 수를 기억 데이타의 비트수에 적합시키면서, 매트의 수를 자유롭게 선택할 수 있게 된다. 그리고, 컬럼 방향의 길이가 짧은 매트를 배치하여 빈 영역에 주변 회로를 배치하도록 함으로써, 쓸데 없는 영역을 없애어 칩 면적의 증대를 억제할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 메모리 셀을 칩 상에 효율적으로 배치하여, 원하는 칩 사이즈를얻을 수 있도록 한 반도체 메모리 장치에 관한 것이다.
도 1은, 반도체 메모리 장치의 개략적인 구성을 나타내는 평면도이다.
메모리 셀은, 소정의 수만큼 행렬 배치되고, 각 행마다 워드선이 접속됨과 함께, 각 열마다 비트선이 접속되고, 메모리 셀 블럭 B를 구성한다. 예를 들면, 하나의 블럭 B에, 메모리 셀이 128행×256열만 배치되고, 약 32K 비트의 기억 용량을 얻고 있다. 블럭 B는, 소정의 수마다 일렬로 배치되고, 매트 M을 구성하고 있다. 이 매트 M은, 양끝을 갖추도록 함으로써 복수가 서로 평행하게 배치된다. 도 1에서는, 블럭 B11∼B84를 4개씩 배치하여 8개의 매트 M1∼M8이 형성되어 있다. 따라서, 32K 비트의 기억 용량을 갖는 블럭 B11∼B84가, 4×8(32) 블럭 배치되어 합계로 1M 비트의 기억 용량을 얻고 있다.
주변 회로 P1, P2는, 매트 M1∼M8에 접속하여 배치된다. 이 주변 회로 P1, P2는, 매트 M1∼M8 내의 특정한 메모리 셀을 지정하기 위한 디코더, 지정한 메모리 셀에 대해 데이타의 기록 및 판독을 행하는 증폭기등을 포함한다. 각 매트 M1∼M8에서는, 각 블럭 B11∼B84 내의 메모리 셀이, 컬럼 방향으로 비트선을 공유하고, 로우 방향으로 워드선을 공유한다. 이에 따라, 어드레스 데이타에 응답하여 행(워드선) 및 열(비트선)을 지정하면, 특정한 메모리 셀이 지정되고, 라이트 증폭기 또는 감지 증폭기가 회로적으로 접속되어 데이타의 기록 또는 판독이 행해진다.
일반적인 반도체 메모리 장치에서는, 기억하는 데이타가 통상 2n비트(n은 자연수)이기 때문에, 매트의 배열수나, 각 블럭 내의 메모리 셀의 배열수가 2n으로 설정된다. 이 때문에, 도 1에 도시된 바와 같이, 블럭 B11∼B84를 4개씩 8개로 배치하는 것 외에는, 도 2에 도시된 바와 같이 동일한 32개의 블럭 B11∼B48을 8개씩 배치함으로써, 4개의 매트 M1∼M4를 형성하도록 하고 있다.
반도체 메모리 장치의 경우, 메모리 셀의 형상은 모두 원칙적으로 균등하기 때문에, 블럭 내의 메모리 셀의 배열수가 결정되면, 블럭의 크기도 결정된다. 동시에, 매트의 배열수가 결정되면, 장치 전체, 즉 칩 사이즈가 결정되게 된다. 이 때문에, 칩 사이즈는, 블럭의 배열 상태에 따라 결정되게 되고, 메모리 셀의 배열수 및 매트의 배열수를 2n으로 제한한 경우, 칩 사이즈도 마찬가지로 제한되게 된다.
예를 들면, 도 1에 도시된 바와 같이, 32개의 블럭 B11∼B84를 4개씩 8개로 배치하면 로우 방향의 사이즈가 지나치게 커질 때에는, 도 2에 도시된 바와 같이, 블럭 B11∼B84를 8개씩 4개로 배치하도록 하고 있다. 그러나, 도 2에 도시된 바와 같이, 4개의 매트 M1∼M4를 형성한 경우에는, 로우 방향의 사이즈를 반으로 할 수 있지만, 컬럼 방향의 사이즈가 2배가 되기 때문에, 원하는 칩 사이즈에 맞출 수 없는 경우도 있을 수 있다.
또한, 상술된 반도체 메모리 장치에서는, 기억 정보의 비트수에 따라 주변 회로가 구성된다. 8비트의 정보를 기억하는 경우, 각 블럭 B11∼B84에, 메모리 셀을 8의 정수배의 열(예를 들면 8×32=256열) 배치하고, 주변 회로 P1, P2에서, 메모리 셀 행마다 8개 단위로 메모리 셀을 선택하도록 하여, 8비트의 정보를 소정의 수(예를 들면 32개)만 기억할 수 있도록 하고 있다.
이 때문에, 주변 회로 P1, P2의 구성은, 기억 정보의 비트수에 따라 미리 결정되어 있고, 설정과는 다른 비트수의 정보를, 그대로 메모리 셀에 기억할 수 없다. 따라서, 기억해야할 정보의 비트수를 변경하는 경우에는, 메모리 셀의 주변 회로의 구성을 변경해야하고, 집적화하여 구성되는 반도체 메모리 장치에서는, 실질적으로 기억 정보의 비트수의 변경은 불가능하다.
본 발명은, 기억 데이타의 비트수에 따른 수의 메모리 셀이 행렬 배치되어 블럭을 구성하고, 이 블럭이 컬럼 방향으로 복수 배열된 매트를 포함하는 반도체 메모리 장치로서, 제1 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제1 매트와, 제1 수보다 많은 제2 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제2 매트와, 상기 제1 및 제2 매트에 각각 접속되어, 상기 제1 및 제2 매트의 회로 동작을 제어하는 주변 회로를 구비하고, 상기 제1 및 제2 매트를 반도체 기판 상에 서로 평행하게 배치함과 함께, 상기 제1 매트의 단부에 인접하여 상기 주변 회로 중 적어도 일부를 배치한 것을 특징으로 하는 것이다.
본 발명에 따르면, 2종류의 길이의 매트를 혼재하여 배치함으로써, 전체의 블럭의 수를 기억 데이타의 비트수에 적합시키면서, 매트의 수를 자유롭게 선택할 수 있게 된다. 그리고, 컬럼 방향의 길이가 짧은 매트를 배치하여 빈 영역에 주변 회로를 배치하도록 함으로써, 쓸데 없는 영역을 없애어 칩 면적의 증대를 억제할 수 있다.
그리고, 본 발명은, 기억 데이타의 비트수에 따른 수의 메모리 셀이 행렬 배치되어 블럭을 구성하고, 이 블럭이 컬럼 방향으로 복수 배열된 매트를 포함하는 반도체 메모리 장치이고, 제1 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제1 매트와, 제1 수보다 많은 제2 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제2 매트와, 상기 제1 및 제2 매트에 각각 접속되어, 상기 제1 및 제2 매트의 회로 동작을 제어하는 주변 회로를 구비하고, 상기 제1 및 제2 매트를 반도체 기판 상에 서로 평행하게 배치함과 함께, 상기 제1 매트의 단부에 상기 제1 및 제2 매트의 각 블럭 내의 메모리 셀행에 대응되는 예비 메모리 셀 행을 배치하고, 상기 제1 매트의 단부에 인접하게, 상기 예비 메모리 셀 열의 동작을 제어하는 제어 회로를 포함하는 상기 주변 회로 중 적어도 일부를 배치한 것을 특징으로 하는 것이다.
본 발명에 의하면, 길이가 다른 2종류의 매트를 혼재하여 배치하고, 컬럼 방향의 길이가 짧은 제1 매트의 단부에, 불량 개소 구제용의 예비 블럭을 배치하고, 제1 매트가 배치되어 빈 영역에, 예비 블럭의 제어 회로를 포함하는 주변 회로를 배치하도록 함으로써, 쓸데 없는 영역을 없애어 칩 면적의 증대를 억제할 수 있다.
또한, 본 발명은, 복수의 메모리 셀이 행렬 배치되어 블럭을 구성하고, 이 블럭이 컬럼 방향으로 복수 배열된 매트를 포함하는 반도체 메모리 장치로서, 서로 병렬로 배치되는 2n 열(n은 2이상의 정수)의 매트와, 상기 2n 열의 매트의 일단에 인접하여 배치되고, 상기 매트 내의 메모리 셀 열을 선택하는 복수의 컬럼 디코더와, 상기 2n 열의 매트의 간극에 2열 간격으로 배치되고, 상기 매트 내의 메모리 셀행을 선택하는 n 열의 로우 디코더와, 상기 매트의 일단에 인접하여 배치되고, 상기 매트, 상기 컬럼 디코더 및 상기 로우디코더의 회로 동작을 제어하는 주변 회로를 구비하고, 상기 n 열의 로우디코더가, 양측에 인접하는 매트의 어느 한쪽을 선택하여 동작하는 제1 동작 모드와, 양측에 인접하는 매트의 양쪽을 선택하여 동작하는 제2 동작 모드를 전환하는 것에 있다.
본 발명에 의하면, 2열의 매트사이에, 양매트의 메모리 셀 행을 선택하는 로우 디코더를 배치하고, 로우 디코더로부터 한쪽 매트를 선택했을 때, 소정의 비트수의 정보를 기억할 수 있고, 양쪽의 매트를 선택했을 때에는, 그 배의 비트수의 정보를 기억할 수 있게 된다.
도 1은 종래의 반도체 메모리 장치의 일례를 나타내는 평면도.
도 2는 종래의 반도체 메모리 장치의 다른 예를 나타내는 평면도.
도 3은 본 발명의 반도체 메모리 장치의 제1 실시예를 나타내는 평면도.
도 4는 본 발명의 반도체 메모리 장치의 제2 실시예를 나타내는 평면도.
도 5는 본 발명의 반도체 메모리 장치의 제3 실시예를 나타내는 평면도.
도 6은 본 발명의 반도체 메모리 장치의 제4 실시예를 나타내는 평면도.
도 7은 본 발명의 반도체 메모리 장치의 제5 실시예를 나타내는 평면도.
도 8은 로우디코더의 구성을 나타내는 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
P1, P2: 주변 회로
B: 블럭
M: 매트
도 3은, 본 발명의 반도체 메모리 장치의 제1 실시예를 나타내는 평면도이다. 이 도면에서는, 도 1과 마찬가지로, 32개의 블럭 B11∼B84를 배치하여 구성하는 경우를 나타내고 있다.
메모리 셀은, 소정의 수만큼 행렬 배치되고, 각 행마다 워드선이 접속됨과 함께, 각 열마다 비트선이 접속되고, 메모리 셀 블럭 B를 구성한다. 예를 들면, 메모리 셀이 128행×256열만 배치되고, 각각 약 32K 비트의 기억 용량을 갖는 블럭 B11∼B84를 구성하고 있다. 이 블럭 B11∼B84 자체는, 도 1에 도시된 반도체 메모리 장치와 동일 구성이다.
제1 매트 M1, M2는, 블럭 B11∼B14, B21∼B24가, 각각 4개씩 1열로 배치되어 있다. 제2 매트 M3∼M6은, 블럭 B31∼B64가, 4개씩 1열로 배치되고, 또한 블럭 B71∼B84 중 2개가 1열로 배치되고, 합계 6개 단위로 배치되어 있다. 이들 매트 M1∼M6은, 일단이 갖추어져 서로 평행하게 배열된다. 이 실시예에서는, 제1 매트 M1, M2를 중앙에 배치하고, 제2 매트 M3∼M6을 좌우대칭이 되도록, 제1 매트 M1, M2의 양측에 2개씩 배치하고 있다. 이와 같이 제1 및 제2 매트 M1∼M6이 배치되면, 제1 매트 M1, M2의 타단측에, 2블럭×2개분의 빈 영역이 생긴다.
제1 주변 회로 P1은, 제1 및 제2 매트 M1∼M6이 갖추어진 측의 단부를 따라 배치되고, 제2 주변 회로 P2는, 제1 매트 M1, M2의 타단측에 생긴, 제2 매트 M4, M5사이의 빈 영역에 배치된다. 이 주변 회로 P1, P2는, 도 1에 도시된 주변 회로 P1, P2와 동등한 기능을 갖는 것으로, 디코더, 라이트 증폭기, 감지 증폭기등을 포함하고, 각 블럭 B11∼B84 내의 특정한 메모리 셀을 지정하여, 데이타의 기록 또는 판독을 행하도록 구성된다.
각 매트 M1∼M6에서는, 동일 매트 내에 있는 각 블럭 B11∼B84에서, 각 메모리 셀이, 동일 열에서 컬럼 방향으로 비트선을 공유하고 있다. 그리고, 각 블럭 B11∼B84에서는, 동일 블럭 내에 있는 각 메모리 셀이, 동일행에서 로우 방향으로 워드선을 공유하고 있다. 이에 따라, 각 매트 M1∼M6 내의 24개의 블럭에서는, 도 1에 도시된 메모리 장치와 마찬가지로, 어드레스 데이타에 응답하여 행(워드선) 및 열(비트선)이 지정된다.
또한, 제2 매트 M3∼M6 내의 각각 2개(×4열)의 블럭 B71∼B74, B81∼B84에 대해서는, 도 1에 도시된 메모리 장치에서, 7, 8개째의 매트 M7, M8에 대응하는 것으로, 이들 어드레스가 지정됐을 때 선택이 유효해진다. 이 때, 7개째의 매트 M7에 대응하는 칼럼 어드레스가 제2 매트 M3, M4로 치환되고, 8개째의 매트 M8에 대응하는 컬럼 어드레스가 제2 매트 M5, M6으로 치환된다. 따라서, 장치의 외부로부터는, 도 1에 도시된 바와 같이 8개의 매트 M1∼M8이 병렬로 배치되어 있을 때와 동등한 어드레스 지정에 따라 데이타의 기록 및 판독이 가능해진다.
도 4는, 본 발명의 반도체 메모리 장치의 제2 실시예를 나타내는 평면도이다. 이 도면에서, 제1 매트 M1, M2 및 제2 매트 M3∼M6에 대해서는, 도 3과 동일한 것으로, 소정의 수의 메모리 셀이 행렬 배치된 블럭 B11∼B84가, 각각 4개 및 6개씩 1열로 배치되어 있다.
제1 매트 M1, M2 및 제2 매트 M3∼M6은, 일단이 갖추어져 상호 평행하게 배열된다. 이 실시예에서는, 제2 매트 M3∼M6을 중앙에 배치하고, 제1 매트 M1, M2를 좌우 대칭이 되도록, 제2 매트 M3∼M6의 양측에 1개씩 배치하고 있다. 이와 같이 제1 및 제2 매트 M1∼M6이 배치되면, 제1 매트 M1, M2의 타단측의 2군데, 각각 2블럭분의 빈 영역이 생긴다.
제1∼제3 주변 회로 P1∼P3은, 매트 M1∼M6에 인접하여 배치된다. 이 주변 회로 P1∼P3은, 도 3에 도시된 제1 및 제2 주변 회로 P1, P2에 상당하는 것이다. 제1 주변 회로 P1은, 제1 및 제2 매트 M1∼M6이 갖추어진 일단을 따라 배치된다. 제2 및 제3 주변 회로 P2, P3에 대해서는, 도 3에 도시된 제2 주변 회로 P2와 동등한 회로를 2분할하여 구성한 것으로, 각각 제2 매트 M3∼M6의 양측에서, 제1 매트 M1, M2의 타단측에 생긴 빈 영역에 배치된다.
이 제2 실시예에서, 각 블럭 내의 워드선 및 비트선의 배치는, 제1 실시예와 거의 동일하다. 즉, 제2 실시예에서는, 제1 실시예와 비교하여, 제1 매트 M1, M2와 제2 매트 M3∼M6의 로우 방향의 위치가 반전하고 있을 뿐이며, 동일 매트 내에 있는 각 블럭 B11∼B84에서, 각 메모리 셀이 동일열에서 컬럼 방향으로 비트선을 공유하고, 또한 동일행에서 로우방향으로 워드선을 공유한다. 그리고, 각 메모리 셀에 대한 어드레스의 지정은, 제1 실시예와 마찬가지로 하여 행해진다.
이상의 반도체 메모리 장치에서는, 2n비트의 기억 데이타에 대응한 어드레스의 할당을 행하면서도, 매트의 배치를 기억 데이타의 비트수에는 관계없이 설정하는 것이 가능해진다. 또한, 제2 주변 회로 P2에 대해 제1 매트 M1∼M2와 제2 매트 M3∼M6이 좌우 대칭이 되도록 배치하고 있기 때문에, 제2 주변 회로 P2에 대한 각 블럭 B11∼B84마다의 배선의 차에 기인하는 동작 특성의 변동을 적게 할 수 있다. 단, 통상의 반도체 메모리 장치에서는, 저항이 작은 알루미늄 배선을 이용하여 비트선등을 형성하도록 하기 때문에, 기억 용량이 작을 때에는, 반드시 매트를 주변 회로에 대해 대칭으로 배치할 필요는 없다.
본 발명에 따르면, 기억 데이타의 비트수에 제한되지 않고, 목적으로 하는 칩 사이즈에 맞추어 메모리 셀 블럭을 배치할 수 있게 된다. 따라서, 원하는 칩 사이즈를 보다 근접한 형태로 얻을 수 있고, 패키지의 비용의 증대를 방지할 수 있다. 또한, 길이가 다른 매트를 혼재시켜 배치해도, 칩 상의 빈 영역을 최소한으로 할 수 있기 때문에, 칩 면적의 증대를 억제할 수 있다.
도 5는, 본 발명의 반도체 메모리 장치의 제3 실시예를 나타내는 평면도이다. 이 도면에서는, 도 1과 마찬가지로 32개의 블럭 B11∼B84를 배치하여 구성하는 경우를 나타내고 있다.
메모리 셀은, 소정의 수만큼 행렬 배치되고, 각 행마다 워드선이 접속됨과 함께, 각 열마다 비트선이 접속되고, 메모리 셀 블럭 B를 구성한다. 예를 들면, 메모리 셀이 128행×256열만 배치되고, 각각 약 32K 비트의 기억 용량을 갖는 블럭 B11∼B84를 구성하고 있다. 예비 메모리 셀은, 블럭 B 내의 메모리 셀의 열과 동일수만큼 행방향으로 배치되고, 소정의 수만큼 열방향으로 배치되어 예비 블럭 R을 구성한다. 예를 들면, 예비 메모리 셀이 8행×256열만 배치되고, 8행분의 메모리 셀 행을 구제 가능한 예비 블럭 R1, R2를 구성하고 있다. 이상의 블럭 B11∼B84 및 예비 블럭 R1, R2 자체는, 도 1에 도시된 반도체 메모리 장치와 동일 구성이다.
제1 매트 M1, M2는, 블럭 B11∼B14, B21∼B24가, 각각 4개씩 1렬로 배치되고, 또한 예비 블럭 R1, R2가 각각 하나씩 그 단부에 배치되어 있다. 제2 매트 M3∼M6은 블럭 B31∼B64가, 4개씩 1열로 배치되고, 또한 블럭 B71∼B84 내의 2개가 1열로 배치되고, 합계 6개 단위로 배치되어 있다. 이들 매트 M1∼M6은, 예를 들면 예비 블럭이 배치된 측과는 반대의 단부가 갖추어져 상호 평행하게 배열된다. 이 실시예에서는, 제1 매트 M1, M2를 중앙에 배치하고, 제2 매트 M3∼M6을 좌우 대칭이 되도록, 제1 매트 M1, M2의 양측에 2개씩 배치하고 있다. 이와 같이 제1 및 제2 매트 M1∼M6이 배치되면, 제1 매트 M1, M2의 단부에, 2블럭×2개분의 면적보다도 예비 블럭만큼 좁은 빈 영역이 생긴다. 실제로는, 블럭 B11∼B14, B21∼B24가 128행의 메모리 셀로 구성되는데 비해, 예비 블럭 R1, R2는 8행의 예비 메모리 셀로 구성되기 때문에, 예비 블럭 R1, R2의 점유 면적은, 1블럭보다도 충분히 작고(이론적으로는 1/16), 빈 영역이 좁아지는 일은 없다.
제1 주변 회로 P1은, 제1 및 제2 매트 M1∼M6이 갖추어진 측의 단부를 따라 배치되고, 제2 주변 회로 P2는, 제1 매트 M1, M2의 타단측에 생긴, 제2 매트 M4, M5 사이의 빈 영역에 배치된다. 이 주변 회로 P1, P2는, 도 1에 도시된 주변 회로 P1, P2와 동등한 기능을 갖는 것으로, 디코더, 라이트 증폭기, 감지 증폭기등을 포함하고, 각 블럭 B11∼B84 내의 특정한 메모리 셀을 지정하여, 데이타의 기록 또는 판독을 행하도록 구성된다. 여기서, 제2 주변 회로 P2에는, 예비 블럭 R1, R2의 각 예비 메모리 셀 행을 각 블럭 B11∼B84 내의 불량 개소를 포함하는 메모리 셀행으로 치환하기 위한 전환 회로가 포함된다. 예를 들면, 물리적으로 절단 가능한 복수의 퓨즈와, 각 퓨즈의 절단에 의해 동작 가능해지는 복수의 트랜지스터를 포함하고, 퓨즈의 절단 개소를 불량 개소에 대응하여 절단함으로써, 그 불량 개소를 포함하는 메모리 셀행이, 1행 단위로 예비 블럭 R1, R2의 각 예비 메모리 셀행으로 치환된다.
각 매트 M1∼M6에서는, 동일 매트 내에 있는 각 블럭 B11∼B84에서, 각 메모리 셀이, 동일열에서 컬럼 방향으로 비트선을 공유하고 있다. 또한, 각 블럭 B11∼B84에서는, 동일 블럭 내에 있는 각 메모리 셀이, 동일행에서 로우 방향으로 워드선을 공유하고 있다. 이에 따라, 각 매트 M1∼M6 내의 24개의 블럭에서는, 도 1에 도시된 메모리 장치와 마찬가지로, 어드레스 데이타에 응답하여 행(워드선) 및 열(비트선)과 함께 블럭 B11∼B84의 하나가 지정된다. 이 때, 특정한 어드레스에 불량한 곳이 있고, 그 어드레스에 따라 제어 회로의 퓨즈가 절단되면, 그 어드레스를 포함하는 메모리 셀행이 지정될 때, 예비 블럭 R1, R2 내의 특정한 열이 대신 선택되게 된다.
또한, 제2 매트 M3∼M6 내의 각각 2개(×4열)의 블럭 B71∼B74, B81∼B84에 대해서는 도 1에 도시된 메모리 장치에서, 7, 8개째의 매트 M7, M8에 대응하는 것으로, 이들의 어드레스가 지정됐을 때, 각 블럭 B71∼B74, B81∼B84의 선택이 유효해진다. 이 때, 7개째의 매트 M7에 대응하는 컬럼 어드레스가 제2 매트 M3, M4로 치환되고, 8개째의 컬럼 어드레스가 제2 매트 M5, M6으로 치환된다. 이들 제2 매트 M3∼M6 내의 각각 2개의 블럭 B71∼B74, B81∼B84에 대해서도, 상술된 24개의 블럭 B11∼B64에서의 불량 개소의 치환과 동일한 동작이 행해진다. 따라서, 장치의 외부로부터는, 도 1에 도시된 바와 같이, 8개의 매트 M1∼M8이 병렬로 배치되어 있을 때와 동일한 어드레스 지정에 따라 데이타의 기록 및 판독이 가능해진다.
도 6은, 본 발명의 반도체 메모리 장치의 제4 실시예를 나타내는 평면도이다. 이 도면에서, 제1 매트 M1, M2 및 제2 매트 M3∼M6에 대해서는, 도 5와 동일한 것으로, 소정의 수의 메모리 셀이 행렬 배치된 블럭 B11∼B84가, 각각 4개 및 6개씩 1열로 배치되고, 제1 매트 M1, M2에는, 또한 예비 블럭 R1, R2가 하나씩 배치되어 있다.
제1 매트 M1, M2 및 제2 매트 M3∼M6은, 일단이 갖추어져 서로 평행하게 배열된다. 이 실시예에서는, 제2 매트 M3∼M6을 중앙에 배치하고, 제1 매트 M1, M2를 좌우 대칭이 되도록, 제2 매트 M3∼M6의 양측에 하나씩 배치하고 있다. 이와 같이 제1 및 제2 매트 M1∼M6이 배치되면, 제1 매트 M1, M2의 타단측의 2군데에, 각각 2블럭분보다도 예비 블럭 R1, R2의 분만큼 좁아지는 빈 영역이 생긴다.
제1∼제3 주변 회로 P1∼P3은, 매트 M1∼M6에 인접하게 배치된다. 이 주변 회로 P1∼P3은, 도 5에 도시된 제1 및 제2 주변 회로 P1, P2에 상당하는 것이다. 제1 주변 회로 P1은, 제1 및 제2 매트 M1∼M6이 갖추어진 일단을 따라 배치된다. 제2 및 제3 주변 회로 P2, P3에 대해서는, 도 5에 도시된 제2 주변 회로 P2와 동등한 회로를 2분할하여 구성한 것으로, 각각 제2 매트 M3∼M6의 양측에서, 제1 매트 M1, M2의 타단측에 생긴 빈 영역에 배치된다.
이 제2 실시예에서, 각 블럭 내의 워드선 및 비트선의 배치는, 제1 실시예와 거의 동일하다. 즉, 제2 실시예에서는, 제1 실시예와 비교하여, 제1 매트 M1, M2와 제2 매트 M3∼M6의 로우 방향의 위치가 반전하고 있을 뿐으로, 동일 매트 내에 있는 각 블럭 B11∼B84에서, 각 메모리 셀이 동일 열에서 컬럼 방향으로 비트선을 공유하고, 또한 동일행에서 로우 방향으로 워드선을 공유한다. 따라서, 제1 실시예와 동일한 어드레스 지정 및 불량한 곳의 구제 처리가 행해진다.
이상의 반도체 메모리 장치에서는, 2n비트의 기억 데이타에 대응한 어드레스의 할당을 행하면서도, 매트의 배치를 기억 데이타의 비트수에 관계없이 설정하는 것이 가능해진다. 또한, 제2 주변 회로 P2에 대해 제1 매트 M1∼M2와 제2 매트 M3∼M6이 좌우 대칭이 되도록 배치하고 있기 때문에, 제2 주변 회로 P2에 대한 각 블럭 B11∼B84마다의 배선의 차에 기인하는 동작 특성의 변동을 적게 할 수 있다. 단, 통상의 반도체 메모리 장치에서는, 저항이 작은 알루미늄 배선을 이용하여 비트선등을 형성하도록 하기 때문에, 기억 용량이 작을 때에는, 반드시 매트를 주변회로에 대해 대칭으로 배치할 필요는 없다.
본 발명에 의하면, 기억 데이타의 비트수에 제한되지 않고, 목적으로 하는 칩 사이즈에 맞추어 메모리 셀 블럭을 배치할 수 있게 된다. 이 때, 컬럼 방향의 길이가 짧은 제1 매트의 단부에 불량 개소 구제용의 예비 블럭을 배치할 수 있고, 이 예비 블럭에 인접하여 제1 매트의 단부에 생기는 빈 영역에, 구제 처리를 위한 제어 회로를 포함하는 주변 회로를 배치할 수 있다. 따라서, 칩 상의 빈 영역을 최소한으로 하여 칩 면적의 증대를 억제하면서, 원하는 칩 사이즈를 보다 근접한 형태로 얻을 수 있다.
또한, 제1 매트와 제2 매트를 주변 회로에 대해 좌우 대칭으로 배치함으로써, 각 매트마다의 동작 특성의 변동을 최소한으로 할 수 있고, 회로 동작을 안정시킬 수 있다.
도 7은, 본 발명의 반도체 메모리 장치의 제5 실시예를 나타내는 평면도이다. 이 도면에서는, 도 1과 마찬가지로 32개의 블럭 B11∼B84를 배치하여 구성하는 경우를 나타내고 있다.
메모리 셀은, 소정의 수만큼 행렬 배치되고, 각 행마다 워드선이 접속됨과 함께, 각 열마다 비트선이 접속되고, 메모리 셀 블럭 B를 구성한다. 예를 들면, 메모리 셀이 128행×256열만큼 배치되고, 약 32K 비트의 기억 용량을 갖는 블럭 B11∼B84를 구성하고 있다. 이 블럭 B11∼B84 자체는, 도 1에 도시된 반도체 메모리 장치와 동일한 구성이다.
제1 매트 M1, M2는, 블럭 B11∼B14, B21∼B24가, 각각 4개씩 1렬로 배치된다. 제2 매트 M3∼M6은, 블럭 B31∼B64가, 4개씩 1열로 배치되고, 또한 블럭 B71∼B84 내의 2개가 1열로 배치되고, 합계 6개 단위로 구성된다. 이들 매트 M1∼M6은, 일단이 갖추어져 상호 평행하게 배열된다. 이 실시예에서는, 제1 매트 M1, M2를 중앙에 배치하고, 제2 매트 M3∼M6을 좌우 대칭이 되도록, 제1 매트 M1, M2의 양측에 2개씩 배치하고 있다. 이와 같이 제1 및 제2 매트 M1∼M6이 배치되면, 제1 매트 M1, M2의 타단측에, 2블럭×2개분의 빈 영역이 생긴다. 여기서, 제2 매트 M3∼M6에는, 도 1에서 제7, 제8열째에 배치되는 블럭 B71∼B84가 배치되기 때문에, 배치 영역의 로우 방향의 길이는, 도 1의 경우와 비교하여 단축되어 있다. 따라서, 후술된 로우 디코더 R1∼R3을 각 매트 M1∼M6 사이에 배치했다고 해도, 각 부의 배치 영역이 로우 방향으로 너무 넓어지는 것을 방지할 수 있다. 또한, 제1 매트 M1, M2의 단부에 형성되는 빈 영역에 주변 회로 P2를 배치하고 있기 때문에, 컬럼 방향의 길이의 확대도 최소한으로 억제된다.
제1 컬럼 디코더 C1, C2는, 제1 매트 M1, M2의 한쪽 단부에 인접하여 배치되고, 제1 로우 디코더 R1은, 제1 매트 M1, M2사이에 배치된다. 제2 컬럼 디코더 C3∼C6은, 제2 매트 M3∼M6의 한쪽 단부에 인접하여 배치되고, 제2 로우 디코더 R2, R3은, 제2 매트 M3, M4사이와 제2 매트 M5, M6 사이에 각각 배치된다.
제1 주변 회로 P1은, 제1 및 제2 매트 M1∼M6이 갖추어진 측의 단부를 따라 배치되고, 제2 주변 회로 P2는, 제1 매트 M1, M2의 타단측에 생긴, 제2 매트 M4, M5사이의 빈 영역에 배치된다. 이 주변 회로 P1, P2는, 라이트 증폭기, 감지 증폭기등을 포함하고, 컬럼 디코더 C1∼C6 및 로우디코더 R1∼R3에 의해 지정되는 각블럭 B11∼B84 내의 특정한 메모리 셀에 대해, 데이타의 기록 또는 판독을 행하도록 구성된다.
각 매트 M1∼M6에서는, 동일 매트 내에 있는 각 블럭 B11∼B84에서, 각 메모리 셀이, 동일열에서 컬럼 방향으로 비트선을 공유하고 있다. 이에 따라, 각 컬럼 디코더 C1∼C6은, 열선택 정보에 응답하여, 각 매트 M1∼M6 내의 특정한 메모리 셀 열을 선택하여 활성화한다. 예를 들면, 각 매트 M1∼M6에 256열 배치되는 메모리 셀 열이, 열 선택 정보에 응답하여 8열 단위로 선택된다. 또한, 각 블럭 B11∼B84에서는, 동일 블럭 내에 있는 각 메모리 셀이, 동일 행에서 로우 방향으로 워드선을 공유하고 있다. 각 로우 디코더 R1∼R3은, 각각의 양측에 배치된 매트 M1∼M6 내의 각 블럭 B11∼B84마다, 메모리 셀 행을 선택하여 활성화한다. 이 때, 로우디코더 R1∼R3은 제1 동작 모드에서는, 양측의 어느 한쪽을 선택하고, 제2 동작 모드에서는, 양측을 동시에 선택하도록 구성된다. 예를 들면, 각 블럭 B11∼B84에서 128행 배치되는 메모리 셀 행이, 제1 동작 모드에서는, 블럭 B11∼B84의 하나로 1행씩 선택되고, 제2 동작 모드에서는, 각 블럭 Bl1∼B84 중 인접하는 2개로 1행씩 선택된다. 이 때, 로우 디코더 R1∼R3이, 각 매트 M1∼M6에서 메모리 셀 열을 8열씩 선택한다고 하면, 제1 동작 모드로 8비트의 데이타의 기록 또는 판독이 행해지고, 제2 동작 모드에서 16비트의 데이타의 기록 또는 판독이 행해진다.
또한, 제2 매트 M3∼M6 내의 각각 2개(×4열)의 블럭 B71∼B74, B81∼B84에 대해서는, 도 1에 도시된 메모리 장치에서, 7, 8개째의 매트 M7, M8에 대응하는 것으로, 이들 어드레스가 지정됐을 때 선택이 유효해진다. 이 때, 7개째의 매트 M7에 대응하는 컬럼 어드레스가 제2 매트 M3, M4로 치환되고, 8개째의 매트 M8에 대응하는 컬럼 어드레스가 제2 매트 M5, M6으로 치환된다. 따라서, 장치의 외부로부터는, 도 1에 도시된 바와 같이, 8개의 매트 M1∼M8이 병렬로 배치되어 있을 때와 동등한 어드레스 지정에 따라 데이타의 기록 및 판독이 가능해진다.
도 8은, 로우 디코더 R1의 구성의 일례를 나타내는 블럭도이다. 이 도면에서는, 행선택 신호 RD와 블럭 선택 신호 BD에 응답하여, 특정한 블럭 내의 특정한 열을 선택하는 경우를 나타내고 있다.
로우 디코더 R1은, 행선택 회로(1), 제1 블럭 선택 회로(2), 제2 블럭 선택 회로(3) 및 ×OR 게이트(4)로 구성된다. 행 선택 회로(1)는, 행 선택 신호 RD에 응답하여, 1블럭 내의 메모리 셀 행의 하나를 선택하는 선택 신호 SO, SE를 생성한다. 예를 들면, 1블럭에 배치되는 128행의 메모리 셀행에 대응하여 행선택 신호 RD를 7비트로 구성하고, 행선택 신호 RD의 내용에 따라 128개의 출력 중 하나를 상승시키는 선택 신호 SO, SE를 생성한다. 제1 및 제2 블럭 선택 회로(2, 3)는, 각각 홀수열의 매트 M1 및 짝수열의 매트 M2에 대응하도록 설치되고, 공통으로 주어지는 블럭 선택 신호 BD에 응답하여 각 선택 신호 SO, SE를 분류함으로써, 각 블럭 B11∼B24에 대해 선택 신호 SO1∼SO4, SE1∼SE4를 공급한다. 또한, 제2 블럭 선택 회로(3)에는, 홀수열 또는 짝수열의 어느 하나를 선택하는 선택 신호 OE가 주어지고, 제1 블럭 선택 회로(2)에는, 선택 신호 OE와 모드 설정 신호 MS와의 배타 논리합이, ×OR 게이트(4)로부터 주어진다. 여기서, 제1 및 제2 블럭 선택 회로(2, 3)는, 선택 신호 OE와 모드 설정 신호 MS와의 논리합 및 선택 신호 OE 자체에 응답하여 동작을 유효하게 하도록 구성된다. 이에 따라, 모드 설정 신호 MS가 하이 레벨일 때에는 선택 신호 OE가 반전되어 제1 블럭 선택 회로(2)로 공급되도록 되기 때문에, 선택 신호 OE의 지시에 따라 제1 및 제2 블럭 선택 회로(2, 3)를 택일적으로 동작시킨다. 또한, 모드 설정 신호 MS가 로우 레벨일 때에는, 선택 신호 OE가 그대로 제1 블럭 선택 회로(2)로 공급되도록 되기 때문에, 선택 신호 OE의 지시에 따라 제1 및 제2 블럭 선택 회로(2, 3)를 동시에 동작시킨다. 따라서, 제2 동작 모드에서는 제1 동작 모드의 2배의 비트수의 데이타의 기록 및 판독을 행할 수 있게 된다. 또한, 모드 설정 신호 MS에 대해서는, 하이 레벨 또는 로우 레벨로 고정된 신호이고, 일단 결정한 후에는, 대부분의 경우에 변경할 필요가 없다. 이 때문에, 모드 설정 신호 MS는, 제조 공정에서, 물리적으로 절단 가능한 퓨즈나, 불휘발성의 메모리 셀을 미리 형성해두고, 퓨즈의 절단이나 메모리 셀에의 기록을 따라 전원 전위 또는 접지 전위의 어느 하나를 선택할 수 있도록 하여 얻을 수 있다. 또한, 퓨즈나 메모리 셀등을 형성하지 않은 경우라도, 배선의 일부를 변경함으로써, 전원 전위와 접지 전위와의 선택을 행하는 것도 가능하다. 이 경우, 최상층의 배선을 변경하도록 하면, 대부분의 제조 공정을 공통으로 할 수 있다.
또한, 이상의 실시예에서는, 일단을 갖추도록 하여 제1 매트 M1, M2와 제2 매트 M3∼M6을 배치하는 경우를 예시했지만, 빈 영역을 제1 매트 M1, M2의 양끝의 외측에 형성하도록 배치해도 좋다. 또한, 메모리 셀 방식을 특정하지 않지만, 이러한 반도체 메모리 장치에서는, 스태틱 RAM이나 다이나믹 RAM, 또는 각종 ROM 등을 예로 들 수 있다.
본 발명에 따르면, 2종류의 길이의 매트를 혼재하여 배치함으로써, 전체의 블럭의 수를 기억 데이타의 비트수에 적합시키면서, 매트의 수를 자유롭게 선택할 수 있게 된다. 그리고, 컬럼 방향의 길이가 짧은 매트를 배치하여 빈 영역에 주변 회로를 배치하도록 함으로써, 쓸데 없는 영역을 없애어 칩 면적의 증대를 억제할 수 있다.

Claims (6)

  1. 기억 데이타의 비트수에 대응하는 수의 메모리 셀이 행렬 배치되어 블럭을 구성하고, 이 블럭이 컬럼 방향으로 복수개 배열된 매트를 포함하는 반도체 메모리 장치에 있어서,
    제1 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제1 매트와,
    제1 수보다 많은 제2 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제2 매트와,
    상기 제1 및 제2 매트에 각각 접속되어, 상기 제1 및 제2 매트의 회로 동작을 제어하는 주변 회로
    를 구비하고,
    상기 제1 및 제2 매트를 반도체 기판 상에 상호 평행하게 배치함과 함께, 상기 주변 회로 중 적어도 일부를 상기 제1 매트의 단부에 인접하게 배치한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    복수의 상기 제1 및 제2 매트를, 컬럼 방향으로 연장하는 직선에 대해 대칭으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 기억 데이타의 비트수에 대응하는 수의 메모리 셀이 행렬 배치되어 블럭을 구성하고, 이 블럭이 컬럼 방향으로 복수 배열된 매트를 포함하는 반도체 메모리 장치에 있어서,
    제1 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제1 매트와,
    제1 수보다 많은 제2 수의 메모리 셀 블럭이 컬럼 방향으로 배열된 제2 매트와,
    상기 제1 및 제2 매트에 각각 접속되어, 상기 제1 및 제2 매트의 회로 동작을 제어하는 주변 회로
    를 구비하고,
    상기 제1 및 제2 매트를 반도체 기판 상에 상호 평행하게 배치함과 함께, 상기 제1 매트의 단부에 상기 제1 및 제2 매트의 각 블럭 내의 메모리 셀 행에 대응하는 예비 메모리 셀 행을 배치하고, 상기 예비 메모리 셀 열의 동작을 제어하는 제어 회로를 포함하는 상기 주변 회로 중 적어도 일부를 상기 제1 매트의 단부에 인접하게 배치한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    복수의 상기 제1 및 제2 매트를, 컬럼 방향으로 연장하는 직선에 대해 대칭으로 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수의 메모리 셀이 행렬 배치되어 블럭을 구성하고, 이 블럭이 컬럼 방향으로 복수 배열된 매트를 포함하는 반도체 메모리 장치에 있어서,
    상호 병렬로 배치되는 2n 열(n은 2이상의 정수)의 매트와,
    상기 2n 열의 매트의 일단에 인접하여 배치되고, 상기 매트 내의 메모리 셀 열을 선택하는 복수의 컬럼 디코더와,
    상기 2n 열의 매트의 간극에 2열간격으로 배치되고, 상기 매트 내의 메모리 셀행을 선택하는 n 열의 로우 디코더와,
    상기 매트의 일단에 인접하여 배치되고, 상기 매트, 상기 컬럼 디코더 및 상기 로우 디코더의 회로 동작을 제어하는 주변 회로
    를 구비하고,
    상기 n 열의 로우 디코더가, 양측에 인접하는 매트의 어느 한쪽을 선택하여 동작하는 제1 동작 모드와, 양측에 인접하는 매트의 양쪽을 선택하여 동작하는 제2 동작 모드간에 전환하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 n 열의 로우 디코더는,
    양측에 인접하는 매트의 한쪽에 접속되고, 매트내의 특정한 블럭을 선택하는 제1 블럭 선택 회로와,
    양측에 인접하는 매트의 다른쪽에 접속되고, 매트 내의 특정한 블럭을 선택하는 제2 블럭 선택 회로와,
    상기 제1 및 제2 블럭 선택 회로에서 선택된 블럭 내의 특정한 메모리 셀 열을 선택하는 행선택 회로
    를 포함하고,
    상기 제1 동작 모드에서는, 상기 제1 및 제2 블럭 선택 회로의 어느 한쪽이 동작하고, 상기 제2 동작 모드에서는, 상기 제1 및 제2 블럭 선택 회로의 양쪽이 동작하는 것을 특징으로 하는 반도체 메모리 장치.
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