JPH0752596B2 - メモリー・アレイ - Google Patents

メモリー・アレイ

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JPH0752596B2
JPH0752596B2 JP60504165A JP50416585A JPH0752596B2 JP H0752596 B2 JPH0752596 B2 JP H0752596B2 JP 60504165 A JP60504165 A JP 60504165A JP 50416585 A JP50416585 A JP 50416585A JP H0752596 B2 JPH0752596 B2 JP H0752596B2
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デイヴイツド ポパルマン，アレン
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エイ・ティ・アンド・ティ グローバル インフォメーション ソルーションズ インターナショナル インコーポレイテッド
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アドレス可能なデータ記憶セルを有するメモ
リー・アレイに関し、特に、不揮発性読出専用メモリー
（ROM）に関する。
〔従来の技術〕
一般に、現在の集積回路ROMは、共通の集積回路チップ
の長方形アレイに、各トランジスタがメモリー・アレイ
のセルに相当するように配置された個々の電界効果トラ
ンジスタ（FET）で構成されている。データは、ROMの行
および列デコードに接続されたアドレス信号に応答して
可能化される行および列ラインを使用して、セルを選択
的にアドレスすることによって、個々のセルまたはトラ
ンジスタから引き出される。ROMセルの１つの公知の構
造は、製造後段で行われるのが好ましいのであるが、マ
スクで規定したイオン注入処理によってデプリーション
・モードかエンハンスメント・モードのどちらかにする
ように選択的にプログラムされた電界効果トランジスタ
の使用を含む。
そのような集積回路ROMは、導体列として多結晶シリコ
ンを使用することができ、その導体列はセルFETのゲー
ト電極に対応し、アレイ中の接地導体として、拡散層
を、そしてビット・ライン導体として金属層を使用する
ことができる。
ROMの実装密度を上げ、アクセス・タイムを短くするた
めに、更に精密なROMアーキテクチャが開発されてき
た。その例としては、NCRコーポレーションの出願にか
かる国際特許出願第WO84/02800号（ヨーロッパ公告第01
34327号）がある。
そのROMアーキテクチャによると、チップ密度は、バン
ク選択および列選択回路によって絶縁され個々にアクセ
スされるスタックと呼ばれる直列構造にナンド（NAND）
構成FETを形成することによって高めることを可能とし
ている。該出願からわかるように、その発明はメモリー
・アーキテクチャの独特な配列によってライン・ピッチ
が最良になるように考えられている。
ROM密度を上げるためにどのような技術を使用するかに
関係なく、現在の集積回路ROMチップの出荷における処
理によって必然的な製造による歩止りに弱点がある。ラ
ンダムな欠陥の発生の可能性は、個々のセルFETにとっ
て比較的一定のため、歩止りの影響は高密度ROMになる
と更に大きな障壁となる。
高密度メモリー・チップの有効生産高を上げるためにな
しうるアプローチの１つはスペアの行および列を追加す
ることである。しかし、そのようなアプローチは欠陥行
または列をスペアと交換することが製造工程の最後の
方、すなわち主メモリー・アレイが製造され、欠陥をテ
ストした後に行われるため、ROMのコスト低下の観点か
らは実際的でない。その上、この技術はそのROMの主メ
モリー・アレイの欠陥を捜索してスペアの行および列の
データを再プログラムしなければならず、それは煩雑な
操作を要する。
チップ生産高を上げるための別のアプローチとしては、
エラー修正コーティングを使用したものがある。それは
米国特許第4,335,459号に開示してあるが、以下簡単に
説明する。
第１図にあるように、記号“X"で略図した個々のプログ
ラムされたFET3を持つ主メモリー・アレイ２のROM1は行
デコード４および列デコード６によってアクセスされ、
ワード・ビットD0-D7に対応する出力データを供給す
る。しかしそこに描く構造は、主メモリー・アレイ２の
アドレシングと同時に、アクセスされるプログラムされ
たエラー修正コード・ビットECC0-ECC3のほか補助のエ
ラー修正コード・メモリー・アレイ７を含む。そこで実
施するように、データ・ワード・ビットD0-D7はエラー
修正ロジック８のエラー修正ビットECC0-ECC3と組み合
わされて、ビットDC0-DC7を有する修正した後のデータ
・ワードが発生する。
〔発明が解決しようとする課題〕
不幸にも、当業者の理解するところによると、８ビット
・データ・ワード当たり４エラー修正ビットの追加で
も、各アドレスされたワードD0-D7の単一ビット・エラ
ー以上を修正することはできない。そのような限界は、
主メモリー・アレイの行ラインの単一短絡回路が標準ア
ーキテクチャの性質のため、その短絡ラインに接続され
た行バスによって選ばれたすべてのデータ・ワードに影
響を及ぼすであろうということから欠点が明らかとなっ
た。
従って、単一行ラインの欠陥は、複数ワードの複数ビッ
トに悪影響を及ぼし、本質的にエラー修正回路の利益を
損うことになる。欠陥行ラインを取り除き、その場所に
スペアの行を入れることはできるが（上記の方法で）、
その絶縁および交代動作を実行する回路は非常に高価に
なる。それは第１図のROMチップのサイズを、エラー修
正コード・メモリー・アレイ７およびエラー修正ロジッ
ク８を提供するために大きくしなければならないという
ことからも明らかである。
〔課題を解決するための手段〕
本発明の目的はアレイ全体の大きさを無用に大きくする
ことなく、製造上の欠陥を除去する高い能力を有するメ
モリー・アレイを提供することである。
すなわち、本発明は、バンク選択信号及び行アドレス選
択信号によりメモリ・アクセスすることができるメモリ
・アレイであって、該メモリ・アレイは複数のサブアレ
イを行方向に配置して構成されており、個々の該サブア
レイは複数のスタック・セットを列方向に積み重ねた状
態で構成されており、個々の該スタック・セットは列方
向に並ぶ複数の記憶セルからなる第１及び第２のサブセ
クションからなり、 前記行アドレス選択信号は、前記サブアレイのそれぞれ
の同一スタック・セットの同列のメモリ素子に接続する
ようになし、 前記バンク選択信号は、前記サブアレイの異なるスタッ
ク・セットであって、右隣りのサブ・アレイに進むごと
にひとつ上のサブ・アレイに接続し、最上位のサブアレ
イから出た選択信号は最下位のサブアレイに接続するよ
うになし、 前記行アドレス選択信号を供給する信号ラインには、過
大電流が流れたときはその両端子に電圧降下を生じさせ
る電流リミッタ手段を有し、 以て、特定の行ラインに係るデータ・ワードにおける単
一メモリ素子の欠陥が他のデータ・ワードの複数ビット
の読み出し若しくは書き込みに影響を与えないようにな
したメモリ・アレイを提供する。
〔作用〕
以下、本発明の好ましい実施態様を述べる。
行およびバンク選択ライン・アーキテクチャが共通行ラ
インを共有する２つのデータ・ワード・ビットが同一の
バンク選択ラインを持たないように構成されたROMを提
供するものである。このようにすることにより、他の方
法ではエラー修正を行うことができないような、主メモ
リーの行ライン全体に影響を及ぼす欠陥でも、従来のエ
ラー修正技術を使用して修正することを可能とした。
その上、本実施態様は、複数の行ラインに接続された行
バスを利用し、各行バスとその行バスに接続された多数
の行ラインとの間に配置された電流制限装置を含み、そ
れによって単一行ラインの短絡回路型欠陥を残りの主メ
モリー・アレイから絶縁することを可能としている。欠
陥行ラインを絶縁することにより、メモリー・アレイ・
アーキテクチャは、欠陥が行ラインの短絡回路によって
生ずるかまたは、オープン回路によって生ずるかに関係
なく、その欠陥行ラインによってアクセスされた個々の
セルFETが、それら自体共通データ・ワードのビットで
はないということを保証する。この後者の特徴は、バン
ク選択ラインが各データ・ワードの各行から単一ビット
のみを選択するという主メモリー・アーキテクチャによ
って実現されるものである。
行ラインを行バスから絶縁するための好ましい構造は、
行バスとそこに接続された各行ラインとの間に配置され
た、デプリーション・FETの使用を基準にして行われ
る。デプリーションFETの電流制限の特徴は、行ライン
が短絡したときでさえ、行バスの過負荷を防ぎ、それで
もなお、その行のセルFETの選択中の行ラインの充電お
よび放電を最少限におさえることができる。
この実施態様では、ROMの主メモリー・アレイはサブア
レイに分けられている。サブアレイは行およびバンク選
択ラインによってアクセスされ、前記行アドレス選択信
号は、前記サブアレイのそれぞれの同一スタック・セッ
トの同列のメモリ素子に接続するようになし、前記バン
ク選択信号は、前記サブアレイの異なるスタック・セッ
トであって、右隣りのサブ・アレイに進むごとにひとつ
上のサブ・アレイに接続し、最上位のサブアレイから出
た選択信号は最下位のサブアレイに接続するようにな
す。バンク選択ライン及び行選択ラインにより、ある特
定のデータ・ワードを選択したときに、主メモリ・アレ
イにおける如何なるデータ・ワードも、同一の行選択ラ
インであって且つ同一のバンク選択ラインによりアクセ
スされるされることがない。このような方法により、欠
陥行ラインのために生ずる複数エラーはチップのエラー
修正回路によって修正されることになる。
〔実施例〕
まず、始めに、本発明に基く基本概念は以下に述べる各
種ROMの実施例に制限されるものではなく、むしろ、異
なる保持特性を有するセルから成るメモリー・アレイ・
アーキテクチャに対しても応用しうる。
次に、第２図は、本発明の実施例を示すもので、第２図
には、第１図の主メモリー・アレイのようなメモリー・
アレイの一部が表わされている。同図で、アレイ２はナ
ンド（NAND）・ロジック・スタック11で配列された直列
接続電界効果トランジスタ（FET）から成り、スタック1
1はそれ自体対に組み合わされ、しばしばバンクと呼ば
れ、スタック・セット12にグループ化される。
スタック11および12は、共有行ライン13によってアドレ
スされ、スタック・セット12内の隣合うスタック11間の
選択（バンク選択）はバンク選択ライン14で行われ、そ
のバンク選択ラインは、共通列ライン16を共有する２つ
の隣合うスタックの、１スタックのみが一度にアドレス
される、というように電気信号が供給される。列選択お
よび列ライン16の信号は業界で通常行われている方法で
感知される。第２図で特定した実施例では、列選択ライ
ン16は２以上のスタックによって共有され、そのスタッ
クは、同図においてＮ乃至Ｎ＋３で指定した異なるバン
ク選択ラインによって個々に可能化される。
11のような、スタック内のFETセルのアドレシングは、
次のように進行する。スタックの一端は図のように接地
される。スタックFET9のための行アドレス・ライン13
は、非選択行にはそれらを導通させる信号が供給され、
一方選択FETの行ラインにはエンハンスメント・モードF
ET装置をターンオンしない信号が供給されるという方法
で、偶数行バス17および奇数行バス18の組み合わせを介
して送られたアドレス信号によって駆動される。
そのような状況により、アドレスされたFETがデプリー
ション・モード装置として前もって製造中にプログラム
されていると、そのスタック内の直列接続ROMセルFETを
通じて導通路が存在することになる。
明らかに、スタック11を完全に可能化するためには、バ
ンク選択ラインＮ＋２もまたエンハンスメント・モード
・バンク選択FET19が導通するような電圧でなければな
らない。これは接地と列選択ライン16との間の導通路を
完成する。代替のバンク選択FET21はデプリーション・
モード装置であるということに注意するべきである。ア
ドレスされた行のスタック11のセルFET9がエンハンスメ
ント・モードFET装置であると、列選択ライン16と接地
との間の導通路はオープンであり、例えば、列ライン16
に接続するセンス・アンプによって感知されることが可
能である。
この発明の一面を理解するために、例えば、製造上の欠
陥は全体的に22で表わすような接地型短絡回路であり、
行ライン23が永久に接地電位に接続されるようなもので
あると仮定する。このような場合、バス負荷制限ブロッ
ク24がないと、行ライン23の短絡回路は、行バス２中の
対応するラインを接地電位に導くことになる。それによ
って、行ライン23でアドレスされるすべてのセルを作動
不能にするのみでなく、例えば行ライン26のような行バ
ス２に接続されたすべての対応する行ラインについて同
一状態が発生する。その上、バス負荷制限ブロック24が
ないと、接地効果は側方に隣合うスタック・セットに接
続されてしまい、そのスタック・セットは標準メモリー
・アレイ・アーキテクチャのもとで共通データ・ワード
の異なるビットのためのデータを含むことになる。この
ようにして、単一ROMの欠陥は、単一データ・ワードの
複数ビットに影響を及ぼし、エラー修正コーディング技
術の使用を例外的に無効にするエラー割合にまでしてし
まう。
バス負荷リミッタ24は、行バスと各行ラインとの間に接
続されたデプリーション・モード電界効果トランジスタ
を含む。図に示すように、デプリーション・モード・ト
ランジスタは、供給電圧Vccでバイアスされ、行バスに
表われた全電圧が行ラインを通じて接続されるというこ
とを保証する。偶数行バス17の行バス・ライン２と行ラ
イン23との間に置かれたFET27のような、デプリーショ
ウ・モード・トランジスタは、設計上、22のような短絡
回路欠陥が行バス・ライン２に接続されたアドレス電圧
に、制限電圧低下効果を有することを保証するような大
きさである。従って、行バス・ライン２は欠陥の存在に
もかかわらず、26のような他の行ラインにアドレス電圧
を供給することができる。バス負荷リミッタ24中のデプ
リーションFETは、行ライン23の容量の充電および放電
のための通路を提供する。そのため、FET27はメモリー
・アレイのアクセス・タイムと一致する速度で導通する
よう十分大きくなければならない。奇数行バス18から接
続された行ラインは、デプリーション・モードFETを通
じてメモリー・アレイ２の内部に同様に接続される。
第３図は、そのメモリー・アレイ28のサブアレイD0およ
びD1のような隣合うサブアレイの共有行およびバンク選
択ラインの使用を示し、そのサブアレイは共通データ・
ワードの形でデータ・バス・ラインD0およびD1のための
個々のデータ・ビットに寄与する。この発明の基本目的
はエラー修正コーディングの有効利用を可能にするメモ
リー・アレイ・アーキテクチャを提供することである。
第３図の実施例において、それは共通データ・ワードの
（D0およびD1のような）複数ビット位置に、同時エラー
を発生させないということを要求する。第３図は夫々、
行ライン32乃至サブアレイD0およびD1を出す偶数行バス
29および奇数行バス31によってアドレス可能なメモリー
・アレイ、広く28、の存在を示す。D0のような各サブア
レイは、それ自体複数のスタック・セットから成り、そ
のスタック・セットは全体的に記号“X"で示すナンド構
造電界効果トランジスタの対スタックから成る。メモリ
ー・アレイ28内のスタック28は、その一端が接地電位に
接続され、他端が列ライン16に接続され、その列ライン
は連続的スタック・セットの0,1,2等と対応するように
おかれたFET対によって共有される。例えば、サブアレ
イD0の列ライン16は、スタック・セット０の対応するス
タックと同様、スタック１のスタック対によって共有さ
れる。
更に、サブアレイD0のような各サブアレイは、同様に連
続的スタック・セットの隣合うスタック対に接続されて
いる複数の列ラインを含む。複数列ラインは、列選択お
よびセンス・アンプ・ブロック33に接続され、アドレス
したスタックに導通路があるかないかを感知し、更に複
数列ライン16の列アドレス１に対応して、データ・バス
・ラインD0に対する接続を選択する。
メモリー・アレイ28は、サブアレイD0、D1を通じて出る
行ラインと同様に奇数行バス31から出る奇数行ラインと
偶数行バス29との間にバス負荷リミッタ24を組み入れ
る。第３図のROMアーキテクチャは、多様なサブアレイ
の追加が可能である。
第３図のようなメモリー・アレイ28のアーキテクチャ
は、バンク選択ラインの独特な配列を含む、ということ
に注目するべきである。このアーキテクチャは、本発明
の基本概念であり、そのため、そのメモリー・アレイは
単一行ラインの欠陥は、メモリー・アレイから読み出さ
れたデータ・ワードの１以上のビットに影響を与えない
ということを保証するよう構成される。第３図の実施例
に記載のとおり、バンク選択ラインは、ひとつのサブア
レイから隣のサブアレイに進行するに従ってひとつ上の
サブアレイにシフトするように接続される。
この概念を更に明確にするために、例えば、メモリー・
アレイ28における特別な例を仮定する。すなわち、行ラ
イン34に36のような短絡回路の欠陥かまたは37のような
オープン回路の欠陥のどちらかがあり、また行ライン34
が偶数行ラインであるものと仮定する。そのようにする
と、行ライン34はそのライン34があるスタック・セット
０上のスタック・セット１、すなわち、スタック・セッ
ト０の真上のスタック・セットに、それに対応する行ラ
イン38がある。
この実施例のアーキテクチャではないが、もし行ライン
34がアドレスされると、列ライン16に接続され、結局
は、両データ・バス・ラインD0、D1のための列選択およ
びセンス・アンプ・ブロック33によって選択されるすべ
ての信号は、潜在的に正しくないであろう。しかし、行
ライン34の欠陥は、ブロック24で与えられた絶縁のおか
げで、対応する行ライン38に影響を与えない、というこ
とに注意するべきである。その上、バンク選択ライン3
9,41によるFETのアドレシングは、行ライン34のアドレ
シングと同時であり、データ・バス・ラインD0にエラー
・データを発生するが、データ・バス・ラインD1のデー
タには影響を及ぼさない。その差異は、行ライン38に欠
陥をなくし、バンク選択ライン39,41と共に、サブアレ
イD1のスタック・セット１をアドレスするように働く。
明らかに、この同じ状況は、サブアレイD1のスタック・
セット０についても存在し、それは列ライン34とバンク
選択ライン35,40との組み合わせでアドレスされている
間に、潜在的欠陥データをデータ・バス・ラインD1に送
信する。しかし、このバンク選択ラインの構造のおかげ
て、サブアレイD0のデータ・バス・ラインD0のデータ・
バス・ラインD0には正しいデータを供給する。
すべての行ラインは、サブアレイ対の一方の共通行バス
から出ることができ、各種スタック・セット内のスタッ
クは、この発明から外れることなく異なる構成に配置す
ることができるということは、疑いないところである。
従って、中心的特徴は、異なるデータ・ワード・ビット
を記憶する２つのサブアレイは、同じ行ラインおよびバ
ンク選択ラインのセットによってアドレスされないよう
にしたアーキテクチャ構成にある。
第４図は第３図のメモリー・アレイ28からとった隣合う
スタック・セットのアーキテクチャ構成を更に詳細に描
いたものである。それら行バス・ラインはすべての隣合
うスタック・セットに共通に接続される、ということに
注目しよう。更に、１つのスタック・セットをアドレス
するバンク選択ラインは、直接隣合うスタック・セット
のFETまたはセルをアドレスしないということに注目し
よう。例えば、行ライン42はスタック・セット43、44に
共通であるのに対し、スタック・セット43のバンク選択
ラインは番号Ｎ＋2,N＋３であるが、スタック・セット4
4のそれらは番号Ｎ＋4,N＋５である。
第５図は本発明の別の実施例である。全体的に46のこの
メモリー・アレイのアーキテクチャは、主に行バス47の
配列で第３図および第４図のものと異なる。簡単に第３
図に戻ると、その構造から、それはD2およびD3であるか
もしれないような隣合うサブアレイ対に入る前に、下方
にある39,41のようなバンク選択ラインが、スタック・
セット０をアドレスすることができる。
他方、第５図のメモリー・アレイ46は、行バス47乃至バ
ス負荷リミッタ24に接続された行ラインのセットが、ア
レイの幅一杯に出るというアーキテクチャに配置され
る。すなわち、電気的には絶縁されるが、ロジック的に
は同一の行ライン・セットはリミッタ24から始まり、メ
モリー・アレイ46の対応する番号のスタック・セットを
通じて、第５図では水平に延びる。そのような行アドレ
ス・アーキテクチャにより、各スタック・セットに対応
するバンク選択ラインは置き換えられるか、もしこの発
明の基本前提が得られるべきであれば連続するサブアレ
イ間で階段状に移される。すなわち、２つのサブアレイ
に対応する２つのワード・ビットは同じ行およびバンク
選択ラインを持つことができない。
第6A図は、本発明の特徴を基礎とする１メガビットROM
用の好ましいアーキテクチャである。第6B図は、第6A図
のメモリー・アレイのサブアレイD1-D3の拡大図を含
み、第７図は、32ビット・データ・ワードのデータ・ビ
ット位置のエラーを修正するエラー修正回路である。全
体的に46のメモリー・アレイは等しい数のバイナリ・デ
ータ・ビット1,048,576個を記憶するFETセルである。メ
モリー・アレイ46に記憶されているデータ・ビットに加
え、アレイは196,608ビットのエラー修正コードを含
む。実施例として、ROM46は16行バス・ラインに分割さ
れた112ライン、64バンク選択バス・ラインおよび32列
選択バス・ラインによってアドレスされる。アレイの出
力は、組合わされた38ライン・データ・バス47に現れた
38ビット・ワードである。データ・ワードそれら自体は
32データ・ワード・ビットおよび６チェック・ビットか
ら成る。
第6B図は、第6A図のメモリー・アレイ46の一部の拡大図
を示す。サブアレイ・スタック・セットおよびバンク選
択ラインの番号は明示した。そこには、また奇数および
偶数行バス・ラインを表し、それらはバス負荷リミッタ
24によって奇数または偶数行バスのどちらか側のサブア
レイに接続される。連続番号のスタック・セットによる
行バス・ラインの共有と、サブアレイの行バス・ライン
と行ラインとの間のリミッタ24の存在とにより、バンク
選択ラインの好ましい配置は第6B図に示され、各４つの
隣合うサブアレイのための逆のラインを含む。再び、こ
のアーキテクチャも、共通データ・ワードの２つのビッ
ト位置は同じ行ラインおよび同じバンク選択ラインを共
有しない、ということを保証することに成功した。
32ビット・データ・ワードの単一ビット・エラーの修正
は、第７図の作用ブロックを使用して行われる。エラー
修正の概念および回路は公知であるから、第７図はエラ
ー修正の基本概念の説明に役立つ主な作用要素のみを説
明する。図に示すように、データ・バス47は32ワード・
ビット・ラインと６チェック・ビット・ラインとを含む
38ラインから成り、６シンドローム・ビットを発生する
ために、XORツリー49を通じて持続される。
シンドロームは32ビット・ワードのエラーの存在に関す
るものだけでなく、その位置に関する情報も含む。シン
ドローム・デコード・ブロック51はシンドローム情報を
デコードして、データ・ビットを修正する必要があるか
どうかを選択する。データ・ビットの修正は排他的オア
・ブロック52で行われ、32ワード・ビット・ラインを通
じて組み合わせ、その結果を夫々のオア・ブロック52か
ら生じさせる。そこから出てきたものはエラーが修正さ
れた32ビット・ワードである。
以上、この発明の種々の態様を全体的に説明したがその
他種々の実施例を使用して示すこともできる。この発明
を基礎とする基本概念は、以上説明した特定の実施例よ
りも相当広いことは当然理解できるところである。例え
ば、この発明は、読出専用メモリーで説明したが、この
発明の基本概念は、ランダム・アクセス・メモリーのよ
うな他の形のメモリーにも広く適用することができる。
同様にして、このアーキテクチャを電界効果トランジス
タのナンド接続スタックで作ったROMアレイで説明した
が、この発明の概念はその物理的配置にも、ロジックに
も、また特定種類の能動電子装置または素子にも制限さ
れるものではない。
〔発明の効果〕
本発明により、他の方法ではエラー修正を行うことがで
きない、主メモリーの行ライン全体に影響を及ぼすよう
な欠陥でも、従来のエラー修正技術を使用して修正が可
能となった。
図面の簡単な説明 第１図は、エラー修正可能な典型的な先行技術にかかる
ROMのブロック図である。
第２図は、本発明によるROMの部分回路図である。
第３図は、本発明の一実施例の回路ブロック図であっ
て、スタック・セットの間のバンク選択ラインの電流制
限および配線の組み合わせを有する主メモリーのサブア
レイに適用されたものである。第４図は、第３図のスタ
ック・セット内のFET構造の回路図である。
第５図は、行ラインおよびバンク選択ラインが配線され
て簡単にエラー修正を行う本発明の代替実施例を示す図
である。
第6A図は、本発明の特徴を応用したエラー修正付き１メ
ガビットROMを構成する回路ブロック図である。
第6B図は、データ・ワード・ビットに関する行ラインお
よびバンク選択ラインの配線の第２実施例を表わす第6A
図のROM内の１セクションの拡大図である。
第７図は、第6A図の１メガビットROMに関するエラー修
正回路の回路ブロック図である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】バンク選択信号（39、41）及び行アドレス
    選択信号（29、31）によりメモリ・アクセスすることが
    できるメモリ・アレイ（28）であって、該メモリ・アレ
    イは複数のサブアレイ（D0〜D7）を行方向に配置して構
    成されており、個々の該サブアレイは複数のスタック・
    セット（０、１、２、・・・）を列方向に積み重ねた状
    態で構成されており、個々の該スタック・セットは列方
    向に並ぶ複数の記憶セルからなる第１及び第２のサブセ
    クションからなり、 前記行アドレス選択信号（29、31）は、前記サブアレイ
    （D0〜D7）のそれぞれの同一スタック・セット（スタッ
    ク・セット０）の同列のメモリ素子に接続するようにな
    し、 前記バンク選択信号（39、41）は、前記サブアレイ（D0
    〜D7）の異なるスタック・セットであって、右隣りのサ
    ブ・アレイに進むごとにひとつ上のサブ・アレイに接続
    し、最上位のサブアレイ（D7）から出た選択信号は最下
    位のサブアレイ（D0）に接続するようになし、 前記行アドレス選択信号を供給する信号ラインには、過
    大電流が流れたときはその両端子に電圧降下を生じさせ
    る電流リミッタ手段を有し、 以て、特定の行ラインに係るデータ・ワードにおける単
    一メモリ素子の欠陥が他のデータ・ワードの複数ビット
    の読み出し若しくは書き込みに影響を与えないようにな
    したメモリ・アレイ。
JP60504165A 1984-09-28 1985-09-18 メモリー・アレイ Expired - Lifetime JPH0752596B2 (ja)

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US655854 1984-09-28
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JPH0752596B2 true JPH0752596B2 (ja) 1995-06-05

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