JPH07176198A - 読み出し専用メモリ装置 - Google Patents
読み出し専用メモリ装置Info
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- JPH07176198A JPH07176198A JP31779293A JP31779293A JPH07176198A JP H07176198 A JPH07176198 A JP H07176198A JP 31779293 A JP31779293 A JP 31779293A JP 31779293 A JP31779293 A JP 31779293A JP H07176198 A JPH07176198 A JP H07176198A
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Abstract
(57)【要約】
【目的】 顧客の要求に対応つつチップの歩留りを向上
させ、且つ、チップサイズの縮小を図ることができる読
み出し専用メモリ装置を提供することを目的とする。 【構成】 メモリセルアレイ１と、Ｘデコーダ２と、Ｙ
デコーダ３と、センス回路４と、Ｘ，Ｙアドレス信号と
ブロック選択信号を発生させるための信号が出力される
アドレススクランブル回路５と、前記ブロック選択信号
を発生させるための信号が入力されるデコーダ６と、疑
似メモリ空間が設定された論理回路７と、デコーダ６か
らの切り換え信号によって、メモリセルアレイ１と論理
回路７からの出力の何れかを選択する信号切り換え回路
（マルチプレックス回路）８とからなり、アドレス信号
に基づいて信号切り換え回路８から出力信号ｄ１…ｄｍ
を出力する読み出し専用メモリ装置であり、疑似メモリ
空間を用いることによってチップサイズを小型にするこ
とができるものである。
させ、且つ、チップサイズの縮小を図ることができる読
み出し専用メモリ装置を提供することを目的とする。 【構成】 メモリセルアレイ１と、Ｘデコーダ２と、Ｙ
デコーダ３と、センス回路４と、Ｘ，Ｙアドレス信号と
ブロック選択信号を発生させるための信号が出力される
アドレススクランブル回路５と、前記ブロック選択信号
を発生させるための信号が入力されるデコーダ６と、疑
似メモリ空間が設定された論理回路７と、デコーダ６か
らの切り換え信号によって、メモリセルアレイ１と論理
回路７からの出力の何れかを選択する信号切り換え回路
（マルチプレックス回路）８とからなり、アドレス信号
に基づいて信号切り換え回路８から出力信号ｄ１…ｄｍ
を出力する読み出し専用メモリ装置であり、疑似メモリ
空間を用いることによってチップサイズを小型にするこ
とができるものである。
Description
【０００１】
【産業上の利用分野】本発明は、読み出し専用メモリ装
置に関し、詳しくは、メモリセルの数を減らし、歩留り
の向上とチップサイズの縮小を図ることができるマスク
プログラム可能な読み出し専用メモリ装置に係るもので
ある。
置に関し、詳しくは、メモリセルの数を減らし、歩留り
の向上とチップサイズの縮小を図ることができるマスク
プログラム可能な読み出し専用メモリ装置に係るもので
ある。
【０００２】
【従来の技術】図５は、読み出し専用メモリ装置のブロ
ック図であり、最も基本的なマスクＲＯＭ（Read Only
Memory）、所謂、ガラスマスクにパターン化することに
より予めプログラムされたデータに基づいて、バイナリ
データを作り込むことができる半導体メモリ装置の回路
構成を示すものである。図５に於いて、５１はメモリセ
ルアレイであり、マスクプログラム可能なメモリセルが
２(X+Y) ×ｍ個（２X 行，２Y 列×ｍ）から構成され、
２X 本のワード線ＷＬと、２Y ×ｍ本のビット線ＢＬを
含む。５２はＸデコーダ（行デコーダ）であり、Ｘ個の
Ｘアドレス入力信号ａｘ1 …ａｘX の状態に応じて、１
本のワード線を選択する。５３はＹデコーダ（列デコー
ダ）であり、Ｙ個のＹアドレス入力信号ａｙ1 …ａｙY
の状態に応じて、ｍ本のビット線を選択し、センス回路
５４に接続する。センス回路５４は選択されたワード線
ＷＬとビット線ＢＬの交点に位置するメリセルのデータ
を増幅して、ｍビットのデータｄ1 …ｄm を出力する。
ック図であり、最も基本的なマスクＲＯＭ（Read Only
Memory）、所謂、ガラスマスクにパターン化することに
より予めプログラムされたデータに基づいて、バイナリ
データを作り込むことができる半導体メモリ装置の回路
構成を示すものである。図５に於いて、５１はメモリセ
ルアレイであり、マスクプログラム可能なメモリセルが
２(X+Y) ×ｍ個（２X 行，２Y 列×ｍ）から構成され、
２X 本のワード線ＷＬと、２Y ×ｍ本のビット線ＢＬを
含む。５２はＸデコーダ（行デコーダ）であり、Ｘ個の
Ｘアドレス入力信号ａｘ1 …ａｘX の状態に応じて、１
本のワード線を選択する。５３はＹデコーダ（列デコー
ダ）であり、Ｙ個のＹアドレス入力信号ａｙ1 …ａｙY
の状態に応じて、ｍ本のビット線を選択し、センス回路
５４に接続する。センス回路５４は選択されたワード線
ＷＬとビット線ＢＬの交点に位置するメリセルのデータ
を増幅して、ｍビットのデータｄ1 …ｄm を出力する。
【０００３】
【発明が解決しようとする課題】半導体メモリ装置で
は、アドレスが１ビット増えるとメモリ容量は２倍にな
る。従って、汎用メモリでは時代の変遷につれ、１Ｍ，
２Ｍ，４Ｍ，８Ｍ，１６Ｍ…と倍数的に容量を増してき
たこともあって、メモリの標準容量としてこのような容
量の半導体メモリ装置が用意されている。マスクＲＯＭ
に代表される読み出し専用メモリでは、顧客の要求に応
じて必要な容量が設定される。例えば、顧客がマスクＲ
ＯＭ用に作成したデータが３Ｍビットであったとする
と、４ＭビットのマスクＲＯＭを使用することになり、
残りの１Ｍは未使用状態となる。図２は、４ＭマスクＲ
ＯＭのメモリ空間を示すものであり、１Ｍ分のデータ領
域が“空”の状態であり、実際は全て“０”或いは全て
“１”など同じデータの繰り返しになる。このような１
Ｍビット分（全容量の１／４）が未使用の状態の半導体
メモリ装置であったとしても、製品出荷時の検査では、
未使用領域を含め全ての領域のメモリセルの検査を行っ
て、未使用領域の１Ｍの内１ビットでも不良セルがあれ
ば、そのチップは不良とみなされ、破棄される。
は、アドレスが１ビット増えるとメモリ容量は２倍にな
る。従って、汎用メモリでは時代の変遷につれ、１Ｍ，
２Ｍ，４Ｍ，８Ｍ，１６Ｍ…と倍数的に容量を増してき
たこともあって、メモリの標準容量としてこのような容
量の半導体メモリ装置が用意されている。マスクＲＯＭ
に代表される読み出し専用メモリでは、顧客の要求に応
じて必要な容量が設定される。例えば、顧客がマスクＲ
ＯＭ用に作成したデータが３Ｍビットであったとする
と、４ＭビットのマスクＲＯＭを使用することになり、
残りの１Ｍは未使用状態となる。図２は、４ＭマスクＲ
ＯＭのメモリ空間を示すものであり、１Ｍ分のデータ領
域が“空”の状態であり、実際は全て“０”或いは全て
“１”など同じデータの繰り返しになる。このような１
Ｍビット分（全容量の１／４）が未使用の状態の半導体
メモリ装置であったとしても、製品出荷時の検査では、
未使用領域を含め全ての領域のメモリセルの検査を行っ
て、未使用領域の１Ｍの内１ビットでも不良セルがあれ
ば、そのチップは不良とみなされ、破棄される。
【０００４】従って、従来の半導体メモリ装置では、不
必要な部分による歩留りの低下を招き、相対的にチップ
の製造コストが上がる結果となる。即ち、その１Ｍビッ
ト分のメモリセル領域は本来無駄なメモリ領域であり、
その部分が削除できればチップサイズを小さくすること
が可能であり、それによって１枚当たりのウエハから取
れるチップの収率が増え、而も、ウエハ製造コストは変
わらない為に相対的にチップの製造コストを下げること
ができる。本発明は、上記のような問題に鑑みなされた
ものであり、顧客の要求に対応しつつチップの歩留りを
向上させ、且つ、チップサイズの縮小を図ることができ
る読み出し専用メモリ装置を提供することを目的とする
ものである。
必要な部分による歩留りの低下を招き、相対的にチップ
の製造コストが上がる結果となる。即ち、その１Ｍビッ
ト分のメモリセル領域は本来無駄なメモリ領域であり、
その部分が削除できればチップサイズを小さくすること
が可能であり、それによって１枚当たりのウエハから取
れるチップの収率が増え、而も、ウエハ製造コストは変
わらない為に相対的にチップの製造コストを下げること
ができる。本発明は、上記のような問題に鑑みなされた
ものであり、顧客の要求に対応しつつチップの歩留りを
向上させ、且つ、チップサイズの縮小を図ることができ
る読み出し専用メモリ装置を提供することを目的とする
ものである。
【０００５】
【課題を解決するための手段】上述の課題を達成する為
に、本発明の第１の読み出し専用メモリ装置は、メモリ
セルアレイとは別に、メモリ空間の未使用領域に相当す
る同一データが連続する疑似メモリ空間を有する回路を
備えることを特徴とするものである。又、本発明の第２
の読み出し専用メモリ装置は、メモリ空間の未使用領域
に相当する同一データが連続する領域を格納した回路を
メモリセルアレイとは別に設け、前記メモリ空間の未使
用領域をアクセスするアドレス信号が入力された場合
に、前記回路からのデータを出力するようにしたことを
特徴とするものである。
に、本発明の第１の読み出し専用メモリ装置は、メモリ
セルアレイとは別に、メモリ空間の未使用領域に相当す
る同一データが連続する疑似メモリ空間を有する回路を
備えることを特徴とするものである。又、本発明の第２
の読み出し専用メモリ装置は、メモリ空間の未使用領域
に相当する同一データが連続する領域を格納した回路を
メモリセルアレイとは別に設け、前記メモリ空間の未使
用領域をアクセスするアドレス信号が入力された場合
に、前記回路からのデータを出力するようにしたことを
特徴とするものである。
【０００６】又、本発明の第２の読み出し専用メモリ装
置は、ｍビットのデータ信号が出力されるデータ信号出
力端子と、ｎビットのアドレス信号が入力されるアドレ
ス信号入力端子とを有するものであって、２n ×ｍ×Ａ
（但し、０＜Ａ＜１）個のプログラム可能なメモリセル
と、前記アドレス信号によって選択されたメモリセルの
データを読み出すデータ読み出し回路と、プログラムに
よって任意のｍ個の疑似メモリ空間に相当するデータを
格納する論理回路と、前記アドレス信号の特定のビット
の状態に応じて、前記データ読み出し回路と前記論理回
路の何れかのデータを選択して、前記データ信号出力端
子に出力する信号切り換え回路と、を有することを特徴
とするものである。又、本発明は、前記第２の読み出し
専用メモリ装置に於いて、前記アドレス信号の任意の数
のビットによって前記信号切り換え回路に対する切り換
え制御信号を最終的に発生し得るプログラム可能なアド
レススクランブル回路を有することを特徴とする読み出
し専用メモリ装置である。
置は、ｍビットのデータ信号が出力されるデータ信号出
力端子と、ｎビットのアドレス信号が入力されるアドレ
ス信号入力端子とを有するものであって、２n ×ｍ×Ａ
（但し、０＜Ａ＜１）個のプログラム可能なメモリセル
と、前記アドレス信号によって選択されたメモリセルの
データを読み出すデータ読み出し回路と、プログラムに
よって任意のｍ個の疑似メモリ空間に相当するデータを
格納する論理回路と、前記アドレス信号の特定のビット
の状態に応じて、前記データ読み出し回路と前記論理回
路の何れかのデータを選択して、前記データ信号出力端
子に出力する信号切り換え回路と、を有することを特徴
とするものである。又、本発明は、前記第２の読み出し
専用メモリ装置に於いて、前記アドレス信号の任意の数
のビットによって前記信号切り換え回路に対する切り換
え制御信号を最終的に発生し得るプログラム可能なアド
レススクランブル回路を有することを特徴とする読み出
し専用メモリ装置である。
【０００７】又、本発明は、第３の読み出し専用メモリ
装置は、データがプログラムされたメモリセルアレイ
と、疑似メモリ空間に相当する論理回路と、Ｘ，Ｙアド
レス信号が入力され、該Ｘ，Ｙアドレス信号を物理的位
置に対応するＸ，Ｙアドレス信号に変換するとともに、
前記メモリセルアレイのメモリ空間と未使用領域のメモ
リ空間に対応するアドレスを選択する切り換え信号を生
成する為のアドレス信号を発生するアドレススクランブ
ル回路と、前記アドレススクランブル回路からの該Ｘ，
Ｙアドレス信号が入力されるＸ，Ｙデコーダと、前記Ｙ
デコーダに接続されたセンス回路と、前記アドレススク
ランブル回路からのアドレス信号によって前記メモリセ
ルアレイのメモリ領域を選択するとともに、前記メモリ
セルアレイからのデータと前記論理回路の出力の何れか
を選択する切り換え信号を出力するデコーダと、前記デ
コータからの前記切り換え信号によって前記メモリセル
アレイのデータ出力と前記論理回路の出力との何れかを
選択する切り換え手段とからなることを特徴とするもの
である。
装置は、データがプログラムされたメモリセルアレイ
と、疑似メモリ空間に相当する論理回路と、Ｘ，Ｙアド
レス信号が入力され、該Ｘ，Ｙアドレス信号を物理的位
置に対応するＸ，Ｙアドレス信号に変換するとともに、
前記メモリセルアレイのメモリ空間と未使用領域のメモ
リ空間に対応するアドレスを選択する切り換え信号を生
成する為のアドレス信号を発生するアドレススクランブ
ル回路と、前記アドレススクランブル回路からの該Ｘ，
Ｙアドレス信号が入力されるＸ，Ｙデコーダと、前記Ｙ
デコーダに接続されたセンス回路と、前記アドレススク
ランブル回路からのアドレス信号によって前記メモリセ
ルアレイのメモリ領域を選択するとともに、前記メモリ
セルアレイからのデータと前記論理回路の出力の何れか
を選択する切り換え信号を出力するデコーダと、前記デ
コータからの前記切り換え信号によって前記メモリセル
アレイのデータ出力と前記論理回路の出力との何れかを
選択する切り換え手段とからなることを特徴とするもの
である。
【０００８】
【作用】本発明の読み出し専用メモリ装置は、メモリ空
間の未使用領域に相当する領域である繰り返しデータ
（例えば、“０”又は“１”）がマスクプログラムによ
って格納された疑似メモリ空間を有する回路を、データ
が書き込まれたメモリセルアレイとは別に設け、そのメ
モリ空間をアクセスするアドレス信号が入力された場合
には、前記回路のデータを出力するようにしたものてあ
り、未使用領域のメモリ空間がメモリセルアレイに無い
にもかわらず外見上従来の回路と全く等価な機能をもた
せることができるものである。
間の未使用領域に相当する領域である繰り返しデータ
（例えば、“０”又は“１”）がマスクプログラムによ
って格納された疑似メモリ空間を有する回路を、データ
が書き込まれたメモリセルアレイとは別に設け、そのメ
モリ空間をアクセスするアドレス信号が入力された場合
には、前記回路のデータを出力するようにしたものてあ
り、未使用領域のメモリ空間がメモリセルアレイに無い
にもかわらず外見上従来の回路と全く等価な機能をもた
せることができるものである。
【０００９】
【実施例】以下、本発明の読み出し専用メモリ装置の一
実施例について、図面を参照して説明する。図１に於い
て、１はメモリセルアレイ、２はＸデコーダ、３はＹデ
コータ、４はセンス回路、５はアドレススクランブル回
路、６はデコーダ、７は疑似メモリ空間に相当する論理
回路、８はアドレス信号に応じてメモリセルアレイ１と
論理回路７の何れかの出力を選択するマルチプレクサ回
路等の信号切り換え回路である。 メモリセルアレイ１
は三つのメモリ空間であり、２(X+Y-2) ×ｍ個（２(X
-2) 行、２Y ×ｍ列）のマスクプログラム可能なメモリ
セルを有し、１Ｍビットを一ブロックとする三つのブロ
ックで構成されている。このメモリセルアレイ１は、２
(X-2) ×３本のワード線ＷＬと、２Y ×ｍ本のビット線
ＢＬとを含む。Ｘデコーダ（行デコータ）２は、メモリ
セルアレイ１のブロックに対応する三つのブロックから
なり、ブロック選択信号ｘ０，ｘ１，ｘ２によって１つ
のブロックが選択され、更に、Ｘアドレス入力信号ａｘ
ｎ１…ａｘｎｘ-1によって選択されたブロックの２
(X-2) 本のワード線ＷＬの内の１本が選択される。
実施例について、図面を参照して説明する。図１に於い
て、１はメモリセルアレイ、２はＸデコーダ、３はＹデ
コータ、４はセンス回路、５はアドレススクランブル回
路、６はデコーダ、７は疑似メモリ空間に相当する論理
回路、８はアドレス信号に応じてメモリセルアレイ１と
論理回路７の何れかの出力を選択するマルチプレクサ回
路等の信号切り換え回路である。 メモリセルアレイ１
は三つのメモリ空間であり、２(X+Y-2) ×ｍ個（２(X
-2) 行、２Y ×ｍ列）のマスクプログラム可能なメモリ
セルを有し、１Ｍビットを一ブロックとする三つのブロ
ックで構成されている。このメモリセルアレイ１は、２
(X-2) ×３本のワード線ＷＬと、２Y ×ｍ本のビット線
ＢＬとを含む。Ｘデコーダ（行デコータ）２は、メモリ
セルアレイ１のブロックに対応する三つのブロックから
なり、ブロック選択信号ｘ０，ｘ１，ｘ２によって１つ
のブロックが選択され、更に、Ｘアドレス入力信号ａｘ
ｎ１…ａｘｎｘ-1によって選択されたブロックの２
(X-2) 本のワード線ＷＬの内の１本が選択される。
【００１０】Ｙデコーダ（列デコーダ）３はＹアドレス
入力信号ａｙｎ１…ａｙｎｙによって、２Y ×ｍ本のビ
ット線ＢＬの内のｍ本を選択し、センス回路４に接続す
る。センス回路４は、Ｙデコーダ３と接続され、ビット
線ＢＬ上のデータ信号をセンス回路４で増幅して出力す
る。アドレススクランブル回路５は、例えば、図３に図
示するような要素回路を複数（Ｘ＋Ｙ個）備えて構成さ
れている。パターン発生器で発生したアドレス入力信号
ａｘ１…ａｘｘ，ａｙ１…ａｙｙがアドレススクランブ
ル回路５に入力され、物理的位置に対応するＸ，Ｙアド
レス信号に変化される。アドレススクランブル回路５
は、図３に示すアドレススクランブル回路が複数備える
ものであり、アドレス入力信号１乃至ｎがトランジスタ
３１乃至３ｎのドレインに入力され、それらのゲートが
共通接続されて電圧源ＶDDに接続され、トランジスタ３
１〜３ｎのソースが共通接続されてインバータ３７の入
力端子に接続される。インバータ３７の出力端子はトラ
ンジスタ３５，３６の共通接続されたドレインに接続さ
れ、トランジスタ３６のソースがインバータ３８の入力
端子に接続され、その出力端子がトランジスタ３５のソ
ースに接続されてインバータ３９の入力端子に接続され
る。トランジスタ３１〜３ｎの何れかを導通状態とする
ことによって、アドレス入力１〜ｎの何れかを選択して
出力し、その際、トランジスタ３５，３６の何れかを選
択することによって、その出力を正論理或いは負論理に
設定する。このように設定されたＸ，Ｙアドレス信号は
インバータ３９の出力端子から出力される。
入力信号ａｙｎ１…ａｙｎｙによって、２Y ×ｍ本のビ
ット線ＢＬの内のｍ本を選択し、センス回路４に接続す
る。センス回路４は、Ｙデコーダ３と接続され、ビット
線ＢＬ上のデータ信号をセンス回路４で増幅して出力す
る。アドレススクランブル回路５は、例えば、図３に図
示するような要素回路を複数（Ｘ＋Ｙ個）備えて構成さ
れている。パターン発生器で発生したアドレス入力信号
ａｘ１…ａｘｘ，ａｙ１…ａｙｙがアドレススクランブ
ル回路５に入力され、物理的位置に対応するＸ，Ｙアド
レス信号に変化される。アドレススクランブル回路５
は、図３に示すアドレススクランブル回路が複数備える
ものであり、アドレス入力信号１乃至ｎがトランジスタ
３１乃至３ｎのドレインに入力され、それらのゲートが
共通接続されて電圧源ＶDDに接続され、トランジスタ３
１〜３ｎのソースが共通接続されてインバータ３７の入
力端子に接続される。インバータ３７の出力端子はトラ
ンジスタ３５，３６の共通接続されたドレインに接続さ
れ、トランジスタ３６のソースがインバータ３８の入力
端子に接続され、その出力端子がトランジスタ３５のソ
ースに接続されてインバータ３９の入力端子に接続され
る。トランジスタ３１〜３ｎの何れかを導通状態とする
ことによって、アドレス入力１〜ｎの何れかを選択して
出力し、その際、トランジスタ３５，３６の何れかを選
択することによって、その出力を正論理或いは負論理に
設定する。このように設定されたＸ，Ｙアドレス信号は
インバータ３９の出力端子から出力される。
【００１１】実施例では、トランジスタ３１〜３ｎの
内、１つのトランジスタ３１のみ導通状態に設定され、
点線で囲まれたトランジスタ３２〜３ｎは、イオン注入
によって閾値電圧を高くすることにより非導通状態にプ
ログラムされており、このような手段によって、アドレ
ススクランブル回路５には、任意のアドレス入力信号を
選択して入力することが可能である。アドレススクラン
ブル回路５で生成された物理的位置に設定されたＸ，Ｙ
アドレス信号を後段の回路に入力している。アドレスス
クランブル回路５には全てアドレス信号が入力され、２
ビットのアドレス信号がブロック選択信号を生成する信
号ａｘｓ０，ａｘｓ１に変換されてデコーダ６に入力さ
れる。Ｘアドレス信号（ａｘｎ１…ａｘｎｘ−２）はＸ
デコーダ２に入力され、Ｙアドレス信号（ａｎｙ１…ａ
ｎｙｙ）はＹデコーダ３に入力される。
内、１つのトランジスタ３１のみ導通状態に設定され、
点線で囲まれたトランジスタ３２〜３ｎは、イオン注入
によって閾値電圧を高くすることにより非導通状態にプ
ログラムされており、このような手段によって、アドレ
ススクランブル回路５には、任意のアドレス入力信号を
選択して入力することが可能である。アドレススクラン
ブル回路５で生成された物理的位置に設定されたＸ，Ｙ
アドレス信号を後段の回路に入力している。アドレスス
クランブル回路５には全てアドレス信号が入力され、２
ビットのアドレス信号がブロック選択信号を生成する信
号ａｘｓ０，ａｘｓ１に変換されてデコーダ６に入力さ
れる。Ｘアドレス信号（ａｘｎ１…ａｘｎｘ−２）はＸ
デコーダ２に入力され、Ｙアドレス信号（ａｎｙ１…ａ
ｎｙｙ）はＹデコーダ３に入力される。
【００１２】デコーダ６はアドレススクランブル回路５
からブロック信号ａｘｓ０，ａｘｓ１の論理状態に応じ
て、ブロック選択信号ｘ０…ｘ３の内の１本が選択され
てＸデコーダ２の何れかのブロック或いはマルチプレッ
クス回路８が選択される。信号ａｘｓ０，ａｘｓ１の状
態がそれぞれ“０”，“０”のときブロック選択信号ｘ
０が選択され、“０”，“１”のときはブロック選択信
号ｘ１が選択され、“１”，“０”のときはブロック選
択信号ｘ２が選択され、“１”，“１”のときブロック
選択信号（切り換え信号）ｘ３がそれぞれ選択される。
からブロック信号ａｘｓ０，ａｘｓ１の論理状態に応じ
て、ブロック選択信号ｘ０…ｘ３の内の１本が選択され
てＸデコーダ２の何れかのブロック或いはマルチプレッ
クス回路８が選択される。信号ａｘｓ０，ａｘｓ１の状
態がそれぞれ“０”，“０”のときブロック選択信号ｘ
０が選択され、“０”，“１”のときはブロック選択信
号ｘ１が選択され、“１”，“０”のときはブロック選
択信号ｘ２が選択され、“１”，“１”のときブロック
選択信号（切り換え信号）ｘ３がそれぞれ選択される。
【００１３】論理回路７は、例えば、図４のような要素
回路を複数個（ｍ個）備えて構成される。図４を参照し
て説明すれば、Ｐ−ＭＯＳトランジスタ４３，４４とＮ
−ＭＯＳトランジスタ４１，４２とインバータ４５とか
ら構成され、トランジスタ４１，４３のゲートがトラン
ジスタ４２と４４との接続点に接続され、トランジスタ
４２，４４のゲートがトランジスタ４１，４３との接続
点に接続され、トランジスタ４２，４４の接続点がイン
バータ４５の入力端子に接続され、トランジスタ４３，
４４のドレインが電源電圧ＶDDに接続され、トランジス
タ４１，４２のソースが接地されている。点線で囲まれ
たトランジスタ４１はイオン注入により閾値電圧を高く
設定されたトランジスタであり、非導通状態にプログラ
ムされており、出力としては“Ｈ”レベルの信号が出力
される。又、トランジスタ４２が非導通にプログラムさ
れると、“Ｌ”レベルの信号が出力される。論理回路７
にはｍビットの同一レベルの繰り返しデータが格納さ
れ、常時、同じ繰り返しデータが出力され、疑似的に未
使用領域のメモリ空間と同一の出力が得られる。信号切
り換え回路８はデコーダ６からのブロック信号ｘ３の状
態に応じて、センス回路４の出力か、論理回路７の出力
の何れかを出力信号ｄ１…ｄｍとして出力する。その構
成は一例としマルチプレックサ回路が用いられる。
回路を複数個（ｍ個）備えて構成される。図４を参照し
て説明すれば、Ｐ−ＭＯＳトランジスタ４３，４４とＮ
−ＭＯＳトランジスタ４１，４２とインバータ４５とか
ら構成され、トランジスタ４１，４３のゲートがトラン
ジスタ４２と４４との接続点に接続され、トランジスタ
４２，４４のゲートがトランジスタ４１，４３との接続
点に接続され、トランジスタ４２，４４の接続点がイン
バータ４５の入力端子に接続され、トランジスタ４３，
４４のドレインが電源電圧ＶDDに接続され、トランジス
タ４１，４２のソースが接地されている。点線で囲まれ
たトランジスタ４１はイオン注入により閾値電圧を高く
設定されたトランジスタであり、非導通状態にプログラ
ムされており、出力としては“Ｈ”レベルの信号が出力
される。又、トランジスタ４２が非導通にプログラムさ
れると、“Ｌ”レベルの信号が出力される。論理回路７
にはｍビットの同一レベルの繰り返しデータが格納さ
れ、常時、同じ繰り返しデータが出力され、疑似的に未
使用領域のメモリ空間と同一の出力が得られる。信号切
り換え回路８はデコーダ６からのブロック信号ｘ３の状
態に応じて、センス回路４の出力か、論理回路７の出力
の何れかを出力信号ｄ１…ｄｍとして出力する。その構
成は一例としマルチプレックサ回路が用いられる。
【００１４】次に、本発明の読み出し専用メモリ装置の
動作について説明する。要求されるデータのメモリ領域
が、例えば、図２に示すような全体のメモリ空間の１／
４を繰り返しデータが占める未使用領域である場合、そ
の繰り返しデータを論理回路７にマスクプログラムし、
残りの３／４のデータをメモリセルアレイ１にプログラ
ムする。又、Ｘアドレス信号の上位２ビットをブロック
選択信号ａｘ０，ａｘ１を発生するようにアドレススク
ランブル回路５をマスクプログラムする。これは、顧客
がチップ上のどのアドレス端子を上位２ビットとして使
用しても対応できるようにすることができる利点があ
る。勿論、チップ上の特定の２ビットを上位２ビットと
して使用することが分かっている場合には、アドレスス
クランブル回路は不要となり、特定の位置を上位桁とす
る場合に極めて有効である。
動作について説明する。要求されるデータのメモリ領域
が、例えば、図２に示すような全体のメモリ空間の１／
４を繰り返しデータが占める未使用領域である場合、そ
の繰り返しデータを論理回路７にマスクプログラムし、
残りの３／４のデータをメモリセルアレイ１にプログラ
ムする。又、Ｘアドレス信号の上位２ビットをブロック
選択信号ａｘ０，ａｘ１を発生するようにアドレススク
ランブル回路５をマスクプログラムする。これは、顧客
がチップ上のどのアドレス端子を上位２ビットとして使
用しても対応できるようにすることができる利点があ
る。勿論、チップ上の特定の２ビットを上位２ビットと
して使用することが分かっている場合には、アドレスス
クランブル回路は不要となり、特定の位置を上位桁とす
る場合に極めて有効である。
【００１５】ブロック選択信号ａｘｓ０，ａｘｓ１が
“１”，“１”のときデコーダ６によってブロック選択
信号（切り換え信号）ｘ３が選択され、論理回路７にプ
ログラムされたデータ（ｄ１…ｄｍ）として出力され
る。それ以外のケースでは、メモリセルアレイ１にプロ
グラムされたデータ（ｄ１…ｄｍ）が疑似的に出力され
る。従って、図３に示された従来の回路を使用した場合
と機能的に全く同じ動作をすることになる。
“１”，“１”のときデコーダ６によってブロック選択
信号（切り換え信号）ｘ３が選択され、論理回路７にプ
ログラムされたデータ（ｄ１…ｄｍ）として出力され
る。それ以外のケースでは、メモリセルアレイ１にプロ
グラムされたデータ（ｄ１…ｄｍ）が疑似的に出力され
る。従って、図３に示された従来の回路を使用した場合
と機能的に全く同じ動作をすることになる。
【００１６】更に、ブロック選択信号を生成する信号ａ
ｘｓ０，ａｘｓ１を正論理、負論理にプログラムできる
ようにアドレススクランブル回路５を設定すれば、図２
の４つのメモリ空間の内のどのブロックも未使用領域と
し、外部の疑似メモリ空間である論理回路に代用するこ
とができる。例えば、図３に於いて、トランジスタ３５
を非導通状態にプログラムし、トランジスタ３６を導通
状態にプログラムすれば、入力が“Ｌ”レベルのとき出
力が“Ｈ”レベルになる。即ち、上記実施例では上位２
ビットが“１”，“１”のとき、論理回路７のデータが
出力されるが、例え、上位２ビットが“０”，“０”、
“０”，“１”、或いは“１”，“０”のときであって
も、アドレススクランブル回路のトランジスタ３５と３
６を非導通状態或いは導通状態にプログラムすれば、そ
れらの入力に対応することができるようになる。
ｘｓ０，ａｘｓ１を正論理、負論理にプログラムできる
ようにアドレススクランブル回路５を設定すれば、図２
の４つのメモリ空間の内のどのブロックも未使用領域と
し、外部の疑似メモリ空間である論理回路に代用するこ
とができる。例えば、図３に於いて、トランジスタ３５
を非導通状態にプログラムし、トランジスタ３６を導通
状態にプログラムすれば、入力が“Ｌ”レベルのとき出
力が“Ｈ”レベルになる。即ち、上記実施例では上位２
ビットが“１”，“１”のとき、論理回路７のデータが
出力されるが、例え、上位２ビットが“０”，“０”、
“０”，“１”、或いは“１”，“０”のときであって
も、アドレススクランブル回路のトランジスタ３５と３
６を非導通状態或いは導通状態にプログラムすれば、そ
れらの入力に対応することができるようになる。
【００１７】無論、上記実施例ではＸ方向に対しメモリ
セルを使用メモリ領域の３／４を設定しているが、例え
ば、Ｙ方向に対しメモリセルを使用メモリ領域の３／４
を設定することも当然可能である。その場合には上位２
ビットの信号はＹアドレス信号（ａｙｎ１…ａｙｎｙ−
２）に設定することによって対応することができる。
尚、本発明では、メモリ空間の未使用領域を論理回路に
よる疑似メモリ空間と設定しているが、使用メモリ空間
に“０”或いは“１”又は“０”と“１”のデータが交
互に発生する繰り返しデータが存在する場合であって
も、本発明の概念が適応できることは明らかである。こ
の場合、使用メモリ空間の何れのアドレス間を繰り返し
データとするかを選択して疑似メモリ空間或いは実メモ
リ空間の切り換えを行うことによって、繰り返しデータ
からなる実メモリ空間を論理回路に置き換えることがで
きる。
セルを使用メモリ領域の３／４を設定しているが、例え
ば、Ｙ方向に対しメモリセルを使用メモリ領域の３／４
を設定することも当然可能である。その場合には上位２
ビットの信号はＹアドレス信号（ａｙｎ１…ａｙｎｙ−
２）に設定することによって対応することができる。
尚、本発明では、メモリ空間の未使用領域を論理回路に
よる疑似メモリ空間と設定しているが、使用メモリ空間
に“０”或いは“１”又は“０”と“１”のデータが交
互に発生する繰り返しデータが存在する場合であって
も、本発明の概念が適応できることは明らかである。こ
の場合、使用メモリ空間の何れのアドレス間を繰り返し
データとするかを選択して疑似メモリ空間或いは実メモ
リ空間の切り換えを行うことによって、繰り返しデータ
からなる実メモリ空間を論理回路に置き換えることがで
きる。
【００１８】
【発明の効果】上述のように、本発明の読み出し専用メ
モリ装置は、顧客の要求するデータが、例えば、全体の
１／４以上のメモリセルが“１”或いは“０”のデータ
の繰り返しとなる未使用メモリ領域がある場合に、残り
のメモリ容量に対応した３／４のチップを使用してマス
クプログラムすることによって、同一チップから残りの
１／４が未使用となるメモリ領域が削除できるので、チ
ップサイズの縮小が実現できるとともに、歩留りの向上
を図ることができ、チップ製造コストの低減を図ること
ができる利点がある。又、本発明の読み出し専用メモリ
装置は、データの繰り返しとなる未使用領域に対応する
論理回路を備えており、アドレス信号に応じて信号切り
換え回路によって、未使用領域に対応する論理回路とデ
ータ読み出し回路とを選択することにより、任意のアド
レス入力信号に対応することができる利点がある。又、
本発明の読み出し専用メモリ装置は、アドレススクラン
ブル回路にアドレス信号の何れかを最終的に選択する機
能と負正論理に切り換える処理回路を備えており、メモ
リ空間の何れかを上位ビットに設定することを可能であ
る利点がある。
モリ装置は、顧客の要求するデータが、例えば、全体の
１／４以上のメモリセルが“１”或いは“０”のデータ
の繰り返しとなる未使用メモリ領域がある場合に、残り
のメモリ容量に対応した３／４のチップを使用してマス
クプログラムすることによって、同一チップから残りの
１／４が未使用となるメモリ領域が削除できるので、チ
ップサイズの縮小が実現できるとともに、歩留りの向上
を図ることができ、チップ製造コストの低減を図ること
ができる利点がある。又、本発明の読み出し専用メモリ
装置は、データの繰り返しとなる未使用領域に対応する
論理回路を備えており、アドレス信号に応じて信号切り
換え回路によって、未使用領域に対応する論理回路とデ
ータ読み出し回路とを選択することにより、任意のアド
レス入力信号に対応することができる利点がある。又、
本発明の読み出し専用メモリ装置は、アドレススクラン
ブル回路にアドレス信号の何れかを最終的に選択する機
能と負正論理に切り換える処理回路を備えており、メモ
リ空間の何れかを上位ビットに設定することを可能であ
る利点がある。
【図１】本発明に係る読み出し専用メモリ装置の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】マスクＲＯＭの使用領域と未使用領域を示す説
明図である。
明図である。
【図３】本発明のアドレススクランブル回路の実施例を
示す回路図である。
示す回路図である。
【図４】論理回路を示す回路図である。
【図５】従来の読み出し専用メモリ装置の一例を示すブ
ロック図である。
ロック図である。
１ メモリセルアレイ ２ Ｘデコーダ（行デコーダ） ３ Ｙデコーダ（列デコーダ） ４ センス回路 ５ アドレススクランブル回路 ６ デコーダ ７ 論理回路 ８ マルチプレックス回路（信号切り換え回路） ３１〜３ｎ，４１〜４４ トランジスタ ３７〜３９，４５ インバータ
Claims (5)
- 【請求項１】 読み出し専用メモリ装置に於いて、 メモリセルアレイとは別に、メモリ空間の未使用領域に
相当する同一データが連続する疑似メモリ空間を有する
回路を備えることを特徴とする読み出し専用メモリ装
置。 - 【請求項２】 読み出し専用メモリ装置に於いて、 メモリ空間の未使用領域に相当する同一データが連続す
る領域を格納した回路をメモリセルアレイとは別に設
け、前記メモリ空間の未使用領域をアクセスするアドレ
ス信号が入力された場合に、前記回路からのデータを出
力するようにしたことを特徴とする読み出し専用メモリ
装置。 - 【請求項３】 ｍビットのデータ信号が出力されるデー
タ信号出力端子と、ｎビットのアドレス信号が入力され
るアドレス信号入力端子とを有する読み出し専用メモリ
装置に於いて、 ２n ×ｍ×Ａ（但し、０＜Ａ＜１）個のプログラム可能
なメモリセルと、 前記アドレス信号によって選択されたメモリセルのデー
タを読み出すデータ読み出し回路と、 プログラムによって任意のｍ個の疑似メモリ空間に相当
するデータを格納する論理回路と、 前記アドレス信号の特定のビットの状態に応じて、前記
データ読み出し回路と前記論理回路の何れかのデータを
選択して、前記データ信号出力端子に出力する信号切り
換え回路と、 を有することを特徴とする読み出し専用メモリ装置。 - 【請求項４】 前記アドレス信号の任意の数のビットに
よって前記信号切り換え回路に対する切り換え制御信号
を最終的に発生し得るプログラム可能なアドレススクラ
ンブル回路を有することを特徴とする請求項３に記載の
読み出し専用メモリ装置。 - 【請求項５】 読み出し専用メモリ装置に於いて、 データがプログラムされたメモリセルアレイと、 疑似メモリ空間に相当する論理回路と、 Ｘ，Ｙアドレス信号が入力され、該Ｘ，Ｙアドレス信号
を物理的位置に対応するＸ，Ｙアドレス信号に変換する
とともに、前記メモリセルアレイのメモリ空間と未使用
領域のメモリ空間に対応するアドレスを選択する切り換
え信号を生成する為のブロック信号を発生するアドレス
スクランブル回路と、 前記アドレススクランブル回路からの該Ｘ，Ｙアドレス
信号が入力されるＸ，Ｙデコーダと、 前記Ｙデコーダに接続されたセンス回路と、 前記アドレススクランブル回路からのアドレス信号によ
って前記メモリセルアレイのメモリ領域を選択するとと
もに、前記メモリセルアレイからのデータと前記論理回
路の出力の何れかを選択する切り換え信号を出力するデ
コーダと、 前記デコータからの前記切り換え信号によって前記メモ
リセルアレイのデータ出力と前記論理回路の出力との何
れかを選択する切り換え手段とからなることを特徴とす
る読み出し専用メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31779293A JPH07176198A (ja) | 1993-12-17 | 1993-12-17 | 読み出し専用メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31779293A JPH07176198A (ja) | 1993-12-17 | 1993-12-17 | 読み出し専用メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176198A true JPH07176198A (ja) | 1995-07-14 |
Family
ID=18092097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31779293A Pending JPH07176198A (ja) | 1993-12-17 | 1993-12-17 | 読み出し専用メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176198A (ja) |
-
1993
- 1993-12-17 JP JP31779293A patent/JPH07176198A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040323 |