JPH0581895A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0581895A JPH0581895A JP4059565A JP5956592A JPH0581895A JP H0581895 A JPH0581895 A JP H0581895A JP 4059565 A JP4059565 A JP 4059565A JP 5956592 A JP5956592 A JP 5956592A JP H0581895 A JPH0581895 A JP H0581895A
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- memory
- memory device
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Hardware Redundancy (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は適応型冗長要素をもつメモリ装置を提
供することである。 【構成】適応型冗長要素をもつメモリ装置は、バス１０
２に入力するアドレスＡ0 、Ａ1 、……Ａn の２進値に
従つてメモリアレイ内のロウＲ1 ないしＲ2(ｎ＋１）の
うちの１つのロウを選択するアドレスデコード手段２０
０を含む。ブロツク２００はリードＲ1 ないしＲ2(ｎ＋
１）の作動状態信号を駆動でき、かつリード２０６に接
続された出力端を有する２(n+1) ブロツク２０１を含
む。ブロツク２０５は冗長ロウＲＲ1 をできる限り選択
するようにリード１０７及び２０６に現れた信号に従つ
てリードＲＲ1 の作動状態信号を駆動することができ
る。その後冗長ロウＲＲ1 によつて補正できるロウＲ1
ないしＲ2(ｎ＋１）のグループのうちの１つが適応す
る。
供することである。 【構成】適応型冗長要素をもつメモリ装置は、バス１０
２に入力するアドレスＡ0 、Ａ1 、……Ａn の２進値に
従つてメモリアレイ内のロウＲ1 ないしＲ2(ｎ＋１）の
うちの１つのロウを選択するアドレスデコード手段２０
０を含む。ブロツク２００はリードＲ1 ないしＲ2(ｎ＋
１）の作動状態信号を駆動でき、かつリード２０６に接
続された出力端を有する２(n+1) ブロツク２０１を含
む。ブロツク２０５は冗長ロウＲＲ1 をできる限り選択
するようにリード１０７及び２０６に現れた信号に従つ
てリードＲＲ1 の作動状態信号を駆動することができ
る。その後冗長ロウＲＲ1 によつて補正できるロウＲ1
ないしＲ2(ｎ＋１）のグループのうちの１つが適応す
る。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特に
メモリチツプ及びメモリ装置について、欠陥をもつメモ
リセルを修正するための冗長要素をもつメモリ装置に適
用して好適なものである。
メモリチツプ及びメモリ装置について、欠陥をもつメモ
リセルを修正するための冗長要素をもつメモリ装置に適
用して好適なものである。
【０００２】
【従来の技術】製造されるメモリチツプの大きさが増大
するにつれて各チツプ上の最小微細構成要素の大きさが
小さくなるに従つて、チツプ製造者にとつて歩留りが重
大な問題となつてきた。
するにつれて各チツプ上の最小微細構成要素の大きさが
小さくなるに従つて、チツプ製造者にとつて歩留りが重
大な問題となつてきた。
【０００３】歩留りを向上させるために、一段と清浄か
つ振動対策がなされた製造設備が設置され、特別の大量
生産技術が適用されてきた。
つ振動対策がなされた製造設備が設置され、特別の大量
生産技術が適用されてきた。
【０００４】同じ目的でオン−チツプ冗長化技術が用い
られる。この冗長化技術は、オン−チツプ「余剰」回路
（すなわちチツプに搭載された余剰回路）を計画し、装
置化し製造する技術が含まれ、このオン−チツプ余剰回
路は必要に応じて、オン−チツプ「基本」回路（すなわ
ちチツプに搭載された基本回路）により実行される標準
的機能を代行することができる。その必要性は、基本回
路の一部が製造時の欠陥によつて影響を受け、かつチツ
プ全体の機能から分離し得る１又は２以上の機能を実行
できないことが分かつた（製造後の広範囲に亘るテスト
により）ときに、生ずる。その後余剰回路を使用できる
ようすることにより、基本回路の欠陥部分と機能的に交
換して当該欠陥を修正する。
られる。この冗長化技術は、オン−チツプ「余剰」回路
（すなわちチツプに搭載された余剰回路）を計画し、装
置化し製造する技術が含まれ、このオン−チツプ余剰回
路は必要に応じて、オン−チツプ「基本」回路（すなわ
ちチツプに搭載された基本回路）により実行される標準
的機能を代行することができる。その必要性は、基本回
路の一部が製造時の欠陥によつて影響を受け、かつチツ
プ全体の機能から分離し得る１又は２以上の機能を実行
できないことが分かつた（製造後の広範囲に亘るテスト
により）ときに、生ずる。その後余剰回路を使用できる
ようすることにより、基本回路の欠陥部分と機能的に交
換して当該欠陥を修正する。
【０００５】余剰回路の実装規模を選択することは重要
である。この実装規模は、製造上の歩留りが明らかにチ
ツプの全領域に依存しているときは、チツプの余剰領域
を意味する。余剰回路及び余剰領域が大きくなれば、一
段と多くの基本回路内の欠陥を補正し得るが、これと同
時に余剰領域内の製造上の欠陥となる機会が一段と増加
する。
である。この実装規模は、製造上の歩留りが明らかにチ
ツプの全領域に依存しているときは、チツプの余剰領域
を意味する。余剰回路及び余剰領域が大きくなれば、一
段と多くの基本回路内の欠陥を補正し得るが、これと同
時に余剰領域内の製造上の欠陥となる機会が一段と増加
する。
【０００６】冗長化技術は従来の周知の技術であり、例
えば米国特許第 3,753,244号、又は「ＩＢＭ技術公開報
告」1990年、１月発行、第32巻、第8A号、75及び76頁、
「冗長ワードラインアドレシングに対する冗長／標準ク
ロツク発生」に見ることができる。当該冗長化技術は、
行（ロウ）及び列（カラム）内に組織化された多数のメ
モリセルから構成され、セルの内容を読み出すアドレス
デコード手段か又はセルの内容を書き込むアドレスデコ
ード手段のいずれかの手段を介して選択できるメモリア
レイを基本的に特徴づけるメモリチツプ及びメモリ装置
に適用される。
えば米国特許第 3,753,244号、又は「ＩＢＭ技術公開報
告」1990年、１月発行、第32巻、第8A号、75及び76頁、
「冗長ワードラインアドレシングに対する冗長／標準ク
ロツク発生」に見ることができる。当該冗長化技術は、
行（ロウ）及び列（カラム）内に組織化された多数のメ
モリセルから構成され、セルの内容を読み出すアドレス
デコード手段か又はセルの内容を書き込むアドレスデコ
ード手段のいずれかの手段を介して選択できるメモリア
レイを基本的に特徴づけるメモリチツプ及びメモリ装置
に適用される。
【０００７】上述の２つの文献のいずれかによつて教示
された冗長回路をもつ一般的なメモリ装置を図６に示
す。メモリアレイそれ自身は図示しないが、バス１０３
に入力するアドレスの２進値に従つて、メモリアレイ内
のカラムを選択するアドレスデコード手段も図示してい
ない。しかしバス１０２に入力するアドレスＡ0 、Ａ1
……Ａn の２進値に従つて、メモリアレイ内のロウＲ1
ないしＲ2(ｎ＋１) （ｎは正の整数）のうちの１つのロ
ウを選択するアドレスデコード手段（１００）を図示す
る。当業者には周知のように、作動信号がロウに対応す
るリードに与えられたときロウが選択され、その内容を
読み出すか又は書き込む当該ロウ内のメモリセルをアク
セスすることができる。従つて「ロウの選択」及び「リ
ードの作動信号」という表現は以下の記述においては同
じ意味に用いられ、符号「Ｒ1 ないしＲ2(ｎ＋１）」は
ロウ及び当該ロウに対応するリードに同様に適用され
る。
された冗長回路をもつ一般的なメモリ装置を図６に示
す。メモリアレイそれ自身は図示しないが、バス１０３
に入力するアドレスの２進値に従つて、メモリアレイ内
のカラムを選択するアドレスデコード手段も図示してい
ない。しかしバス１０２に入力するアドレスＡ0 、Ａ1
……Ａn の２進値に従つて、メモリアレイ内のロウＲ1
ないしＲ2(ｎ＋１) （ｎは正の整数）のうちの１つのロ
ウを選択するアドレスデコード手段（１００）を図示す
る。当業者には周知のように、作動信号がロウに対応す
るリードに与えられたときロウが選択され、その内容を
読み出すか又は書き込む当該ロウ内のメモリセルをアク
セスすることができる。従つて「ロウの選択」及び「リ
ードの作動信号」という表現は以下の記述においては同
じ意味に用いられ、符号「Ｒ1 ないしＲ2(ｎ＋１）」は
ロウ及び当該ロウに対応するリードに同様に適用され
る。
【０００８】従つてブロツク１００においては、２
(n+1) 個の同一のブロツク１０１を識別することがで
き、これはリードＲ1 ないしＲ2(ｎ＋１）のうちの１つ
の作動信号を物理的に駆動する最終ステージ回路を構成
する。この最終ステージ回路は単一の駆動回路又はイン
バータであつても良い。
(n+1) 個の同一のブロツク１０１を識別することがで
き、これはリードＲ1 ないしＲ2(ｎ＋１）のうちの１つ
の作動信号を物理的に駆動する最終ステージ回路を構成
する。この最終ステージ回路は単一の駆動回路又はイン
バータであつても良い。
【０００９】冗長回路はブロツク１０５及び１０６並び
にこれらと関連した入力及び出力信号から構成される。
「ヒユーズ比較器」１０５は、バス１０２のアドレスＡ
0 、Ａ1 ……Ａn の２進値がバス１０４のヒユーズ
ｆ0 、ｆ1 、……ｆn によつて与えられた２進値と整合
する場合にだけ冗長ロウＲＲ1 を選択することができ
る。ロウＲ1 ないしＲ2(ｎ＋１) のうちの１つのロウ内
の少なくとも１つのメモリセルに欠陥があるようなと
き、当該ロウに対応するアドレスの２進値が、当業者に
周知の方法により、ヒユーズｆ0 、ｆ1 、……ｆn にセ
ツトされ（ヒユーズｆ0 、ｆ1 、……ｆn は、電気的に
又はレーザ等を用いることにより、切断され、若しくは
値「０」又は「１」にセツトされないようにすることが
できる。当該ロウ内のメモリセルのいずれかの内容の読
出し又は書込みがなされるごとにこれが選択されている
冗長ロウ及び読出し又は書込みをされる冗長メモリセル
のうちの１つのセルの内容の代わりとなる。
にこれらと関連した入力及び出力信号から構成される。
「ヒユーズ比較器」１０５は、バス１０２のアドレスＡ
0 、Ａ1 ……Ａn の２進値がバス１０４のヒユーズ
ｆ0 、ｆ1 、……ｆn によつて与えられた２進値と整合
する場合にだけ冗長ロウＲＲ1 を選択することができ
る。ロウＲ1 ないしＲ2(ｎ＋１) のうちの１つのロウ内
の少なくとも１つのメモリセルに欠陥があるようなと
き、当該ロウに対応するアドレスの２進値が、当業者に
周知の方法により、ヒユーズｆ0 、ｆ1 、……ｆn にセ
ツトされ（ヒユーズｆ0 、ｆ1 、……ｆn は、電気的に
又はレーザ等を用いることにより、切断され、若しくは
値「０」又は「１」にセツトされないようにすることが
できる。当該ロウ内のメモリセルのいずれかの内容の読
出し又は書込みがなされるごとにこれが選択されている
冗長ロウ及び読出し又は書込みをされる冗長メモリセル
のうちの１つのセルの内容の代わりとなる。
【００１０】ブロツク１０６「標準ロウ選択イネーブ
ル」は、ロウＲ1 ないしＲ2(ｎ＋１）のうちの１つのロ
ウ及び冗長ロウＲＲ1 を同時には選択することができな
くさせる。
ル」は、ロウＲ1 ないしＲ2(ｎ＋１）のうちの１つのロ
ウ及び冗長ロウＲＲ1 を同時には選択することができな
くさせる。
【００１１】リード１０７「ＣＬＫ」が発生したとき、
これは当業者に周知の方法により全メモリ装置にパルス
を発生させる。
これは当業者に周知の方法により全メモリ装置にパルス
を発生させる。
【００１２】
【発明が解決しようとする課題】しかしながら冗長回路
をこのように実行すると、以下のような重大な欠陥が生
ずる。
をこのように実行すると、以下のような重大な欠陥が生
ずる。
【００１３】（Ａ）冗長アクセスが生じたとき（すなわ
ちヒユーズｆ0 、ｆ1 、……ｆn の２進値がアドレスＡ
0 、Ａ1 ……Ａn の２進値に対応しているとき）、メモ
リ装置には２つの平行な「競合」作動パスがあり、１つ
はブロツク１００及び１０１を通るパス、１つはブロツ
ク１０５及び１０６を通るパスであり、ブロツク１０６
による信号出力だけが、冗長ロウＲＲ1 及びロウＲ1 な
いしＲ2(ｎ＋１) のうちの１つのロウを同時には選択さ
せないようにすることができる。従つてブロツク１０６
による信号出力がいかなる場合においても、ロウＲ1 な
いしＲ2(ｎ＋１）のうちの１つのロウを選択するブロツ
ク１００内のいかなる信号よりも確実に早くなるよう
に、チツプ上の配置と共にブロツク１０５及び１０６を
設計する際に、特別な配慮をする必要がある。
ちヒユーズｆ0 、ｆ1 、……ｆn の２進値がアドレスＡ
0 、Ａ1 ……Ａn の２進値に対応しているとき）、メモ
リ装置には２つの平行な「競合」作動パスがあり、１つ
はブロツク１００及び１０１を通るパス、１つはブロツ
ク１０５及び１０６を通るパスであり、ブロツク１０６
による信号出力だけが、冗長ロウＲＲ1 及びロウＲ1 な
いしＲ2(ｎ＋１) のうちの１つのロウを同時には選択さ
せないようにすることができる。従つてブロツク１０６
による信号出力がいかなる場合においても、ロウＲ1 な
いしＲ2(ｎ＋１）のうちの１つのロウを選択するブロツ
ク１００内のいかなる信号よりも確実に早くなるよう
に、チツプ上の配置と共にブロツク１０５及び１０６を
設計する際に、特別な配慮をする必要がある。
【００１４】（Ｂ）ブロツク１０５及び１０６の配置に
は反復性がないので、メモリアレイ（図示せず）及びデ
コード回路（ブロツク１００及び１０１）の規則的な配
置を乱すが、出来るかぎりチツプの余分な空間を小さく
するようにさらに最適化する必要がある。従つて当該配
置は実行された冗長回路の選択に複雑に依存するので、
他のいかなる回路にも容易には適用できない。例えばチ
ツプに必要な場合には第２の冗長ロウを容易に与えるこ
とはできない。
は反復性がないので、メモリアレイ（図示せず）及びデ
コード回路（ブロツク１００及び１０１）の規則的な配
置を乱すが、出来るかぎりチツプの余分な空間を小さく
するようにさらに最適化する必要がある。従つて当該配
置は実行された冗長回路の選択に複雑に依存するので、
他のいかなる回路にも容易には適用できない。例えばチ
ツプに必要な場合には第２の冗長ロウを容易に与えるこ
とはできない。
【００１５】（Ｃ）さらに今日では、メモリ装置がチツ
プの補助的部分になつていることが多い。チツプ設計者
は、利用できるマクロ機能のライブラリ、所望の容量及
び構成（ワードごとのビツト数）をもつメモリ装置に設
計する。これらマクロ機能を利用できるものにするため
には、必要とされる冗長化の規模が明らかにメモリ装置
の大きさ及び構成に影響を及ぼすので、「可成長型」メ
モリ装置、すなわちチツプ設計者が必要とする種類の容
量及び構成に容易に適応でき、適合しうる冗長回路を含
むメモリ装置を開発する必要がある。
プの補助的部分になつていることが多い。チツプ設計者
は、利用できるマクロ機能のライブラリ、所望の容量及
び構成（ワードごとのビツト数）をもつメモリ装置に設
計する。これらマクロ機能を利用できるものにするため
には、必要とされる冗長化の規模が明らかにメモリ装置
の大きさ及び構成に影響を及ぼすので、「可成長型」メ
モリ装置、すなわちチツプ設計者が必要とする種類の容
量及び構成に容易に適応でき、適合しうる冗長回路を含
むメモリ装置を開発する必要がある。
【００１６】従つて本発明の目的は適合しうる冗長性を
もつメモリ装置を与えることである。
もつメモリ装置を与えることである。
【００１７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、適応型冗長要素をもつメモリ装置
において、メモリセルのマトリクスと、マトリクスの各
メモリ群のメモリセルをアクセスするデコード手段２０
０と、マトリクスの一部から複写されたイネーブル回路
２０５をもつ部分とを含み、マトリクスの第１のメモリ
群のデコード手段は、複写されるべきマトリクスの部分
を決定し、かつ決定された部分へのアクセスを阻止する
第１の手段３０１と、マトリクスの決定された部分がア
クセスされるとき、イネーブル回路を制御することによ
つて複写部分へのアクセスをイネーブルする第２の手段
２０１、２０６とを設けるようにする。
め本発明においては、適応型冗長要素をもつメモリ装置
において、メモリセルのマトリクスと、マトリクスの各
メモリ群のメモリセルをアクセスするデコード手段２０
０と、マトリクスの一部から複写されたイネーブル回路
２０５をもつ部分とを含み、マトリクスの第１のメモリ
群のデコード手段は、複写されるべきマトリクスの部分
を決定し、かつ決定された部分へのアクセスを阻止する
第１の手段３０１と、マトリクスの決定された部分がア
クセスされるとき、イネーブル回路を制御することによ
つて複写部分へのアクセスをイネーブルする第２の手段
２０１、２０６とを設けるようにする。
【００１８】
【作用】本発明は、メモリセルのマトリクス、メモリセ
ルをアクセスするマトリクスの各次元におけるデコード
手段及びマトリクスの一部から複写されたイネーブル回
路をもつ部分を含む。マトリクスの第１の次元における
デコード手段は、複写されるべきマトリクスの部分を決
定し、かつ決定された部分へのアクセスを禁止する第１
の手段及びマトリクスの決定された部分がアクセスされ
るとき、イネーブル回路を制御することによつて複写部
分へのアクセスをイネーブルする第２の手段を含む。
ルをアクセスするマトリクスの各次元におけるデコード
手段及びマトリクスの一部から複写されたイネーブル回
路をもつ部分を含む。マトリクスの第１の次元における
デコード手段は、複写されるべきマトリクスの部分を決
定し、かつ決定された部分へのアクセスを禁止する第１
の手段及びマトリクスの決定された部分がアクセスされ
るとき、イネーブル回路を制御することによつて複写部
分へのアクセスをイネーブルする第２の手段を含む。
【００１９】これによつて、「標準的な」ロウの選択及
び冗長ロウの選択との間に平行な「競合」作動パスをも
たないメモリ装置が提供される。欠陥のある「標準的
な」ロウを不要にし、冗長ロウを選択して「標準的な」
ロウのデコード回路内にだけ埋設することにより、提案
された冗長体系はマトリクスの大きさ及び構成のいかな
る変化にも容易に適応できる。
び冗長ロウの選択との間に平行な「競合」作動パスをも
たないメモリ装置が提供される。欠陥のある「標準的
な」ロウを不要にし、冗長ロウを選択して「標準的な」
ロウのデコード回路内にだけ埋設することにより、提案
された冗長体系はマトリクスの大きさ及び構成のいかな
る変化にも容易に適応できる。
【００２０】本発明はメモリアレイ内の各「標準的な」
ロウの作動信号を物理的に駆動する各最終ステージ回路
内に回路要素を特別に含む。この回路要素はヒユーズを
含み、このヒユーズを切断することにより特定の「標準
的な」ロウへのアクセス及び当該ロウをさらにアクセス
することができないようにし、これにより置換冗長ロウ
をアクセスすることができる。
ロウの作動信号を物理的に駆動する各最終ステージ回路
内に回路要素を特別に含む。この回路要素はヒユーズを
含み、このヒユーズを切断することにより特定の「標準
的な」ロウへのアクセス及び当該ロウをさらにアクセス
することができないようにし、これにより置換冗長ロウ
をアクセスすることができる。
【００２１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２２】図１は本発明に従つたメモリ装置及びそれ
と関連した冗長回路を示す接続図である。
と関連した冗長回路を示す接続図である。
【００２３】バス１０２に入力するアドレスＡ0 、Ａ1
……Ａn の２進値に従つて、メモリアレイ内のロウＲ1
ないしＲ2(ｎ＋１）のうちの１つのロウを選択するアド
レスデコード手段２００が設けられる。ブロツク２００
はリードＲ1 ないしＲ2(ｎ＋１）の作動信号を駆動で
き、かつリード２０６に接続された出力端を有する２
(n+1) ブロツク２０１を含む。
……Ａn の２進値に従つて、メモリアレイ内のロウＲ1
ないしＲ2(ｎ＋１）のうちの１つのロウを選択するアド
レスデコード手段２００が設けられる。ブロツク２００
はリードＲ1 ないしＲ2(ｎ＋１）の作動信号を駆動で
き、かつリード２０６に接続された出力端を有する２
(n+1) ブロツク２０１を含む。
【００２４】ブロツク２０５はリード１０７及び２０６
に現れる信号に従つて、冗長ロウＲＲ1 をできる限り選
択するようにリードＲＲ1 の作動信号を駆動することが
できる。
に現れる信号に従つて、冗長ロウＲＲ1 をできる限り選
択するようにリードＲＲ1 の作動信号を駆動することが
できる。
【００２５】図６の周知の冗長化構成とは反対に、図１
の冗長化構成はアドレスＡ0 、Ａ1 、……Ａn に依存せ
ず、従つてメモリアレイの大きさ及び構成に依存しない
ことが図１から理解できる。１つが冗長ロウＲＲ1 によ
つて補正できるようになされたロウのグループ化（アレ
イの数及び位置）は、これらロウの最終ステージ駆動回
路がリード２０６、望ましくはリードＲＲ1 の指令信号
及び作動信号を共有する限り自由である。またいくつか
の冗長ロウはメモリシステム内に容易に設計され得、こ
の冗長ロウはメモリアレイの規則的な構成にほとんど混
乱を引き起こさない。
の冗長化構成はアドレスＡ0 、Ａ1 、……Ａn に依存せ
ず、従つてメモリアレイの大きさ及び構成に依存しない
ことが図１から理解できる。１つが冗長ロウＲＲ1 によ
つて補正できるようになされたロウのグループ化（アレ
イの数及び位置）は、これらロウの最終ステージ駆動回
路がリード２０６、望ましくはリードＲＲ1 の指令信号
及び作動信号を共有する限り自由である。またいくつか
の冗長ロウはメモリシステム内に容易に設計され得、こ
の冗長ロウはメモリアレイの規則的な構成にほとんど混
乱を引き起こさない。
【００２６】図２は図１のブロツク２０１を詳細に示
す。また図３は図１のブロツク２０５を詳細に示す。好
適な実施例において、本発明は当該分野の知識を有する
者には周知の相補性金属酸化膜半導体（Complementary
Metal Oxide Semiconductor,ＣＭＯＳ）技術を必要とす
る。
す。また図３は図１のブロツク２０５を詳細に示す。好
適な実施例において、本発明は当該分野の知識を有する
者には周知の相補性金属酸化膜半導体（Complementary
Metal Oxide Semiconductor,ＣＭＯＳ）技術を必要とす
る。
【００２７】ヒユーズ３０１を共有するトランジスタＰ
−ＦＥＴ（電界効果トランジスタ）３００及びＮ−ＦＥ
Ｔ３０２は、リードＲ1 ないしＲ2(ｎ＋１) （図２にお
いては符号ＲX で示す）に駆動力を与える。ヒユーズ３
０１はほとんど抵抗及びキヤパシタンスをもたないので
（当該ヒユーズはポリシリコン又はさらに好適には金属
の小領域において実現され得る）、２進値「０」がリー
ド３０３に現れた場合（すなわちロウＲX がブロツク２
００内のアドレスＡ0 、Ａ1 、……Ａn のデコード動作
に従つて選択される場合）、準完全ＣＭＯＳインバータ
が実現され、かつＲX が作動状態（すなわちその値は２
進値「１」に等しい）になる。
−ＦＥＴ（電界効果トランジスタ）３００及びＮ−ＦＥ
Ｔ３０２は、リードＲ1 ないしＲ2(ｎ＋１) （図２にお
いては符号ＲX で示す）に駆動力を与える。ヒユーズ３
０１はほとんど抵抗及びキヤパシタンスをもたないので
（当該ヒユーズはポリシリコン又はさらに好適には金属
の小領域において実現され得る）、２進値「０」がリー
ド３０３に現れた場合（すなわちロウＲX がブロツク２
００内のアドレスＡ0 、Ａ1 、……Ａn のデコード動作
に従つて選択される場合）、準完全ＣＭＯＳインバータ
が実現され、かつＲX が作動状態（すなわちその値は２
進値「１」に等しい）になる。
【００２８】トランジスタＰ−ＦＥＴ３０４、Ｐ−ＦＥ
Ｔ３０５及びＮ−ＦＥＴ３０６により、リード２０６の
値は次の第１表
Ｔ３０５及びＮ−ＦＥＴ３０６により、リード２０６の
値は次の第１表
【００２９】
【表１】 に従つてリード３０３及びＲX の値の組合せの結果（ス
タテイツク結合論理回路のＮＯＲゲートと等しい）にな
る。
タテイツク結合論理回路のＮＯＲゲートと等しい）にな
る。
【００３０】リード３０３及びＲX が逆の値であるとき
（インバータ３００、３０１、３０２）、リード２０６
の値は常に２進値「０」であり、図３のようにリードＲ
Ｒ1 の値は、「ＣＬＫ」リード１０７の値がいかなる値
であつても２進値「０」だけになる。リードＲＲ1 に駆
動能力を与えるトランジスタＰ−ＦＥＴ４００、Ｎ−Ｆ
ＥＴ４０１、Ｐ−ＦＥＴ４０２及びＮ−ＦＥＴ４０３は
実際に非反転バツフアを実現することにより、トランジ
スタＮ−ＦＥＴ４０４のゲートの値がいかなる値であつ
てもリードＲＲ1 の値はリード２０６の２進値「０」に
等しくなる。
（インバータ３００、３０１、３０２）、リード２０６
の値は常に２進値「０」であり、図３のようにリードＲ
Ｒ1 の値は、「ＣＬＫ」リード１０７の値がいかなる値
であつても２進値「０」だけになる。リードＲＲ1 に駆
動能力を与えるトランジスタＰ−ＦＥＴ４００、Ｎ−Ｆ
ＥＴ４０１、Ｐ−ＦＥＴ４０２及びＮ−ＦＥＴ４０３は
実際に非反転バツフアを実現することにより、トランジ
スタＮ−ＦＥＴ４０４のゲートの値がいかなる値であつ
てもリードＲＲ1 の値はリード２０６の２進値「０」に
等しくなる。
【００３１】欠陥があるメモリセルがロウＲ1 ないしＲ
2(ｎ＋１) のうちの１つのロウ内に発見されたとき、当
該ロウに対応するリードに対して駆動回路２０１のヒユ
ーズ３０１が切断される。従つて図２のトランジスタＰ
−ＦＥＴ３００、及びＮ−ＦＥＴ３０２は上述のインバ
ータ機能を実現しない。リードＲX の値はトランジスタ
Ｎ−ＦＥＴ３０２を介して２進値「０」にだけ置くこと
ができる。
2(ｎ＋１) のうちの１つのロウ内に発見されたとき、当
該ロウに対応するリードに対して駆動回路２０１のヒユ
ーズ３０１が切断される。従つて図２のトランジスタＰ
−ＦＥＴ３００、及びＮ−ＦＥＴ３０２は上述のインバ
ータ機能を実現しない。リードＲX の値はトランジスタ
Ｎ−ＦＥＴ３０２を介して２進値「０」にだけ置くこと
ができる。
【００３２】第１表に従つて、リード２０６の値は、ブ
ロツク２００内においてアドレスＡ0 、Ａ1 ……Ａn の
デコード動作に従つてロウＲX を選択した場合、２進値
「０」がリード３０３に現れるがリード２０６の値は２
進値「１」にまで上昇し、リード１０７が低い値の場合
ＲＲ1 も低い値になるようにリード３０３の値とは逆の
値（ＣＭＯＳインバータはトランジスタＰ−ＦＥＴ３０
４及び３０５並びにＮ−ＦＥＴ３０６を含む）となる。
その後冗長ロウが選択される。
ロツク２００内においてアドレスＡ0 、Ａ1 ……Ａn の
デコード動作に従つてロウＲX を選択した場合、２進値
「０」がリード３０３に現れるがリード２０６の値は２
進値「１」にまで上昇し、リード１０７が低い値の場合
ＲＲ1 も低い値になるようにリード３０３の値とは逆の
値（ＣＭＯＳインバータはトランジスタＰ−ＦＥＴ３０
４及び３０５並びにＮ−ＦＥＴ３０６を含む）となる。
その後冗長ロウが選択される。
【００３３】図４は選択されたメモリアレイのロウの場
合のタイミング図を示す。このロウには不完全なセルは
見当たらず、従つてヒユーズ３０１は切断されず、リー
ドＲX の値は２進値「１」に上昇する。
合のタイミング図を示す。このロウには不完全なセルは
見当たらず、従つてヒユーズ３０１は切断されず、リー
ドＲX の値は２進値「１」に上昇する。
【００３４】図５は選択されたメモリ装置の冗長ロウの
場合のタイミング図を示す。当該ロウ内には不完全なセ
ルがあるので、リードＲX の値は２進値「０」に置かれ
るが、リードＲＲ1 の値は２進値「１」に上昇する。
場合のタイミング図を示す。当該ロウ内には不完全なセ
ルがあるので、リードＲX の値は２進値「０」に置かれ
るが、リードＲＲ1 の値は２進値「１」に上昇する。
【００３５】ノードＲX が全く浮動したままであつては
ならない（図２及び図５において、ヒユーズ３０１が切
断され、かつロウＲX が選択される場合、すなわちリー
ド３０３の値が２進値「０」にならないとき、ノードＲ
X はかなり長い間浮動し続ける）ような特別の条件があ
る場合、従来の２つの交差結合インバータから構成され
るラツチはノードＲX に接続された２つのノード（図示
せず）のうちの１つのノードをもつことができる。
ならない（図２及び図５において、ヒユーズ３０１が切
断され、かつロウＲX が選択される場合、すなわちリー
ド３０３の値が２進値「０」にならないとき、ノードＲ
X はかなり長い間浮動し続ける）ような特別の条件があ
る場合、従来の２つの交差結合インバータから構成され
るラツチはノードＲX に接続された２つのノード（図示
せず）のうちの１つのノードをもつことができる。
【００３６】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。例えばＣＭＯＳ（例えばＭ
ＯＳ又はＢＩＣＭＯＳ）以外の技術により構築されたメ
モリ装置又はロウの代わりにメモリアレイのカラムに冗
長技術が適用されたメモリ装置により本発明の実施例を
容易に実施することができる。
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。例えばＣＭＯＳ（例えばＭ
ＯＳ又はＢＩＣＭＯＳ）以外の技術により構築されたメ
モリ装置又はロウの代わりにメモリアレイのカラムに冗
長技術が適用されたメモリ装置により本発明の実施例を
容易に実施することができる。
【００３７】
【発明の効果】上述のように本発明によれば、メモリ装
置内にバスから与えられるアドレスに従つてメモリアレ
イ内の冗長ロウの１つを選択して補正動作する要素を設
けるようにしたことにより、欠陥を有するメモリセルを
補正するにつき大きな適応性を有するメモリ装置を容易
に実現できる。
置内にバスから与えられるアドレスに従つてメモリアレ
イ内の冗長ロウの１つを選択して補正動作する要素を設
けるようにしたことにより、欠陥を有するメモリセルを
補正するにつき大きな適応性を有するメモリ装置を容易
に実現できる。
【図１】図１は本発明によるメモリ装置及びそれに関連
する冗長回路を示す接続図である。
する冗長回路を示す接続図である。
【図２】図２は図１のブロツク２０１の詳細構成を示す
接続図である。
接続図である。
【図３】図３は図１のブロツク２０５の詳細構成を示す
接続図である。
接続図である。
【図４】図４はメモリアレイの選択されたロウの動作タ
イミングを示す信号波形図である。
イミングを示す信号波形図である。
【図５】図５はメモリ装置の選択された冗長ロウの動作
タイミングを示す信号波形図である。
タイミングを示す信号波形図である。
【図６】従来のメモリシステム及びそれと関連した冗長
回路を示す接続図である。
回路を示す接続図である。
１００、２００……アドレスデコード手段、１０２、１
０３……バス、１０７、２０６、３０３……リード、２
０１……２(n+1) ブロツク、２０５……イネーブル回
路、３００、３０４、３０５、４００、４０２……Ｐ−
ＦＥＴトランジスタ、３０１……ヒユーズ、３０２、３
０６、４０１、４０３……Ｎ−ＦＥＴトランジスタ。
０３……バス、１０７、２０６、３０３……リード、２
０１……２(n+1) ブロツク、２０５……イネーブル回
路、３００、３０４、３０５、４００、４０２……Ｐ−
ＦＥＴトランジスタ、３０１……ヒユーズ、３０２、３
０６、４０１、４０３……Ｎ−ＦＥＴトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テイエリー・カンテイアント フランス国、ダンマリー−レ−リス77190、 アレ・エドウアール・マネト 28番地
Claims (5)
- 【請求項１】適応型冗長要素をもつメモリ装置におい
て、 メモリセルのマトリクスと、 マトリクスの各メモリ群のメモリセルをアクセスするデ
コード手段と、 マトリクスの一部から複写されたイネーブル回路をもつ
部分とを含み、 上記マトリクスの第１のメモリ群のデコード手段は、 複写されるべきマトリクスの部分を決定し、かつ上記決
定された部分へのアクセスを阻止する第１の手段と、 上記マトリクスの上記決定された部分がアクセスされる
とき、上記イネーブル回路を制御することによつて複写
部分へのアクセスをイネーブルする第２の手段とを具え
ることを特徴とするメモリ装置。 - 【請求項２】上記第１及び第２の手段は、マトリクスの
第１のメモリ群のデコード手段の最終ステージ回路に配
設された手段を含むことを特徴とする請求項１に記載の
メモリ装置。 - 【請求項３】上記第１の手段はヒユーズを含むことを特
徴とする請求項１又は２に記載のメモリ装置。 - 【請求項４】上記第２の手段は、 電位ＶCCのソース、上記マトリクスの上記決定された部
分がアクセスされるとき作動状態になるリードに接続さ
れたゲート及び上記ソースに接続されたドレインを有す
る第１のデバイスと、 上記マトリクスの上記決定された部分がアクセスされた
とき作動状態になるリードに接続されたゲート並びに上
記イネーブル回路を制御するように作動状態になるリー
ド及び上記ドレインに接続されたドレインを有する第２
の手段と、 上記マトリクスの上記決定された部分がアクセスされた
とき作動状態になるリードに接続されたゲート及び接地
電位のソースを有する第３のデバイスとを含むことを特
徴とする請求項１ないし３のいずれかに記載のメモリ装
置。 - 【請求項５】上記マトリクスの全メモリ群におけるデコ
ード手段及びイネーブル回路はシステムクロツクによつ
てパルスを発生することを特徴とする請求項１ないし４
のいずれかに記載のメモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91480052A EP0505652B1 (en) | 1991-03-29 | 1991-03-29 | Memory system with adaptable redundancy |
| FR91480052.9 | 1991-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0581895A true JPH0581895A (ja) | 1993-04-02 |
| JP2607799B2 JP2607799B2 (ja) | 1997-05-07 |
Family
ID=8208703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059565A Expired - Lifetime JP2607799B2 (ja) | 1991-03-29 | 1992-02-14 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5359563A (ja) |
| EP (1) | EP0505652B1 (ja) |
| JP (1) | JP2607799B2 (ja) |
| DE (1) | DE69117926D1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1906382A1 (en) | 2005-12-13 | 2008-04-02 | Yamaha Corporation | Keyboard-type tone plate percussion instrument and resonance tube and resonance box for tone plate percussion instrument |
| US7528311B2 (en) | 2007-01-11 | 2009-05-05 | Yamaha Corporation | Keyboard-type percussion instrument |
| US7541530B2 (en) | 2005-12-13 | 2009-06-02 | Yamaha Corporation | Tone plate for keyboard-type tone plate percussion instrument, tone plate fabricating method, tone generator unit of tone plate percussion instrument, and keyboard-type percussion instrument |
| US7560629B2 (en) | 2007-01-11 | 2009-07-14 | Yamaha Corporation | Keyboard-type percussion instrument |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9305801D0 (en) * | 1993-03-19 | 1993-05-05 | Deans Alexander R | Semiconductor memory system |
| IT1274925B (it) * | 1994-09-21 | 1997-07-29 | Texas Instruments Italia Spa | Architettura di memoria per dischi a stato solido |
| US5663902A (en) * | 1996-07-18 | 1997-09-02 | Hewlett-Packard Company | System and method for disabling static current paths in fuse logic |
| US6058052A (en) * | 1997-08-21 | 2000-05-02 | Cypress Semiconductor Corp. | Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area |
| US8578314B1 (en) | 2012-09-06 | 2013-11-05 | International Business Machines Corporation | Circuit design with growable capacitor arrays |
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|---|---|---|---|---|
| JPS58137192A (ja) * | 1981-12-29 | 1983-08-15 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60137000A (ja) * | 1984-12-06 | 1985-07-20 | Hitachi Ltd | 半導体メモリ集積回路 |
| JPS61190800A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (6)
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|---|---|---|---|---|
| US3753244A (en) * | 1971-08-18 | 1973-08-14 | Ibm | Yield enhancement redundancy technique |
| JPS5928560Y2 (ja) * | 1979-11-13 | 1984-08-17 | 富士通株式会社 | 冗長ビットを有する記憶装置 |
| JPS58164099A (ja) * | 1982-03-25 | 1983-09-28 | Toshiba Corp | 半導体メモリ− |
| US4639897A (en) * | 1983-08-31 | 1987-01-27 | Rca Corporation | Priority encoded spare element decoder |
| JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
| JPH01184796A (ja) * | 1988-01-19 | 1989-07-24 | Nec Corp | 半導体メモリ装置 |
-
1991
- 1991-03-29 EP EP91480052A patent/EP0505652B1/en not_active Expired - Lifetime
- 1991-03-29 DE DE69117926T patent/DE69117926D1/de not_active Expired - Lifetime
-
1992
- 1992-02-14 JP JP4059565A patent/JP2607799B2/ja not_active Expired - Lifetime
- 1992-03-09 US US07/848,459 patent/US5359563A/en not_active Expired - Fee Related
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| EP1909261A1 (en) | 2005-12-13 | 2008-04-09 | Yamaha Corporation | Keyboard-type tone plate percussion instrument and resonance tube and resonance box for tone plate percussion instrument |
| US7541530B2 (en) | 2005-12-13 | 2009-06-02 | Yamaha Corporation | Tone plate for keyboard-type tone plate percussion instrument, tone plate fabricating method, tone generator unit of tone plate percussion instrument, and keyboard-type percussion instrument |
| US7750221B2 (en) | 2005-12-13 | 2010-07-06 | Yamaha Corporation | Keyboard-type tone plate percussion instrument and resonance tube and resonance box for tone plate percussion instrument |
| US7804014B2 (en) | 2005-12-13 | 2010-09-28 | Yamaha Corporation | Tone plate for keyboard-type tone plate percussion instrument, tone plate-fabricating method, tone generator unit of tone plate percussion instrument, and keyboard-type percussion instrument |
| US7528311B2 (en) | 2007-01-11 | 2009-05-05 | Yamaha Corporation | Keyboard-type percussion instrument |
| US7560629B2 (en) | 2007-01-11 | 2009-07-14 | Yamaha Corporation | Keyboard-type percussion instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0505652B1 (en) | 1996-03-13 |
| EP0505652A1 (en) | 1992-09-30 |
| US5359563A (en) | 1994-10-25 |
| DE69117926D1 (de) | 1996-04-18 |
| JP2607799B2 (ja) | 1997-05-07 |
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