JPS60137000A

JPS60137000A - 半導体メモリ集積回路

Info

Publication number: JPS60137000A
Application number: JP59256491A
Authority: JP
Inventors: Osamu Minato; 湊　修; Toshiaki Masuhara; 増原　利明; Toshio Sasaki; 敏夫佐々木; Masami Kinoshita; 木之下　正美; Yukio Sasaki; 笹木　行雄
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-06
Filing date: 1984-12-06
Publication date: 1985-07-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はプログラム可能な半導体メモリ集積回路に関す
る。

〔発明の背景〕

以下１回路プログラム方法に使用する半導体集積回路を
説明する。

まず９本発明による半導体メモリ集積回路について説明
するのに先立ち、従来のスペア・セルを含む半導体メモ
リ集積回路の構成法を第３図で説明する（特開昭５４−
１４６９０号参照）。第３図において、メモリ・セル・
アレー３０３はｎ行×ｍ列で構成され９個々のセルの選
択は２行選択用デコーダ３０４および列選択用デコーダ
３０５で行なわれる。

一般に２行選択用デコーダは１本のメモリ・セルのワー
ド線を選択し９列選択用デコーダは１個の列選択ゲート
回路３０６を選択することによって該ゲート回路に接続
されたメモリ・セルのデータ線を選択する。スペア・セ
ル３０７は必要に応じて。

ｎ行×Ａ列、Ｂ行×ｍ列、あるいはその両方で構成され
、それに応じてスペア列選択ゲート回路３０８、スペア
列選択用デコーダ３０９．スペア行選択用デコーダ３１
０が設けられる。第３図では、ｎ行×Ａ列のスペア・セ
ルの構成法を示した。さて。

この様な構成で、ｎ行×ｍ列から成るメモリ・セル・ア
レー内の欠陥セルを、スペア・セルで置き換える。いわ
ゆる欠陥救済を行なう場合、欠陥セルを選択するデコー
ダの内容を、そのままスペア列選択用デコーダに置き換
え、欠陥セルを欠陥のないスペア・セルと置き換える方
法がとられていたＯ第４図は、上記欠陥救済法の一例を示すものである。第
４図において、　５０１．５０２はメモリ・セルで、複
数個のマトリックスでセル・アレーを一構成する。５０
３は列選択ゲート回路でｎＭＯ８トランジスタ５０４と
５０５　、５０６と５０７で１回路ケ構成し。

メモリ・セルのデータ線５０８〜５１１は上記ゲート回
路を介してコモン・データ線５１２，５１３に接続され
る。５２０　、５２１はそれぞれ、　５３１　、　５３
２なるｐＭＯＳトランジスタを負荷とし、５３３〜５３
５，５３６〜５３８なるｎＭＯ８）ランジスタから成る
デコーダ回路で、それぞれの内容に応じて、アドレス信
号５３９〜５４５が上記ｎＭＯ８）ランジスタのゲート
に入力される。デコーダの出力５５０　、５５３は、そ
れぞれインバータ回路５５１　、　５５４　’！ｒ介し
た信号５５２　。

５５５としてゲート回路５０３に入力される。また。

５６０はスペア・セルであり、そのデータ線５６１゜５
６２は、　ｎＭＯ８）ランジスタ５６４，５６５で構成
されたスペア列選択ゲート回路５６３を介して５１２゜
５１３に接続される。スペア・デコーダ５６７は負荷と
なる９ＭＯ８）ランジスタ５７１．５６８〜５７０なる
ｎＭＯＳトランジスタで構成され、さらに、後の第１．
第２図で説明するプログラム素子５７２〜５７８がデコ
ーダ置換のために設けられている。今、５０２を欠陥セ
ルとして、デコーダ５２１の内容を５６７に置換する方
法を以下に説明する。プログラム素子５７２〜５７８　
、５９０　、５９１は、初期状態は１０９Ω以上の高抵
抗であり、プログラム後は、１０３Ω程度の低抵抗とな
る。５２１なるデコーダの内容を５６７に置換する場合
、　５７３　、５７５　、５７７　、５７２　、５９０
のプログラム素子にレーザを照射してプログラムする。

各菓子間の端子はそれぞれ導通状態となるため、５２１
の内容はそのまま５６７に置換されると同時に、５２１
の出力５５３は常に高電位状態となるため５０６．５０
７で構成されるゲート回路は閉ざされたままで１代わり
に５６３のゲート回路が動作し、スペア・セル５６０が
選択されることになる。

以上、従来の欠陥救済法について説明したが。

これらの方法には以下の問題が見い出された。すなわち
。

（１）　プログラム素子の数が多いこと。前述の例では
、少なくとも、デコーダに入力されるアドレス信号の数
以上の個数が必要であり、このためスペア・デコーダの
占有面積が大きくな２て、スペア・デコーダがメモリ・
セルのピッチに入れることが出来なくなるというレイア
ウト上の制限が生まれる。結果として、スペア・セルの
個数そのものも制限される。

（２）　プログラムすべき素子の数が多いこと。前述の
例では、少なくとも、デコーダを構成するｎＭＯ８トラ
ンジスタの数以上のプログラム素子にプログラムしなけ
ればならず、それに要する時間が無視できなくなって、
テップ・コストの増大をまねく。

上述した従来技術の問題は、欠陥救済を行なうに当って
デコーダそのものをスペア・デコーダに置換える。とい
う方式に基づいている。

〔発明の目的〕

本発明の目的は、上述した従来技術の問題な先車し、プ
ログラム素子数が少なく、レイアウト上の制限が生じな
い、新しい欠陥救済を行なうことができる半導体メモリ
集積回路を提供することである。さらに詳しく言えば９
本発明は、デコーダそのものをスペア・デコーダに置き
換えるのではなく、すなわち、スペア・デコーダを設置
することなく、欠陥救済を行なう新しい方式を提供する
ものである。

〔発明の概要〕

プログラム可能な半導体メモリの配線の１例を第１図に
より説明する０第１図（４）は、　Ｓｉ基板９に被着し
たＳｉｎ、、層８により基板と絶縁された２つのｎ＋型
多結晶Ｓｉ（ポリＳｉ）層５，７が、きわめて高抵抗の
（例えば１００に９７口以上）多結晶Ｓｉ層（不純物が
ドープされていてもいなくても良い）からなる１層６を
介在させて対向しているプログラム用配線構造を示す。

これに、１０の如きレーザ・スポット、または電子ビー
ムのスポットを照射し、十分にエネルギーを与えること
により、ｎ型層５，７より拡散を生ぜしめ、第１図（Ｂ
）の様に、高抵抗層６を低抵抗層１１に変換するもので
ある０以上により、照射前は計則層５と７は非導通状態
で、プログラム用配線は非活性状態であったが、照射後
はｎ＋型層５と７は導通状態に変化し、プログラム用配
線が活性化する。

なお、第１図は、対向する低抵抗層がｎ＋型であったが
、これはｐ＋型層でもよいことは言うまでもない。

以下第１図（Ａ）の構造において、レーザを照射した実
験結果について示す。実験ではｎ＋−ｉ　−ｎ”構造の
多結晶シリコン層を用いた。ｎ＋型層間の間隔は約３μ
ｍ、幅は３μｍである。ｎ型層はリンまたはヒ素ドープ
で、不純物濃度１０１８ｃｒｎ−”以上とした。

本構造は、レーザ照射前は１０１０Ω以上の抵抗値を有
し、集積回路中のトランジスタと比較して十分高く、電
気的に絶縁されていると見なして差支えない。この構造
に、上部より、ｎ＋型層にかかるような状態でエネルギ
ー５×１０７Ｗ／ｃｍ２で径７μｍのレーザビームを２
００　ｓｅｃ照射したところ、その抵抗値は第２図のよ
）に５００Ωに変化した。第２図において、３０１はレ
ーザ照射前の電流−電圧特性（抵抗値１０１０Ω以上）
、３０２はレーザ照射後の特性（抵抗値は５００Ω）を
示す。これは、抵抗値にして１０６以上の変化であり、
完全に短絡状態と見なして差支えない。上記に要したレ
ーザのエネルギーは。

ＡＪ線を切断するのに要するエネルギーの１／　ｔｏｏ
以下、多結晶Ｓ１を切断するのに要するエネルギーの１
／１０以下であった。また、下地の８１，５１Ｏ２膜。

および多結晶Ｓ１の表面に被着されているＳｉ０□やＳ
ｉＮなどの層にも殆んど損傷を与えなかった。

以上述べたように、この方法は、以下の特徴をもつこと
が実験の結果明らかとなった。

（１）抵抗値の変化が１０６以上であり、絶縁物ま゛た
は高抵抗体を導体または低抵抗体とすることができる。

（２）　使用するエネルギーが小さく、低パワーの安価
なレーザ光源しか必要としない。

（３）下地や、パッシベーションのため被着した絶縁膜
に損傷を与えない。

本発明は上記のような実験結果に基づいてなされたもの
で９本発明による半導体メモリ集積回路は２列デコーダ
と列選択ゲート回路の間にプログラム素子を含む切替え
回路を配置し、プログラムを行なった後では欠陥メモリ
列の列選択用デコーダの出力信号がそのままスペア列選
択ゲート回路に伝達され、スペア・セルを選択すること
を要旨とする。

第５図は本発明の構成概念図を示すものである。

列選択用デコーダ３０５の出力５１〜５４と列選択ゲー
ト回路３０６間に５５〜５８なるプログラム素子を含む
回路を配置し、プログラムを行なった後では９列選択用
デコーダ３０５の出力信号が、共通出力５０を通じてそ
のままスペア列選択ゲート回路３０８に伝達され、スペ
ア・セル３０７を選択するようになる。

〔発明の実施例〕

以下７本発明を具体的実施例で説明する。

第６図により説明する。第６図において、１０１〜１０
３はメモリ・セル、データ線１０４〜１０９はそれぞれ
ｎＭＯ８）ランジスタ１１３〜１１８で構成されるゲー
ト回路を介してコモン・データ線１２１　、１２２に接
続されるｏｌｌｏはスペア・セルでアリ、このデータ線
１１１，１１２はｎＭＯ８）ランジスタ１１９．１２０
より成るスペア・ゲート回路を介して、コモン・データ
線１２１　、１２２に接続される。１８０〜１８２はデ
コーダ回路で、それぞれ、　ｐＭＯ８）ランジスタ１４
２〜１４４．ｎＭＯＳトランジスタ１４５〜１４７，１
４８〜１５０，１５１〜１５３で構成され、それぞれの
ｎＭＯｓトランジスタのゲートには、デコーダの内容に
応じて、アドレス信号１５４〜１５９が入力され、１４
２〜１４４のｐＭＯ８トランジスタのゲートには１６０
なる定電圧が印加される０それぞれのデコーダの出力１
３９〜１４１はインバータ回路１３６〜１３８を介して
ｐＭＯ８）ランジスタ１２６〜１２８のドレイン端子１
３２〜１３４に接続され、該ソース端子１６１〜１６３
は１１３〜１１８で構成されるゲート回路のゲート端子
に接続されていると同時に、前記スペア・ゲート回路の
ゲート端子１３５をゲート入力するｎＭＯ８トランジス
タ１２３〜１２５のドレインに接続される。また、　ｐ
ＭＯ８トランジスタ１２６〜１２８のゲートは、スペア
・ゲート回路のゲート端子１３５に接続されると同時に
、プログラム素子１２９〜１３１を介して該ｐＭＯ８ト
ランジスタのドレイン端子１３２〜１３４に接続される
。

つぎに１本構成回路の動作を説明しよう。まず。

１５４　、１５７　、１５８のアドレス信号が高いレベ
ル電圧（他のアドレス信号は全て低レベル電圧）になる
と、その出力１３９は低レベル、１３２は高レベル電圧
となる。一方、他のすべてのデコーダ出力。

例えば１４０．１４１は高レベル電圧、　１３３　、１
３４は低レベル電圧となり、初期状態で１０９Ω以上の
抵抗素子である１、３０　、１３１を介して、１３５は
低レベル電圧となっているため、　ｐＭＯ８）ランジス
タ１２６〜１２８は導通状態となっており、１６１も高
レベル電圧となって、メモリ・セル１０１が選択される
。他方、　１６２　、１６３は１３３，１３４の電圧、
すなわち低レベル電圧となってｔ　１０２．　ｉ０３は
選択されない。

さて、今、１０１が欠陥セルとした場合、スペア・セル
１１０に置き換えるには、１２９のプログラム素子にレ
ーザを照射して低抵抗化（１Ｏ３Ω程度）する。この様
にすると、１３２の高レベル電圧は１２９を介して１３
５に直ちに伝達され、１３５が高レベル電圧とな２て、
スペア・セル１１０が選択される。

他方、欠陥セル１０１のゲート回路のゲ−）Ｋ接続され
たソース端子１６１は＋　ｐＭＯ８トランジスタ１２６
が非導通状態になるとともに、　ｎＭＯ８１２３が導通
状態となるため、低レベル電圧となり、欠陥セル１０１
は選択されなくなる。結果として、欠陥セルはスペア・
セルに置換されたことになる。

以上の説明で明らかな様に１本発明による欠陥救済方式
は、デコーダの内容をスペア・デコーダに置き換える従
来方式と異なり、デコーダは本来のメモリ・セル・アレ
ーに応じたものだけでよく（スペア・デコーダは必要な
い）、欠陥セルとスペア・セルとの置換は９選択ゲート
回路への接続方法をプログラムすることによって変更し
て行なうものである。本発明によって得られる効果は。

＋１１プログラムする素子が従来例に比べ極めて少なく
、欠陥救済に要する時間を大幅に短縮できること、（２
）スペア・デコーダを設ける必要がなく、必要に応じて
スペア・セルだけを自在に配置すればよいため、レイア
ウト上の自由度が増し、また。

占有面積も低減すること、にある０なお、第６図においては、デコーダ回路をｐＭＯｓトラ
ンジスタを負荷とした３ビット構成、３回路で説明した
が、　ｃＭＯ８回路のＮＡＮＤまたはＯＲ回路。

デプレッションＭＯ８）ランジスタを負荷としたＮＡＮ
Ｌ型デコーダでも得られる効果は同じであることは明ら
かである。同様に９木刀式を行選択用デコーダおよびゲ
ート回路に通用しても、得られる結果は同じである。本
発明ではＲＡＭを例にとったがＲＯＭに応用してもよい
。また、第６図中に記した１７０〜１７３の高抵抗素子
は、各端子の電圧を低レベル電圧に固定するもので９本
発明の回路動作においては特に意味を持たないが、各端
子間のカップリング・ノイズによる影響を抑える意味で
は効果がある。さらに、第６図においては１列方向３ビ
ツトのメモリ・セルに対し１列方向１ビツトのスペア・
セルを配置して説明したが、必要に応じて構成できるこ
とは明らかである。

第７図は２本発明の具体的構成例を示すものである０列
方向ｍ列のメモリ・セル３０３に１列のスペア・セル３
０７を１つの単位として構成したものである。この単位
は、いわゆるマルチ・ビット構成の半導体メモリにおけ
る１ビツトの構成要素となることもできる。

第８図は９本発明の他の実施例を示したものである。第
８図は、第６図におけるデコーダ出方からインバータ回
路を経た出方端子（第６図における１３２　、１３３　
）とゲート回路入力端子（第６図における１６１　、１
６２　）との間の回路構成の変形例を示したものである
。第８図において、　７０１　、７０２はｐＭＯＳトラ
ンジスタ、７０３　、　７０４　ハｎＭＯ８トラ７ジス
タで、７０１のソースおよび７０３のドレインは１６１
を通じて列選択ゲート回路に、７ｏ１のドレインは１３
２に、７０２のドレインは１３３に接続され。

列選択用デコーダからの信号を受ける。７０１．７０３
および７０２，７０４のゲート端子７０５　、’　７０
６はそれぞれ７１１　、７１２なる高抵抗で接地される
一方、　７０７゜７０８あるいは７０９，７１０なるプ
ログラム素子を介して１３５を通じてスペア列選択ゲー
ト回路に接続される。また、１３２．　１３３は７０８
，７１０　を介して１３５に接続される。通常の動作状
態においては。

７０７と７１１　、７０９と７１２の抵抗比を１層１０
程度に保っておくと、　７０５　、７０５の電位は十分
に接地電位にあるとみて差しつかえない。したがって。

７０１　、７０２は導通状態、　７０３　、７０４は非
導通状態にあり、１３２．１３３に現われる信号電圧が
そのまま１６１　、１６２に現われ、所定のゲート回路
を選択する。一方、１３５は、非選択の全てのデコーダ
回路の出力が低レベル電圧にあるため２例えば７１０か
ら１３３を経て十分に低レベル電圧にあるから。

スペア列選択ゲート回路は非導通状態にある。さて、１
６１につながるメモリ・セルが欠陥セルの場合を考える
。７０７，７０８なるプログラム素子にし一ザを照射し
て低抵抗化（１０３Ω程度）すると９選択されたデコー
ダの出力１３２が高レベル電圧になるに伴い、　７０５
　、１３５も高レベル電圧になり、スペア列選択ゲート
回路が導通状態となってスペア・セルが選択される。他
方、欠陥セルのゲート回路は、７Ｏ５が高レベル電圧と
なって１６１が低レベル電圧となり非導通状態となる。

結果として、欠陥セルがスペア・セルに置き換わるとと
Ｋなる。

第６図で示した構成と比べ、第８図に示した構成は、プ
ログラム素子の数が増えてはいるものの。

レイアウト手法によって一度で両方共プログラム出来る
様に配置できるため問題とならない。さらに、第６図の
構成では、１３５なるスペア列選択ゲーム回路のゲート
端子に、　１２３　、１２４　、１２５のｎＭＯ８およ
び１２６．１．２７．　１２８のｐｒｏｓ　トランジス
タのゲート容量などの大きな寄生容量が付加されるため
、スペア・セルの読出し速度が他のセルのものに比べ遅
くなるという欠点があるが、第８図の構成では、寄生す
る容量は極めて小さく、他セルの読出し速度と同じ動作
速度が得られる。

第９図は、第８図の回路形式を使って、スペア列を複数
（ここでは２列）列設ける様にしたもので、第１のゲー
ト端子１３５は第１スペア列選択ゲート回路へ、第２の
ゲート端子１３５′は第２スペア列選択ゲート回路へ接
続される。

以上において、プログラム素子としては、レーザ照射に
より高抵抗領域を低抵抗領域に変換する方式を用いたが
１本発明のプログラム素子としては、短絡モード（非導
通状態にプログラムできるもの）のものであれば良い。

例えば他にも、イオン打込みによりＥＭＯ８トランジス
タをＤＭＯ８トランジスタに変化させる時の方式もある
。

〔発明の効果〕

以上説明した通り１本発明によれば、プログラム素子数
が少なく、レイアウト上の制限が生じない、新しい欠陥
救済を行なうことができる半導体メモリ集積回路を得る
ことができる。

【図面の簡単な説明】

第１図はプログラム用配線構造の例を示す斜視図、第２
図はレーザ照射による抵抗値の変化を示すダイヤグラム
、第３図は従来の半導体メモリ集積回路の原理を示すた
めのブロック図、第４図は第３図のブロック図に対応す
る回路図、第５図は本発明による半導体メモリ集積回路
の原理を示すためのブロック図、第６図は第５図のブロ
ック図に対応する回路図、第７図は本発明の具体的な構
成例を示すブロック図を第８図および第９図は本発明の
他の実施の態様による回路図である。５．７・・・ｎ型多結晶８１層６・・・１層８・・・５
１Ｏ２層　９・・・Ｓｉ基板１０・・・レーザまたは電
子ビームのスポット１１・・・低抵抗層　艶・・・共通
出方５１〜５４・・・列選択用デコーダの出力５５〜５
８・・・プロクラム素子　１０１〜１０３・・・メモリ
・セル１０４〜１０９・・・ｆ　−夕ｆｌＪ　１０１・
・・スペア・セル１１１、１１２・・・データ線１１３〜１２０・・・ｎＭＯ８）ランジスタ１２１、１
２２・・・コモン・データ線１２３〜１２５・・・ｎＭ
Ｏ８トランジスタ１２６〜１２８・・・ｐｒｏｓ　トラ
ンジスタ１２９〜１３１・・・プログラム素子１３２〜１３４・・・ドレイン端子１３５、１３ｓ：・・ゲート端子１３６〜１３８・・・インバータ回路１３９〜１４１・・・デコーダの出力１４２〜１４４・・・ｐｒｏｓ　）ランジスタ１４５〜
１４７．１４８〜１５０．１５１〜１５３−　ｎＭＯ８
）ランジスタ１５４〜１５９・・・アドレス信号１６０・・・定電圧　１６１〜１６３・・・ソース端子
１８０〜１８２・・・デコーダ回路３０１・・・レーザ照射前の電流−電圧特性３０２・・
・レーザ照射前の電流−電圧特性３０３・・・メモリ・
セル・アレー３０４・・行選択用デコーダ３０５・・・列選択用デコーダ３０６・・列選択ゲート回路３０７・・・スペア・セル３０８・・・スペア列選択用ゲート回路３０９・・・ス
ペア列選択用デコーダ３１０・・・スペア行選択用デコーダ５０１、５０２・メモリ・セル５０３・・・列選択ゲート回路５０４、５０５．５０６．５０７−ｎＭＯ８）ランジス
タ５０８〜５１１・・データ線５１２、５１３・・・コモン・データ線５２０、５２１
・・・デコーダ回路５３１、５３２・・・ｐＭＯ８）ランジスタ５３：３−
５３５．５３６〜５３８・・ｎＭＯ８）ランジスタ５３
９〜５４５・・・アドレス信号５５０、５５３・・・デコーダの出力５５１、５５４・・・インバータ回路５５２、５５５・・・インバータ回路を介した信号５６
０・・・スペア・セル５６１、５６２・・・データ線５６４　、５６５−−−　ｎＭＯ８トランジスタ５６３
・・・スペア列選択ゲート回路５６７・・・スペア０デコーダ５６８〜５７０・・・ｎＭＯ８トランジスタ５７１・・
・ｐＭＯ８トランジスタ５７２〜５７８．５９０．５９１・・・プログラム素子
７０１、７０２・・・ｐＭＯ８）ランジスタフ０３、７
０４−　ｎＭＯ８）ランジスタフ０５、７０６・・・ゲ
ート端子７０７〜７１０・・・プログラム素子７１１、７１２・・・高抵抗代理人弁理士　中　村　純之助５ｔ−１図（Ａ）（Ｂ）電圧（Ｖ）１７３図オ゛４図１−′５　図ｔ６図十７　図３０３１−８図朱９　図

Claims

【特許請求の範囲】

列デコーダと列選択ゲート回路の間にプログラム素子を
含む切替え回路を配置し、プログラムを行なった後では
欠陥メモリ列の列選択用デコーダの出力信号がそのまま
スペア列選択ゲート回路に伝達され、スペア・セルを選
択することを特徴とする回路プログラム方法に使用され
る半導体メモリ集積回路。