JP3758251B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、さらには歩留まり向上を図るための技術に係わり、例えば、スタティックＲＡＭ（スタティック・ランダム・アクセス・メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
チップ内に冗長性を導入して半導体記憶装置の歩留まりを向上させる技術は、メモリセル領域内の欠陥救済に有効であり、一般的に利用されている技術である。
【０００３】
以下、簡単に冗長構成を説明する。
【０００４】
従来、不良ビットを代替する予備エレメントは、予備行もしくは予備行群（スペア・ロー）及び予備列もしくは予備列群（スペア・カラム）をメモリセルアレイの一部に含めて構成されていた。欠陥救済を行なう場合には、ウエハープローブテストで不良セルの位置（アドレス）を検出する。検出されたアドレスに従って不良ビットを欠陥救済ビットに置き換えるための冗長プログラムが行なわれる。そして、冗長プログラムが施された半導体記憶装置に救済すべきアドレスが供給されると、正規のアドレスデコーダによるメモリセルの選択動作を禁止した後に、予備行または予備列に含まれる欠陥救済ビットのアドレシングを予備デコーダで行うようになっている。尚、冗長構成については、１９８０年７月２１日発行の「日経エレクトロニクス」１８９頁〜２０１頁などに記載されている。
【０００５】
この一般的方式を用いることにより、ファンクションは救済可能となる。しかし、例えば、ビット線負荷ＭＯＳトランジスタを介して接地線への電流経路が形成されている様な電流不良モードについては、その電流不良を救済することはできないので、直流リーク電流が流れ続けることになり、特にバッテリーバックアップ機能を有するデバイスではスタンバイ時の電源電流が問題となる。
【０００６】
そのような問題を解決するための技術として、たとえば特開昭５９−２０１２９８号公報に記載されており（図１７）、この従来例は、ビット線３１〜３４とビット線プリチャージトランジスタ１１〜１４との経路に電力の供給を遮断し得る電気的導通手段２０１〜２０４を設け、ファンクション不良が発見された場合に、この経路を遮断することによって、電流救済を図ろうとしたものである。また、この従来例において、２０１〜２０４は、ポリシリコンで作られたヒューズであり、レーザなどの手段で切断するものであった。
【０００７】
また、他の従来例として、特開平５−６２４９６号公報に記載された技術（図１８）があり、この従来例では、冗長置き換え単位であるサブブロック（８１、８２等）毎に、電源パッドより電位供給された電源線１とビット線プリチャージトランジスタ１１〜１４との経路に電力の供給を遮断し得る電気的導通手段２を設け、該当サブブロック内にファンクション不良が発見された場合に、この経路を遮断することによって、電流不良からの救済を図ろうとしたものである。そして、この従来例において、電気的導通手段２は、最上位導電層もしくはパッドエッチングによって表面をむき出しにできる導電層とされ、ＦＩＢ装置などを用いたエッチング処理により切断するようにしたものであった。
【０００８】
【発明が解決しようとする課題】
図１７にて説明した従来の技術においては、ビット線負荷トランジスタを介して電流が流れるモードに対しては有効であったが、メモリセルノード間ショートや、メモリセル電源とセルノード間ショート、さらにはメモリセルノードとバルク（接地電位）間リークなど、メモリセルの電源線を介して電流が流れる不良モードについては救済できないという問題点があった。
【０００９】
また、電気的導通手段は、具体的にはビット線毎に設けられたヒューズであったが、その様にビット線毎のヒューズを設けるのは、レイアウト上非常に困難であった。たとえレイアウトできたとしてもレイアウト面積が非常に大きくなる、レーザーによるヒュ−ズカットに超高精度が必要になるなどの問題があった。
【００１０】
さらに、ヒューズをビット線と直列に設けるため、寄生抵抗がビット線に付加されたのと同等となり、ライトリカバリ時間など諸特性に悪影響を及ぼすという問題点もあった。
【００１１】
図１８にて説明した従来の技術においては、図１７従来例と同様メモリセルの電源線を介して電流が流れる不良モードについては救済できないという問題点があった。
【００１２】
また、電気的導通手段は、最上位配線層もしくはウエハープローブテストが可能とされる配線層とされ、ＦＩＢ装置などを用いたエッチング処理により切断し、その後絶縁膜をデポジションしているため、量産を行なう上では、スループットが悪い、工程が複雑になるなどの問題点があった。
【００１３】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、複数個のメモリセルをマトリクス状に配置した複数の正規メモリセル群と、予備メモリセル群と、予備メモリセル群と、前記正規メモリセル群単位で該予備メモリセル群と切り換える手段と、電源線と、を含む半導体記憶装置において、前記正規メモリセル群は、複数の前記メモリセルと電気的に接続されたメモリセル電源線と、前記メモリセル電源線と電気的に接続されたメモリセル電源供給線と、前記メモリセル電源供給線と前記電源線とを電気的に切り離す手段と、を含むことを特徴とする。
【００１４】
請求項１記載の半導体記憶装置によれば、メモリセル電源供給線と電源パッドより電位供給された電源線とを電気的に切り離す手段を設ける構成としたため、従来不可能であったメモリセルの電源を介して流れるモードの電流不良の救済ができるようになるという効果を有する。
【００１５】
また、複数のビット線対を有するサブブロック単位での冗長置き換えとし、サブブロック単位でメモリセル電源供給線を遮断する構成としたため、図１７の従来例で示した様な、レイアウト面積が非常に大きくなる、ヒューズカットに超高精度が必要となるなどの問題を回避できるという効果がある。
【００１６】
本発明の請求項２記載の半導体記憶装置は、前記メモリセル群は、複数のビット線負荷回路と、複数の前記ビット線負荷回路と電気的に接続された複数のビット線負荷回路電源供給線と、前記複数のビット線負荷回路電源供給線を電気的に共通接続し前記メモリセル電源供給線と接続された共通接続線と、を含むことを特徴とする。
【００１７】
請求項２記載の半導体記憶装置によれば、メモリセル電源供給線および複数のビット線負荷回路に電源を供給するためのビット線負荷回路電源供給線とを共通接続する構成としたため、ビット線プリチャージ回路を介して流れるモードの電流不良も同時に救済ができるという効果を有する。
【００１８】
本発明の請求項３記載の半導体記憶装置は、請求項１又は請求項２記載の半導体記憶装置において、前記切り離し手段は、ヒューズ素子を含んで構成されるプログラム回路と、該プログラム回路出力により制御されるスイッチ回路とを含む。
【００１９】
請求項３記載の半導体記憶装置によれば、電源切り離し回路をヒューズ素子およびＭＯＳトランジスタ等を用いた電子回路で実現したため、図１８従来例の様にウエハープロセスのスループットが低下したり、工程が複雑になるという問題を回避できるという効果を有する。
【００２０】
本発明の請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、前記スイッチ回路が、第一導電型のトランジスタと第二導電型のトランジスタとを並列に接続してなるトランスミッションゲートを含むことを特徴とする。
【００２１】
請求項４記載の半導体記憶装置によれば、スイッチ回路をトランスミッションゲートを用いた構成をとるため、電源電圧の変動に対して、３（第二の実施例の場合、メモリセル電源供給線３は４に相当する）の電位が高速に応答することができ電源立ち上げ時の動作が安定する、またバンプアクセス遅れなどを防ぐことができるという効果を有する。そして、最終的には、ファンクション救済に加えて、電流救済が可能となるため歩留まり向上が図れるという効果を有する。
【００２４】
本発明の半導体装置は、前記正規メモリセル群の中央又は略中央に前記メモリセル電源線を電気的に共通接続する第一の領域を設け、さらに前記正規メモリセル群間にメモリセル電源線を分離する第二の領域を設けてなることを特徴とする。
【００２５】
本発明の半導体装置によれば、正規メモリセル群の中央にメモリセル電源線を電気的に共通接続する第一の領域を設け、さらに正規メモリセル群間にメモリセル電源線を分離する第二の領域を設けるレイアウト構成をとるため、請求項１記載の回路構成が実現できると同時に、メモリセルＶＤＤ線を束ねた配線領域をサブブロックの中央に配置することで、左右のメモリセルアレイのＶＤＤ線の抵抗を同じにし、かつ配線領域４０６のレイアウト配置が影響をおよぼすＶＤＤ線の抵抗を最小にできるという効果を有する。
【００２６】
本発明の半導体装置は、前記第一の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線をメモリセル接地線より低抵抗の接地線に電気的に共通接続したことを特徴とする。
【００２７】
本発明の半導体装置によれば、メモリセルＶＳＳ線の裏打ちを、メモリセルＶＤＤ線を束ねた配線領域４０６で兼ねる構成をとるため、レイアウト面積の増加（チップ面積の増加）なく、低電圧動作マージンの確保を同時に実現できるという効果を有する。
【００２８】
本発明の半導体装置は、前記メモリセルに接地電位を供給するメモリセル接地線にメモリセル領域のサブ電位を与えることを特徴とする。
【００２９】
本発明の半導体装置によれば、サブ電位の確保をＶＤＤ線を束ねた配線領域で兼ねる構成をとるため、レイアウト面積の増加なく、サブ電位の安定化による、バックゲート効果の防止およびラッチアップの防止を同時に実現できるという効果を有する。
【００３０】
本発明の半導体装置は、前記第一の領域内で、前記メモリセル接地線に、メモリセルが形成されるウエル領域の電位を与えることを特徴とする。
【００３１】
本発明の半導体装置によれば、メモリセルＶＳＳ線の裏打ち及びサブ電位の確保を、メモリセルＶＤＤ線を束ねた配線領域で兼ねる構成をとるため、レイアウト面積の増加なく、低電圧動作マージンの確保およびサブ電位の安定化によるバックゲート効果の防止およびラッチアップの防止を同時に実現できるという効果を有する。
【００３２】
本発明の半導体装置は、前記メモリセル電源線と前記メモリセル電源供給線とが、前記メモリセル接地線と前記接地線とより上層の導電層で構成されること、もしくは、該メモリセル電源線と該メモリセル電源供給線とが、該メモリセル接地線と該接地線とより下層の導電層で構成されることを特徴とする。
【００３３】
本発明の半導体装置によれば、メモリセルＶＤＤ線を束ねた配線共通メモリセル電源（ＶＤＤ）供給線４１０をメモリセルＶＳＳ線を束ねた配線共通メモリセル接地線４１１の上もしくは下に配置する構成をとるため、４０６領域のレイアウト面積を小さくすることができるという効果を有する。
【００３４】
本発明の半導体装置は、前記メモリセル電源線と前記メモリセル電源供給線とが、前記接地線とより上層の導電層で構成されることを特徴とする。
【００３５】
本発明の半導体装置によれば、メモリセルＶＤＤ線を束ねた配線である共通メモリセル電源供給線４１０を、メモリセルＶＳＳ線を束ねた配線である共通メモリセル接地線４１１の上に配置する構成をとるため、配線領域４０６のレイアウト面積を小さくすることができるという効果を有する。
【００３８】
本発明の半導体装置は、前記メモリセル電源供給線と、前記接地線とが別の導電層で形成されることを特徴とする。
【００３９】
本発明の半導体装置によれば、共通メモリセル電源供給線４１０と共通メモリセル接地線４１１を別層で構成するため、レイアウト面積の縮小が図れると同時に、パーティクルなどによる同層間ショートを防止でき歩留まりの向上が図れるという効果を有する。
【００４８】
本発明の半導体装置は、前記第二の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線をメモリセル接地線より低抵抗の接地線に電気的に共通接続したことを特徴とする。
【００４９】
本発明の半導体装置によれば、メモリセルＶＳＳ線の裏打ちを、メモリセルＶＤＤ線の分離領域サブブロック間分離領域４０５で兼ねる構成をとるため、レイアウト面積の増加（チップ面積の増加）なく、低電圧動作マージンの確保を同時に実現できるという効果を有する。
【００５０】
本発明の半導体装置は、前記第二の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線にメモリセル領域のサブ電位を与えることを特徴とする。
【００５１】
本発明の半導体装置によれば、サブ電位の確保をメモリセルＶＤＤ線の分離領域で兼ねる構成をとるため、レイアウト面積の増加なく、サブ電位の安定化による、バックゲート効果の防止およびラッチアップの防止を同時に実現できるという効果を有する。
【００５４】
【発明の実施の形態】
図７には、本発明の実施の形態に係わるスタティックＲＡＭの一部が示されている。同図において３０１は複数個のメモリセルをマトリクス状に配置した複数のメモリセル群からなる正規メモリセルアレイ、３０２は正規メモリセルアレイ３０１のロウおよびカラム選択のための正規デコーダ回路、３０３はアドレス信号を取り込むためのアドレスバッファである。３０４は予備メモリセル群、３０５は予備メモルセル選択手段としての予備デコーダ、３０６は欠陥ビットを欠陥救済ビットに置き換えるために冗長プログラムを行なうための予備プログラム回路である。
【００５５】
上記構成において、ウエハープローブテストなどによって正規メモリセルアレイ１に不良箇所が発見されると、予備プログラム回路３０６に設けたヒューズを不良アドレスに対応するように切断することにより、それ以降は不良箇所を含むメモリセル群に代えて予備メモリセル群が選択される構成とする。
【００５６】
＜半導体記憶装置について＞
＜半導体記憶装置の第１の実施の形態＞
図１を用いて、本発明の半導体記憶装置の第一の実施に形態について説明する。図１は、図７に示される正規メモリセルアレイ３０１の一部を示した図である。サブブロック８１〜８３の構成を説明する。メモリセルアレイ部は、マトリクス状に配置された複数のメモリセル２１〜２４と、各メモリセル列毎に配線された相補ビット線３１〜３４と、各メモリセル行毎に設けられたワード線（６１，６２）とを含む。メモリセル２１〜２４はスタティック型のセルとする。
【００５７】
各ビット線にはデータを転送するためのカラムゲートトランジスタ４１〜４４が設けられる。また、各ビット線にはビット線プリチャージトランジスタ１１〜１４が結合され、該ビット線プリチャージトランジスタ１１〜１４によりビット線負荷回路が構成される。
【００５８】
１は主電源線、すなわち電源パッドより電位供給された電源線であり、特に制限されないが、アルミニウム配線層等で形成される。メモリセル電源線５１，５２は、同一ブロック内でメモリセル電源供給線３に電気的に共通接続されると同時に、他のサブブロックのメモリセル電源線とは電気的に分離している。主電源線１とメモリセル電源供給線３の間には、電力の供給を遮断し得る電気的導通手段である電源切り離し回路２が設けられる。
【００５９】
本発明の特徴とするところは、サブブロック単位でメモリセル電源線５１、５２を束ね、この束ねた線をメモリセル電源供給線３とし、該メモリセル電源供給線３を電源切り離し回路２を介して主電源線１に接続する構成としたことにある。
【００６０】
サブブロック８２，８３も８１と同様の構成とされる。尚、このサブブロックが冗長の切り替え単位である。したがって、例えばメモリセル２１にメモリセル電源線５１を介して電流が流れる不良があった場合を考える。不良メモリセルを含むサブブロック８１を予備サブブロックに置き換えると同時に、電源切り離し手段２を非導通にする。電源切り離し手段２を非導通にすることにより不要となったサブブロックを構成するすべてのメモリセルの電源がフローティングとなり、リーク電流経路は遮断される。
【００６１】
＜半導体記憶装置の第２の実施の形態＞
図２を用いて、本発明の半導体記憶装置の第２の実施の形態について説明する。図２は、図７に示される正規メモリセルアレイ３０１の一部を示した図である。
【００６２】
サブブロック８１〜８３の構成を説明する。メモリセルアレイ部は、マトリクス状に配置された複数のメモリセル２１〜２４と、各メモリセル列毎に配線された相補ビット線３１〜３４と、各メモリセル行毎に設けられたワード線６１，６２とからなる。メモリセル２１〜２４はスタティック型とされる。
【００６３】
各ビット線にはデータを転送するためのカラムゲートトランジスタ４１〜４４が設けられる。また、各ビット線にはビット線プリチャージトランジスタ１１〜１４が結合される。主電源線１は電源パッドより電位供給された電源線であり、特に制限されないが、アルミニウム配線層等で形成される。
【００６４】
メモリセル電源線５１，５２は、同一ブロック内で電気的に共通接続されたメモリセル電源供給線とトランジスタ１１〜１４とから構成されるビット線負荷回路の電源供給線との共通接続線４に、電気的に共通接続されると同時に、他のサブブロックのメモリセル電源線とは電気的に分離している。またビット線負荷回路に電源を供給する電源線も共通接続線４に電気的に共通接続される。主電源線１と共通接続線４の間には電源切り離し回路２が設けられる。
【００６５】
本発明の特徴とするところは、サブブロック単位でメモリセル電源およびビット線負荷回路に電位を供給する電源線を束ね、束ねた共通接続線４を、電源線を切り離す手段２を介して主電源線１に接続する構成としたことにある。
【００６６】
サブブロック８２，８３も８１と同様の構成とされる。尚、このサブブロックが冗長の切り替え単位である。例えばメモリセル２１にメモリセル電源線５１を介して電流が流れる不良があった場合を考える。不良メモリセルを含むサブブロック８１を予備サブブロックに置き換えると同時に、電源切り離し手段２を非導通にする。電源切り離し手段２を非導通にすることにより不要となったサブブロックを構成するすべてのメモリセルの電源線及びビット線負荷回路に電源を供給する電源線がフローティングとなり、リーク電流経路は遮断される。
【００６７】
＜電源切り離し手段について＞
＜電源切り離し手段の第１の実施の形態＞
次に電源線を切り離す手段である電源切り離し手段２について図３〜６を用いて説明する。電源切り離し手段２は、ヒューズ素子を含んで構成されるプログラム回路１１０と、プログラム回路出力により制御されるスイッチ回路１１１とを含み構成される。
【００６８】
まず、電源切り離し手段の第１の実施の形態を図３を用いて説明する。プログラム回路１１０は、ヒューズ素子１０１、１０２及びＰチャンネルＭＯＳＦＥＴ１０３とＮチャンネルＭＯＳＦＥＴ１０４から構成されるラッチ回路１１２と、インバータ１０５、１０６から構成されるスイッチ駆動回路とから構成される。またスイッチ回路は、ＰチャンネルＭＯＳＦＥＴ１０７で構成される。
【００６９】
ラッチ回路１１２のヒューズ１０１、１０２の抵抗値がＰチャンネルＭＯＳＦＥＴ１０３及びＮチャンネルＭＯＳＦＥＴ１０４のオン抵抗値より十分に低くなるように構成する。このような構成により、例えば、ヒューズが切断されていない状態では、ラッチノード１２０，１２１は各々ハイレベル電位，ロウレベル電位となる。
【００７０】
該当する正規メモリセル群中に不良がない時には、ヒューズ１０１、１０２は切断しない。ノード１２１はロウ電位となり、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２はロウ電位とされる。従ってＰチャンネルＭＯＳＦＥＴ１０７はオン状態となり、図１に示した半導体記憶装置の第１の実施の形態の場合には、メモリセル電源供給線３には主電源線１から電源電位が供給される。図２に示した半導体記憶装置の第２の実施の形態の場合には、主電源線１から共通接続線４に電源電位が供給される。説明の都合上、以降は、半導体記憶装置の第１の実施の形態の場合を用いて説明するが、半導体記憶装置の第２の実施の形態の場合にはメモリセル電源供給線３を共通接続線４に置き替えれば、同様に発明を実施できる。
【００７１】
該当する正規メモリセル群中に不良がある場合には、前記した様に予備メモリセル群に置き換えると同時に、ヒューズ１０１，１０２を切断する。ノード１２１はハイレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２はハイレベル電位となる。従ってＰチャンネルＭＯＳＦＥＴ１０７はオフ状態となり、主電源線１からメモリセル電源供給線３への電位供給は遮断される。
【００７２】
＜電源切り離し手段の第２の実施の形態＞
図４は、電源切り離し手段の第２の実施の形態を示す。この形態では、プログラム部の構成を単純にした例を示す。プログラム回路１１０は、抵抗１０９と、ヒューズ１０２と、スイッチ駆動インバータ１０５，１０６とから構成される。ヒューズ１０２の抵抗値は抵抗１０９より十分低くなるように構成する。例えばヒューズが切断されていない状態では、ノード１２１はロウレベル電位となる。
【００７３】
該当する正規メモリセル群中に不良がない時には、ヒューズ１０２は切断しない。ノード１２１はロウレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２はロウレベル電位とされる。従ってＰチャンネルＭＯＳＦＥＴ１０７はオン状態となり、メモリセル電源供給線３には主電源線１から電源電位が供給される。
【００７４】
該当する正規メモリセル群中に不良がある場合には、前記した様に予備メモリセル群に置き換えると同時に、ヒューズ１０２を切断する。ノード１２１はハイレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２はハイレベル電位とされる。従ってＰチャンネルＭＯＳＦＥＴ１０７はオフ状態となり、主電源線１からメモリセル電源供給線３への電位供給は遮断される。
【００７５】
＜電源切り離し手段の第３の実施の形態＞
図５は、電源切り離し手段の第３の実施の形態を示す。この形態では、プログラム回路１１０は図３と同じであり、スイッチ回路１１１をＰチャンネルＭＯＳＦＥＴ１０７とＮチャンネルＭＯＳＦＥＴ１０８とから構成されるトランスミッションゲートとした例である。プログラム回路１１０の動作は図３と同じである。
【００７６】
該当する正規メモリセル群に不良がない時、ノード１２１がロウレベル電位となることにより、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２がロウレベル電位，ＮチャンネルＭＯＳＦＥＴ１０８のゲート１２３がハイレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７及びＮチャンネルＭＯＳＦＥＴ１０８は共にオンし、主電源線１からメモリセル電源供給線３への電源電位が供給される。
【００７７】
該当する正規メモリセル群に不良がある場合には、ノード１２１がハイレベル電位となることにより、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２がハイレベル電位，ＮチャンネルＭＯＳＦＥＴ１０８のゲート１２３はロウレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７及びＮチャンネルＭＯＳＦＥＴ１０８は共にオフし、主電源線１からメモリセル電源供給線３への電源供給は遮断される。
【００７８】
トランスミッションゲートを用いたことにより、電源投入時や低電圧から高電圧への電源変動時に、駆動能力のあるＮチャンネルＭＯＳＦＥＴ１０８により（ＶＤＤ−Ｖｔｈ）電位まで高速に立ち上げたうえで、比較的駆動能力の低いＰチャンネルＭＯＳＦＥＴ１０７によってＶＤＤまで引き上げることができる。逆に高電圧から低電圧への電源変動時には、主に能力のあるＮチャンネルトランジスタ１０８で放電することができる。なお、ＶＤＤとは主電源の電位を示し、Ｖｔｈはトランジスタのスレッシュホールド電圧を示す。
【００７９】
＜電源切り離し手段の第４の実施の形態＞
図６は、電源切り離し手段の第４の実施の形態を示す。この形態では、プログラム回路１１０は図４と同じであり、スイッチ回路１１１は図５と同様トランスミッションゲートを使用した例である。
【００８０】
＜レイアウトについて＞
次にレイアウトに関する実施の形態について図８を用いて説明する。４００は正規メモリセル領域、４０４は冗長メモリセル領域である。４０３はワード線駆動回路領域である。ビット線負荷回路４０１（図１等のトランジスタ１１乃至１４に相当する。）は、正規メモリセル領域４００及び冗長メモリセル領域４０４に隣接して設けられ、さらに電源切り離し回路４０２はビット線負荷回路領域４０１に隣接して設けられる。本発明の特徴とするところは、正規メモリセル領域４００及び冗長メモリセル領域４０４とビット線負荷回路領域４０１と電源切り離し回路領域４０２が、この順番に隣接して配置されたことが特徴である。尚、冗長部には電源切り離し回路は不必要であり設けられていない。
【００８１】
図９は、図１等にある８１乃至８４に相当するサブブロックに係るレイアウトの実施の形態を示す。冗長切り換え単位であるサブブロック０、サブブロック１は、メモリセルアレイ領域４０７とサブブロックの中央もしくは略中央に配置されたメモリセル電源線を束ねた配線領域４０６とから成る。また、サブブロック間には分離領域４０５が設けられる。配線領域４０６をサブブロックの中央に配置したことにより、左右のメモリセルアレイの電源線への電流供給をバランス良くしている。また、サブブロック間にはメモリセル電源線の分離領域４０５が設けられている。
【００８２】
＜電源又は接地用配線について＞
＜電源又は接地用配線の第１の実施の形態＞
図１０を用いて電源又は接地用配線の第１の実施の形態を説明する。本発明は、
図９の配線領域４０６の領域内で、メモリセルＶＳＳ線（接地線）４０９を低抵抗層に電気的に接続している。メモリセル電源線４０８は、共通メモリセル電源（ＶＤＤ）供給線４１０に、メモリセル電源線４０８と共通メモリセル電源供給線４１０とを接続する接続穴４１３を介して接続される。また、メモリセル接地（ＶＳＳ）線４０９が共通メモリセル接地（ＶＳＳ）線４１１に、メモリセル接地線４０９と共通メモリセル接地線４１１を接続する接続穴４１２を介して接続される。ところで、メモリセルのワード線が配線領域４０６の領域内を通過することになるが、ここでは本発明に直接関係ないので省略する。
【００８３】
半導体記憶装置では、低電圧動作マージンを確保するためにＶＳＳ線のインピーダンスを下げる工夫をしている。その一つとしてメモリセルアレイ内において一定間隔で、メモリセルＶＳＳ線を抵抗の低い導電層に接続し低インピーダンスにする手法（以下、「ＶＳＳ裏打ち」という）が一般的である。この実施の形態では、ＶＳＳ裏打ちを配線領域４０６内で兼ねる構成としている。
【００８４】
また、図１０において、メモリセル電源線４０８及び共通メモリセル電源供給線４１０をメモリセル接地線４０９及び共通メモリセル接地線４１１より上層に形成するか、もしくはメモリセル電源線４０８及び共通メモリセル電源供給線４１０をメモリセル接地線４０９及び共通メモリセル接地線４１１より下層に形成しても良い。この様な層の構成をとることにより、図１０中の共通メモリセル電源供給線４１０と接続孔４１２との距離Ｌ１もしくは共通メモリセル接地線４１１と接続孔４１３との距離Ｌ２を気にせずにレイアウトすることができる。つまり、メモリセル電源線４０８及び共通メモリセル電源供給線４１０をメモリセル接地線４０９及び共通メモリセル接地線４１１より上層に形成した場合には、共通メモリセル接地線４１１を共通メモリセル電源供給線４１０の下に配置可能である。また、メモリセル電源線４０８及び共通メモリセル電源供給線４１０をメモリセル接地線４０９及び共通メモリセル接地線４１１より下層に形成した場合には、共通メモリセル電源供給線４１０を共通メモリセル接地線４１１の下に配置可能となる。
【００８５】
＜電源又は接地用配線の第２の実施の形態＞
図１１を用いて電源又は接地用配線の第２の実施の形態を説明する。図１１は、配線領域４０６領域内で、メモリセルが形成された比較的不純物濃度の低いＰ型半導体領域（以下、「Ｐウェル領域」または「サブ領域」という）の電位を採ったものを示す。メモリセル電源線４０８は、共通メモリセル電源供給線４１０に、メモリセル電源線４０８と共通メモリセル電源供給線４１０を接続する接続穴４１３を介して接続される。また、Ｐウェル領域内には、Ｐウェルに比べて比較的不純物濃度の高いＰ型半導体領域（以下、「Ｐ＋ｓｔ領域」という）４１５が設けられ、共通メモリセル接地線４１１からＰ＋ｓｔ領域４１５と共通メモリセル接地線４１１を接続する接続穴４１４を介して接地電位が供給される。半導体記憶装置では、メモリセルトランジスタのバックゲート効果やラッチアップを防ぐために、メモリセルアレイ内において一定間隔でサブ領域の電位を採るのが一般的である。本実施の形態はサブ電位を落とすのを配線領域４０６内で兼ねる構成としている。
【００８６】
また、図１１では、メモリセル電源線４０８及び共通メモリセル電源供給線４１０は、共通メモリセル接地線４１１より上層に形成して良い。この様な構成をとることにより、図１１中の共通メモリセル電源供給線４１０と４１４との距離Ｌ３を気にせずにレイアウトすることができる。つまり、共通メモリセル接地線４１１を共通メモリセル電源供給線４１０の下に配置可能となる。
【００８７】
＜電源又は接地用配線の第３の実施の形態＞
図１２を用いて電源又は接地用配線の第３の実施の形態を説明する。図１２は、配線領域４０６領域内で、メモリセル接地線４０９を低抵抗層に電気的に接続し、かつサブ電位を採ったものを示す。メモリセル電源線４０８は、共通メモリセル電源供給線４１０に、メモリセル電源線４０８と共通メモリセル電源供給線４１０を接続する接続穴４１３を介して接続される。また、メモリセル接地線４０９は、共通メモリセル接地線４１１に、メモリセル接地線４０９と共通メモリセル接地線４１１を接続する接続穴４１２を介して接続される。さらに、Ｐウェル領域内にはＰ＋ｓｔ領域４１５が設けられ、接続穴４１４を介して接地電位が供給されている。
【００８８】
また、図１２に示すように、メモリセル電源線４０８及び共通メモリセル電源（ＶＤＤ）供給線４１０は、メモリセル接地線４０９及び共通メモリセル接地線４１１より上層に形成しても良い。この様な構成をとることにより、図１２中のＬ１及びＬ３を気にせずにレイアウトをすることができる。つまり共通メモリセル接地線４１１を共通メモリセル電源供給線４１０の下に配置可能となる。
【００８９】
さらに、図１０乃至図１２の実施の形態において、共通メモリセル電源供給線４１０と共通メモリセル接地線４１１とをそれぞれ別の層で形成して良い。
【００９０】
また、共通メモリセル接地線４１１のシート抵抗を共通メモリセル電源供給線４１０のシート抵抗より低く設定してもよい。一般にスタティックＲＡＭにおいてＶＳＳ線の抵抗は、低電圧動作マージンを決める重要な要因であり、これを優先的に低抵抗にすることによりチップトータルの性能が上がる。一方、メモリセルＶＤＤ線（電源線）には、スタティックＲＡＭで一般的な仕様であるリテンションモードからの復帰で電流が流れるが、例えば一つのメモリセルの片側のノード容量が２０ｆＦ、共通接続されたメモリセルＶＤＤ線につながるメモリセル数を１６３８４個としても、リテンションからの復帰５ｍｓを実現するためには、共通接続されたメモリセル電源線の抵抗値として１５ＭΩ以下であれば良く、抵抗値としてはＶＳＳ線程厳しくない。
【００９１】
なお、共通メモリセル接地線４１１にはアルミニュウム（以下、「ＡＬ」という）などの金属層を、共通メモリセル電源供給線４１０には多結晶シリコン層（以下、「ポリシリコン層」という）もしくは高融点金属を含む多結晶シリコン層（以下、「ポリサイド層」という）を用いることができる。共通接続されたメモリセルＶＤＤ線は多少の抵抗がついてもかまわないため、ポリシリコン層もしくはポリサイド層にすることによってメモリセルの構成層で兼ねることが可能である。
【００９２】
＜電源又は接地用配線の第４の実施の形態＞
図１４を用いて電源又は接地用配線の第４の実施の形態を説明する。ただし、以下の説明は、上述の配線領域４０６内に関するものではなく、サブブロック間分離領域４０５の領域内に関する。
【００９３】
図１４は、サブブロック間分離領域４０５の領域内で、メモリセルＶＳＳ線（接地線）を低抵抗層に電気的に接続したものを示す。サブブロック間分離領域４０５内でサブブロックの左右のメモリセル電源線４０８は分離されている。
【００９４】
また、メモリセル接地線４０９は、共通メモリセル接地線４１１に、メモリセル接地線４０９と共通メモリセル接地線４１１を接続する接続穴４１２を介して接続される。すでに説明したように、半導体記憶装置では低電圧動作マージンを確保するためにＶＳＳ線のインピーダンスを下げる工夫をしている。その一つとしてメモリセルアレイ内において一定間隔で、ＶＳＳを裏打ちするのが一般的である。本発明はＶＳＳ裏打ちをサブブロック間分離領域４０５内で兼ねる構成としている。
【００９５】
＜電源又は接地用配線の第５の実施の形態＞
図１５を用いて電源又は接地用配線の第５の実施の形態を説明する。図１５は、サブブロック間分離領域４０５領域内で、メモリセルが形成されたＰウェル領域の電位を採ったことが特徴である。サブブロック間分離領域４０５内でサブブロックの左右のメモリセル電源線は分離されている。また、Ｐウェル領域内には、Ｐ＋ｓｔ領域４１５が設けられ、共通メモリセル接地線４１１から、Ｐ＋ｓｔ領域４１５と共通メモリセル接地線４１１を接続する接続穴４１４を介して接地電位が供給される。
【００９６】
すでに説明したように、半導体記憶装置ではメモリセルトランジスタのバックゲート効果やラッチアップを防ぐために、メモリセルアレイ内において一定間隔でサブ領域の電位を採るのが一般的である。本発明は、サブ電位を落とすのをサブブロック間分離領域４０５内で兼ねる構成としている。
【００９７】
＜電源又は接地用配線の第６の実施の形態＞
図１６を用いて電源又は接地用配線の第６の実施の形態を説明する。図１６は、サブブロック間分離領域４０５領域内で、メモリセルＶＳＳ線を低抵抗層に電気的に接続し、かつサブ電位を採ったものを示す。サブブロック間分離領域４０５内でサブブロックの左右のメモリセル電源線４０８は分離されている。この様なレイアウトを採ることにより本発明の実施が容易となる。
【００９８】
また、メモリセル接地線４０９が、共通メモリセル接地線４１１に、メモリセル接地線４０９と共通メモリセル接地線４１１を接続する接続穴４１２を介して接続される。さらに、Ｐウェル領域内にはＰ＋ｓｔ領域が設けられ、接続穴４１４を介して接地電位が供給されている。
【００９９】
＜メモリセルについて＞
メモリセルの実施の形態を説明する、スタティックＲＡＭでは、低電圧動作を実現する方法として、駆動ＮチャネルＭＯＳトランジスタと相補のＰチャンネルＭＯＳトランジスタを負荷トランジスタとして用いる方法がある。特に最近では、Ｐチャンネルの薄膜トランジスタ（以下、「ＴＦＴ」という）を使ったメモリセルが、その高集積性という利点から、一般的に用いられる様になった。
【０１００】
本発明は、ＴＦＴメモリセル負荷を用いたスタティック型メモリセルを有し、共通メモリセル電源供給線４１０がＴＦＴのゲート電極と同一の層で形成されている。
【０１０１】
ＴＦＴメモリセル負荷を用いたスタティック型メモリセルの一例を図１３に示す。図１３（ａ）は転送ＭＯＳトランジスタ及び駆動ＭＯＳトランジスタの構成示す図であり、図１３（ｂ）はメモリセル負荷のＴＦＴの構成を示す図である。
【０１０２】
図１３（ａ）についてまず説明する。アクティブフィールド（以下、「Ｆ」という）５００と第一層目のポリシリコン層もしくはポリサイド層（以下、「ＰＬＹＡ」という）５１０及び５１１とにより、転送ＭＯＳトランジスタＴ１，Ｔ２及び駆動ＭＯＳトランジスタＴ３，Ｔ４が形成される。ワード線５３０は、第二層目のポリシリコン層もしくはポリサイド層（以下、「ＰＬＹＢ」という）により構成され、転送ＭＯＳトランジスタのゲート電極には、ＰＬＹＢとＰＬＹＡもしくはＰＬＹＢとＦとを接続する接続穴（以下、「ＴＨＬＡ」という）を介して接続されている。メモリセル接地線５３１はワード線５３０と同様にＰＬＹＢで構成され、ＴＨＬＡ５２１を介してＦに接続される。蓄積ノードとフリップフロップを形成する逆側インバータのゲートとの接続は、第三層目のポリシリコン層もしくはポリサイド層（以下、「ＰＬＹＣ」という）とＦもしくはＰＬＹＡとを接続する接続穴（以下、「ＴＨＬＢ」という）５４０を用いて行われる。
【０１０３】
次に図１３（ｂ）について説明する。Ｎ型のＰＬＹＣと第四層目のポリシリコン層（以下、「ＰＬＹＤ」という）５６０とよりＴＦＴであるＴ５，Ｔ６が形成される。Ｔ５のゲートＰＬＹＣとＴ６のドレインＰＬＹＤの接続は、ＰＬＹＣとＰＬＹＤの接続穴（以下、「ＴＨＬＣ」という）５７０を用いて行われる。尚、ＰＬＹＤに選択的にＰ型不純物をドープすることによりＴＦＴのソース，ドレイン及びＶＤＤ配線を形成する。
【０１０４】
そして、図１０中の共通メモリセル電源供給線４１０を構成する層としては、ＰＬＹＡ，ＰＬＹＢ，ＰＬＹＣ，ＰＬＹＤの４層が考えられる。ＰＬＹＤは通常数十ＫΩのシート抵抗であり、その高いインピーダンスの為、共通メモリセル電源供給線として用いるにはあまり好ましくない。ＰＬＹＢはワード線、メモリセルＶＳＳ供給線として用いるので共通メモリセル電源供給線４１０と垂直方向に配線される。従ってＰＬＹＢは、ＰＬＹＢを共通メモリセル電源供給線として用いると短絡してしまうため、使用することができない。またメモリセルの図１３ａ）に示す様に、メモリセルアレイの端部で発生した半欠けコンタクトやＦ、ＰＬＹＡを４０６領域内で処理しなければいけないので、この領域内にＦ、ＰＬＹＡが食い込んでレイアウトされる。従って、これを避けてＰＬＹＡで共通メモリセル電源供給線４１０を構成するには配線領域４０６の面積が大きくなって好ましくない。その点、ＰＬＹＣ（ＴＦＴのゲート層）は、以上述べた様なＰＬＹＡ，ＰＬＹＢ，ＰＬＹＣを用いた場合の様な問題もなく、共通メモリセル電源供給線４１０としてはふさわしい層と言える。
【０１０５】
図１３に示すメモリセルでは、バルクトランジスタのソース，ドレインおよびゲート電極が比較的濃度の高いＮ型不純物層で形成されるため、ＰＬＹＣとの接触領域においてダイオードが形成されるのを防ぐ必要があり、ＰＬＹＣをＮ型とする必要がある（メモリセルのＰＬＹＣの導電型はＮ型である必要がある）。共通メモリセル電源供給線（ＰＬＹＣ）４１０をメモリセルと同じ導電型であるＮ型にした場合、共通メモリセル電源供給線（ＰＬＹＣ）４１０とＰ型ＶＤＤ配線（ＰＬＹＤ）４０８の接続部４１３でＰＮダイオードが形成されてしまう。このダイーオードはメモリセルＶＤＤ線に直列に寄生するかたちになるため、メモリセルの実効的な電源電圧の下降になり、特にリテンション電圧の上昇を招く。本発明は、この寄生ダイオードを回避したもので、メモリセルＰＬＹＣをＮ型に、共通メモリセル電源供給線４１０ＰＬＹＣをＰ型に選択的に形成したことが特徴である。選択的不純物打ち分けはフォト２工程とイオン注入１工程の追加で簡単に実現できる。
【０１０６】
【発明の効果】
以上のように、本発明によれば、半導体記憶装置の電流不良の救済ができ、歩留まりが向上するという効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施の形態を示す図。
【図２】本発明の半導体記憶装置の第２の実施の形態を示す図。
【図３】本発明の電源切り離し回路の第１の実施の形態を示す図。
【図４】本発明の電源切り離し回路の第２の実施の形態を示す図。
【図５】本発明の電源切り離し回路の第３の実施の形態を示す図。
【図６】本発明の電源切り離し回路の第４の実施の形態を示す図。
【図７】本発明の半導体記憶装置の一部のブロック図。
【図８】本発明の半導体記憶装置のレイアウト図。
【図９】本発明の半導体記憶装置内のサブブロックのレイアウト図。
【図１０】本発明の半導体記憶装置の電源又は接地配線の第１の実施の形態を示す図。
【図１１】本発明の半導体記憶装置の電源又は接地配線の第２の実施の形態を示す図。
【図１２】本発明の半導体記憶装置の電源又は接地配線の第３の実施の形態を示す図。
【図１３】本発明の半導体記憶装置のメモリセルの実施の形態を示す図。
【図１４】本発明の半導体記憶装置の電源又は接地配線の第４の実施の形態を示す図。
【図１５】本発明の半導体記憶装置の電源又は接地配線の第５の実施の形態を示す図。
【図１６】本発明の半導体記憶装置の電源又は接地配線の第６の実施の形態を示す図。
【図１７】本発明に係わる、第一の従来例を示す図。
【図１８】本発明に係わる、第二の従来例を示す図。
【符号の説明】
１ ・・・ 主電源配線
２，２０１〜２０４ ・・・ 電源切り離し手段
３ ・・・ メモリセル電源供給線
４ ・・・ 共通接続線
１１〜１４ ・・・ ビット線プリチャージトランジスタ
２１〜２４ ・・・ メモリセルトランジスタ
３１〜３４ ・・・ ビット線
４１〜４４ ・・・ カラムゲートトランジスタ
５１，５２ ・・・ メモリセル電源線
６１，６２ ・・・ ワード線
８１〜８４ ・・・ サブブロック
１０１，１０２ ・・・ ヒューズ
１０３ ・・・ ＰチャンネルＭＯＳＦＥＴ
１０４ ・・・ ＮチャンネルＭＯＳＦＥＴ
１０５，１０６ ・・・ インバータ
１０７ ・・・ ＰチャンネルＭＯＳＦＥＴ
１０８ ・・・ ＮチャンネルＭＯＳＦＥＴ
１１０ ・・・ プログラム回路
１１１ ・・・ スイッチ回路
１１２ ・・・ ラッチ回路
１２０〜１２３ ・・・ ノード
３０１ ・・・ 正規メモリセルアレイ
３０２ ・・・ 正規デコーダ
３０３ ・・・ アドレスバッファ
３０４ ・・・ 予備メモリセルアレイ
３０５ ・・・ 予備デコーダ
３０６ ・・・ 予備プログラム回路
４００ ・・・ 正規メモリセル領域
４０１ ・・・ ビット線負荷回路領域
４０２ ・・・ 電源切り離し回路領域
４０３ ・・・ ワード線駆動回路領域
４０４ ・・・ 冗長メモリセル領域
４０５ ・・・ サブブロック間分離領域
４０６ ・・・ 共通メモリセル電源供給線配線領域
４０７ ・・・ メモリセルアレイ領域
４０８ ・・・ メモリセル電源線
４０９ ・・・ メモリセル接地（ＶＳＳ）線
４１０ ・・・ 共通メモリセル電源（ＶＤＤ）供給線
４１１ ・・・ 共通メモリセル接地線
４１２ ・・・ メモリセル接地線と共通メモリセル接地線とを接続する第一の接続穴
４１３ ・・・ メモリセル電源線と共通メモリセル電源供給線とを接続する第二の接続穴
Ｌ１ ・・・ 第一の接続穴と共通メモリセル電源供給線との距離
４１４ ・・・ 高濃度サブ拡散領域と共通メモリセル接地線とを接続する第三の接続穴
４１５ ・・・ 高濃度サブ拡散領域
Ｌ２ ・・・ 第三の接続穴と共通メモリセル電源供給線との距離
５００ ・・・ アクティブフィールド領域
５１０，５１１ ・・・ 第一層目のポリシリコンもしくはポリサイド層（ＰＬＹＡ）
５２０，５２１ ・・・ 第一層目のポリシリコンもしくはポリサイド層と第二層目のポリシリコンもしくはポリサイド層とを接続する接続穴（ＴＨＬＡ）
５３０，５３１ ・・・ 第一層目のポリシリコンもしくはポリサイド層（ＰＬＹＢ）
５４０ ・・・ 第三層目のポリシリコンもしくはポリサイド層と、アクティブフィールド領域もしくは第一層目のポリシリコンもしくはポリサイド層とを接続する接続穴（ＴＨＬＢ）
Ｔ１，Ｔ２ ・・・ 転送ＭＯＳトランジスタ
Ｔ３，Ｔ４ ・・・ 駆動ＭＯＳトランジスタ
５５０ ・・・ ビット線コンタクト
５６０ ・・・ 第三層目のポリシリコンもしくはポリサイド層
５７０ ・・・ 第四層目のポリシリコン層と第三層目のポリシリコンもしくはポリサイド層とを接続する接続穴（ＴＨＬＣ）
５８０ ・・・ 第四層目のポリシリコン層
Ｔ５，Ｔ６ ・・・ 薄膜トランジスタ（ＴＦＴ）
【発明の属する技術分野】
本発明は、半導体記憶装置、さらには歩留まり向上を図るための技術に係わり、例えば、スタティックＲＡＭ（スタティック・ランダム・アクセス・メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
チップ内に冗長性を導入して半導体記憶装置の歩留まりを向上させる技術は、メモリセル領域内の欠陥救済に有効であり、一般的に利用されている技術である。
【０００３】
以下、簡単に冗長構成を説明する。
【０００４】
従来、不良ビットを代替する予備エレメントは、予備行もしくは予備行群（スペア・ロー）及び予備列もしくは予備列群（スペア・カラム）をメモリセルアレイの一部に含めて構成されていた。欠陥救済を行なう場合には、ウエハープローブテストで不良セルの位置（アドレス）を検出する。検出されたアドレスに従って不良ビットを欠陥救済ビットに置き換えるための冗長プログラムが行なわれる。そして、冗長プログラムが施された半導体記憶装置に救済すべきアドレスが供給されると、正規のアドレスデコーダによるメモリセルの選択動作を禁止した後に、予備行または予備列に含まれる欠陥救済ビットのアドレシングを予備デコーダで行うようになっている。尚、冗長構成については、１９８０年７月２１日発行の「日経エレクトロニクス」１８９頁〜２０１頁などに記載されている。
【０００５】
この一般的方式を用いることにより、ファンクションは救済可能となる。しかし、例えば、ビット線負荷ＭＯＳトランジスタを介して接地線への電流経路が形成されている様な電流不良モードについては、その電流不良を救済することはできないので、直流リーク電流が流れ続けることになり、特にバッテリーバックアップ機能を有するデバイスではスタンバイ時の電源電流が問題となる。
【０００６】
そのような問題を解決するための技術として、たとえば特開昭５９−２０１２９８号公報に記載されており（図１７）、この従来例は、ビット線３１〜３４とビット線プリチャージトランジスタ１１〜１４との経路に電力の供給を遮断し得る電気的導通手段２０１〜２０４を設け、ファンクション不良が発見された場合に、この経路を遮断することによって、電流救済を図ろうとしたものである。また、この従来例において、２０１〜２０４は、ポリシリコンで作られたヒューズであり、レーザなどの手段で切断するものであった。
【０００７】
また、他の従来例として、特開平５−６２４９６号公報に記載された技術（図１８）があり、この従来例では、冗長置き換え単位であるサブブロック（８１、８２等）毎に、電源パッドより電位供給された電源線１とビット線プリチャージトランジスタ１１〜１４との経路に電力の供給を遮断し得る電気的導通手段２を設け、該当サブブロック内にファンクション不良が発見された場合に、この経路を遮断することによって、電流不良からの救済を図ろうとしたものである。そして、この従来例において、電気的導通手段２は、最上位導電層もしくはパッドエッチングによって表面をむき出しにできる導電層とされ、ＦＩＢ装置などを用いたエッチング処理により切断するようにしたものであった。
【０００８】
【発明が解決しようとする課題】
図１７にて説明した従来の技術においては、ビット線負荷トランジスタを介して電流が流れるモードに対しては有効であったが、メモリセルノード間ショートや、メモリセル電源とセルノード間ショート、さらにはメモリセルノードとバルク（接地電位）間リークなど、メモリセルの電源線を介して電流が流れる不良モードについては救済できないという問題点があった。
【０００９】
また、電気的導通手段は、具体的にはビット線毎に設けられたヒューズであったが、その様にビット線毎のヒューズを設けるのは、レイアウト上非常に困難であった。たとえレイアウトできたとしてもレイアウト面積が非常に大きくなる、レーザーによるヒュ−ズカットに超高精度が必要になるなどの問題があった。
【００１０】
さらに、ヒューズをビット線と直列に設けるため、寄生抵抗がビット線に付加されたのと同等となり、ライトリカバリ時間など諸特性に悪影響を及ぼすという問題点もあった。
【００１１】
図１８にて説明した従来の技術においては、図１７従来例と同様メモリセルの電源線を介して電流が流れる不良モードについては救済できないという問題点があった。
【００１２】
また、電気的導通手段は、最上位配線層もしくはウエハープローブテストが可能とされる配線層とされ、ＦＩＢ装置などを用いたエッチング処理により切断し、その後絶縁膜をデポジションしているため、量産を行なう上では、スループットが悪い、工程が複雑になるなどの問題点があった。
【００１３】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、複数個のメモリセルをマトリクス状に配置した複数の正規メモリセル群と、予備メモリセル群と、予備メモリセル群と、前記正規メモリセル群単位で該予備メモリセル群と切り換える手段と、電源線と、を含む半導体記憶装置において、前記正規メモリセル群は、複数の前記メモリセルと電気的に接続されたメモリセル電源線と、前記メモリセル電源線と電気的に接続されたメモリセル電源供給線と、前記メモリセル電源供給線と前記電源線とを電気的に切り離す手段と、を含むことを特徴とする。
【００１４】
請求項１記載の半導体記憶装置によれば、メモリセル電源供給線と電源パッドより電位供給された電源線とを電気的に切り離す手段を設ける構成としたため、従来不可能であったメモリセルの電源を介して流れるモードの電流不良の救済ができるようになるという効果を有する。
【００１５】
また、複数のビット線対を有するサブブロック単位での冗長置き換えとし、サブブロック単位でメモリセル電源供給線を遮断する構成としたため、図１７の従来例で示した様な、レイアウト面積が非常に大きくなる、ヒューズカットに超高精度が必要となるなどの問題を回避できるという効果がある。
【００１６】
本発明の請求項２記載の半導体記憶装置は、前記メモリセル群は、複数のビット線負荷回路と、複数の前記ビット線負荷回路と電気的に接続された複数のビット線負荷回路電源供給線と、前記複数のビット線負荷回路電源供給線を電気的に共通接続し前記メモリセル電源供給線と接続された共通接続線と、を含むことを特徴とする。
【００１７】
請求項２記載の半導体記憶装置によれば、メモリセル電源供給線および複数のビット線負荷回路に電源を供給するためのビット線負荷回路電源供給線とを共通接続する構成としたため、ビット線プリチャージ回路を介して流れるモードの電流不良も同時に救済ができるという効果を有する。
【００１８】
本発明の請求項３記載の半導体記憶装置は、請求項１又は請求項２記載の半導体記憶装置において、前記切り離し手段は、ヒューズ素子を含んで構成されるプログラム回路と、該プログラム回路出力により制御されるスイッチ回路とを含む。
【００１９】
請求項３記載の半導体記憶装置によれば、電源切り離し回路をヒューズ素子およびＭＯＳトランジスタ等を用いた電子回路で実現したため、図１８従来例の様にウエハープロセスのスループットが低下したり、工程が複雑になるという問題を回避できるという効果を有する。
【００２０】
本発明の請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、前記スイッチ回路が、第一導電型のトランジスタと第二導電型のトランジスタとを並列に接続してなるトランスミッションゲートを含むことを特徴とする。
【００２１】
請求項４記載の半導体記憶装置によれば、スイッチ回路をトランスミッションゲートを用いた構成をとるため、電源電圧の変動に対して、３（第二の実施例の場合、メモリセル電源供給線３は４に相当する）の電位が高速に応答することができ電源立ち上げ時の動作が安定する、またバンプアクセス遅れなどを防ぐことができるという効果を有する。そして、最終的には、ファンクション救済に加えて、電流救済が可能となるため歩留まり向上が図れるという効果を有する。
【００２４】
本発明の半導体装置は、前記正規メモリセル群の中央又は略中央に前記メモリセル電源線を電気的に共通接続する第一の領域を設け、さらに前記正規メモリセル群間にメモリセル電源線を分離する第二の領域を設けてなることを特徴とする。
【００２５】
本発明の半導体装置によれば、正規メモリセル群の中央にメモリセル電源線を電気的に共通接続する第一の領域を設け、さらに正規メモリセル群間にメモリセル電源線を分離する第二の領域を設けるレイアウト構成をとるため、請求項１記載の回路構成が実現できると同時に、メモリセルＶＤＤ線を束ねた配線領域をサブブロックの中央に配置することで、左右のメモリセルアレイのＶＤＤ線の抵抗を同じにし、かつ配線領域４０６のレイアウト配置が影響をおよぼすＶＤＤ線の抵抗を最小にできるという効果を有する。
【００２６】
本発明の半導体装置は、前記第一の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線をメモリセル接地線より低抵抗の接地線に電気的に共通接続したことを特徴とする。
【００２７】
本発明の半導体装置によれば、メモリセルＶＳＳ線の裏打ちを、メモリセルＶＤＤ線を束ねた配線領域４０６で兼ねる構成をとるため、レイアウト面積の増加（チップ面積の増加）なく、低電圧動作マージンの確保を同時に実現できるという効果を有する。
【００２８】
本発明の半導体装置は、前記メモリセルに接地電位を供給するメモリセル接地線にメモリセル領域のサブ電位を与えることを特徴とする。
【００２９】
本発明の半導体装置によれば、サブ電位の確保をＶＤＤ線を束ねた配線領域で兼ねる構成をとるため、レイアウト面積の増加なく、サブ電位の安定化による、バックゲート効果の防止およびラッチアップの防止を同時に実現できるという効果を有する。
【００３０】
本発明の半導体装置は、前記第一の領域内で、前記メモリセル接地線に、メモリセルが形成されるウエル領域の電位を与えることを特徴とする。
【００３１】
本発明の半導体装置によれば、メモリセルＶＳＳ線の裏打ち及びサブ電位の確保を、メモリセルＶＤＤ線を束ねた配線領域で兼ねる構成をとるため、レイアウト面積の増加なく、低電圧動作マージンの確保およびサブ電位の安定化によるバックゲート効果の防止およびラッチアップの防止を同時に実現できるという効果を有する。
【００３２】
本発明の半導体装置は、前記メモリセル電源線と前記メモリセル電源供給線とが、前記メモリセル接地線と前記接地線とより上層の導電層で構成されること、もしくは、該メモリセル電源線と該メモリセル電源供給線とが、該メモリセル接地線と該接地線とより下層の導電層で構成されることを特徴とする。
【００３３】
本発明の半導体装置によれば、メモリセルＶＤＤ線を束ねた配線共通メモリセル電源（ＶＤＤ）供給線４１０をメモリセルＶＳＳ線を束ねた配線共通メモリセル接地線４１１の上もしくは下に配置する構成をとるため、４０６領域のレイアウト面積を小さくすることができるという効果を有する。
【００３４】
本発明の半導体装置は、前記メモリセル電源線と前記メモリセル電源供給線とが、前記接地線とより上層の導電層で構成されることを特徴とする。
【００３５】
本発明の半導体装置によれば、メモリセルＶＤＤ線を束ねた配線である共通メモリセル電源供給線４１０を、メモリセルＶＳＳ線を束ねた配線である共通メモリセル接地線４１１の上に配置する構成をとるため、配線領域４０６のレイアウト面積を小さくすることができるという効果を有する。
【００３８】
本発明の半導体装置は、前記メモリセル電源供給線と、前記接地線とが別の導電層で形成されることを特徴とする。
【００３９】
本発明の半導体装置によれば、共通メモリセル電源供給線４１０と共通メモリセル接地線４１１を別層で構成するため、レイアウト面積の縮小が図れると同時に、パーティクルなどによる同層間ショートを防止でき歩留まりの向上が図れるという効果を有する。
【００４８】
本発明の半導体装置は、前記第二の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線をメモリセル接地線より低抵抗の接地線に電気的に共通接続したことを特徴とする。
【００４９】
本発明の半導体装置によれば、メモリセルＶＳＳ線の裏打ちを、メモリセルＶＤＤ線の分離領域サブブロック間分離領域４０５で兼ねる構成をとるため、レイアウト面積の増加（チップ面積の増加）なく、低電圧動作マージンの確保を同時に実現できるという効果を有する。
【００５０】
本発明の半導体装置は、前記第二の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線にメモリセル領域のサブ電位を与えることを特徴とする。
【００５１】
本発明の半導体装置によれば、サブ電位の確保をメモリセルＶＤＤ線の分離領域で兼ねる構成をとるため、レイアウト面積の増加なく、サブ電位の安定化による、バックゲート効果の防止およびラッチアップの防止を同時に実現できるという効果を有する。
【００５４】
【発明の実施の形態】
図７には、本発明の実施の形態に係わるスタティックＲＡＭの一部が示されている。同図において３０１は複数個のメモリセルをマトリクス状に配置した複数のメモリセル群からなる正規メモリセルアレイ、３０２は正規メモリセルアレイ３０１のロウおよびカラム選択のための正規デコーダ回路、３０３はアドレス信号を取り込むためのアドレスバッファである。３０４は予備メモリセル群、３０５は予備メモルセル選択手段としての予備デコーダ、３０６は欠陥ビットを欠陥救済ビットに置き換えるために冗長プログラムを行なうための予備プログラム回路である。
【００５５】
上記構成において、ウエハープローブテストなどによって正規メモリセルアレイ１に不良箇所が発見されると、予備プログラム回路３０６に設けたヒューズを不良アドレスに対応するように切断することにより、それ以降は不良箇所を含むメモリセル群に代えて予備メモリセル群が選択される構成とする。
【００５６】
＜半導体記憶装置について＞
＜半導体記憶装置の第１の実施の形態＞
図１を用いて、本発明の半導体記憶装置の第一の実施に形態について説明する。図１は、図７に示される正規メモリセルアレイ３０１の一部を示した図である。サブブロック８１〜８３の構成を説明する。メモリセルアレイ部は、マトリクス状に配置された複数のメモリセル２１〜２４と、各メモリセル列毎に配線された相補ビット線３１〜３４と、各メモリセル行毎に設けられたワード線（６１，６２）とを含む。メモリセル２１〜２４はスタティック型のセルとする。
【００５７】
各ビット線にはデータを転送するためのカラムゲートトランジスタ４１〜４４が設けられる。また、各ビット線にはビット線プリチャージトランジスタ１１〜１４が結合され、該ビット線プリチャージトランジスタ１１〜１４によりビット線負荷回路が構成される。
【００５８】
１は主電源線、すなわち電源パッドより電位供給された電源線であり、特に制限されないが、アルミニウム配線層等で形成される。メモリセル電源線５１，５２は、同一ブロック内でメモリセル電源供給線３に電気的に共通接続されると同時に、他のサブブロックのメモリセル電源線とは電気的に分離している。主電源線１とメモリセル電源供給線３の間には、電力の供給を遮断し得る電気的導通手段である電源切り離し回路２が設けられる。
【００５９】
本発明の特徴とするところは、サブブロック単位でメモリセル電源線５１、５２を束ね、この束ねた線をメモリセル電源供給線３とし、該メモリセル電源供給線３を電源切り離し回路２を介して主電源線１に接続する構成としたことにある。
【００６０】
サブブロック８２，８３も８１と同様の構成とされる。尚、このサブブロックが冗長の切り替え単位である。したがって、例えばメモリセル２１にメモリセル電源線５１を介して電流が流れる不良があった場合を考える。不良メモリセルを含むサブブロック８１を予備サブブロックに置き換えると同時に、電源切り離し手段２を非導通にする。電源切り離し手段２を非導通にすることにより不要となったサブブロックを構成するすべてのメモリセルの電源がフローティングとなり、リーク電流経路は遮断される。
【００６１】
＜半導体記憶装置の第２の実施の形態＞
図２を用いて、本発明の半導体記憶装置の第２の実施の形態について説明する。図２は、図７に示される正規メモリセルアレイ３０１の一部を示した図である。
【００６２】
サブブロック８１〜８３の構成を説明する。メモリセルアレイ部は、マトリクス状に配置された複数のメモリセル２１〜２４と、各メモリセル列毎に配線された相補ビット線３１〜３４と、各メモリセル行毎に設けられたワード線６１，６２とからなる。メモリセル２１〜２４はスタティック型とされる。
【００６３】
各ビット線にはデータを転送するためのカラムゲートトランジスタ４１〜４４が設けられる。また、各ビット線にはビット線プリチャージトランジスタ１１〜１４が結合される。主電源線１は電源パッドより電位供給された電源線であり、特に制限されないが、アルミニウム配線層等で形成される。
【００６４】
メモリセル電源線５１，５２は、同一ブロック内で電気的に共通接続されたメモリセル電源供給線とトランジスタ１１〜１４とから構成されるビット線負荷回路の電源供給線との共通接続線４に、電気的に共通接続されると同時に、他のサブブロックのメモリセル電源線とは電気的に分離している。またビット線負荷回路に電源を供給する電源線も共通接続線４に電気的に共通接続される。主電源線１と共通接続線４の間には電源切り離し回路２が設けられる。
【００６５】
本発明の特徴とするところは、サブブロック単位でメモリセル電源およびビット線負荷回路に電位を供給する電源線を束ね、束ねた共通接続線４を、電源線を切り離す手段２を介して主電源線１に接続する構成としたことにある。
【００６６】
サブブロック８２，８３も８１と同様の構成とされる。尚、このサブブロックが冗長の切り替え単位である。例えばメモリセル２１にメモリセル電源線５１を介して電流が流れる不良があった場合を考える。不良メモリセルを含むサブブロック８１を予備サブブロックに置き換えると同時に、電源切り離し手段２を非導通にする。電源切り離し手段２を非導通にすることにより不要となったサブブロックを構成するすべてのメモリセルの電源線及びビット線負荷回路に電源を供給する電源線がフローティングとなり、リーク電流経路は遮断される。
【００６７】
＜電源切り離し手段について＞
＜電源切り離し手段の第１の実施の形態＞
次に電源線を切り離す手段である電源切り離し手段２について図３〜６を用いて説明する。電源切り離し手段２は、ヒューズ素子を含んで構成されるプログラム回路１１０と、プログラム回路出力により制御されるスイッチ回路１１１とを含み構成される。
【００６８】
まず、電源切り離し手段の第１の実施の形態を図３を用いて説明する。プログラム回路１１０は、ヒューズ素子１０１、１０２及びＰチャンネルＭＯＳＦＥＴ１０３とＮチャンネルＭＯＳＦＥＴ１０４から構成されるラッチ回路１１２と、インバータ１０５、１０６から構成されるスイッチ駆動回路とから構成される。またスイッチ回路は、ＰチャンネルＭＯＳＦＥＴ１０７で構成される。
【００６９】
ラッチ回路１１２のヒューズ１０１、１０２の抵抗値がＰチャンネルＭＯＳＦＥＴ１０３及びＮチャンネルＭＯＳＦＥＴ１０４のオン抵抗値より十分に低くなるように構成する。このような構成により、例えば、ヒューズが切断されていない状態では、ラッチノード１２０，１２１は各々ハイレベル電位，ロウレベル電位となる。
【００７０】
該当する正規メモリセル群中に不良がない時には、ヒューズ１０１、１０２は切断しない。ノード１２１はロウ電位となり、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２はロウ電位とされる。従ってＰチャンネルＭＯＳＦＥＴ１０７はオン状態となり、図１に示した半導体記憶装置の第１の実施の形態の場合には、メモリセル電源供給線３には主電源線１から電源電位が供給される。図２に示した半導体記憶装置の第２の実施の形態の場合には、主電源線１から共通接続線４に電源電位が供給される。説明の都合上、以降は、半導体記憶装置の第１の実施の形態の場合を用いて説明するが、半導体記憶装置の第２の実施の形態の場合にはメモリセル電源供給線３を共通接続線４に置き替えれば、同様に発明を実施できる。
【００７１】
該当する正規メモリセル群中に不良がある場合には、前記した様に予備メモリセル群に置き換えると同時に、ヒューズ１０１，１０２を切断する。ノード１２１はハイレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２はハイレベル電位となる。従ってＰチャンネルＭＯＳＦＥＴ１０７はオフ状態となり、主電源線１からメモリセル電源供給線３への電位供給は遮断される。
【００７２】
＜電源切り離し手段の第２の実施の形態＞
図４は、電源切り離し手段の第２の実施の形態を示す。この形態では、プログラム部の構成を単純にした例を示す。プログラム回路１１０は、抵抗１０９と、ヒューズ１０２と、スイッチ駆動インバータ１０５，１０６とから構成される。ヒューズ１０２の抵抗値は抵抗１０９より十分低くなるように構成する。例えばヒューズが切断されていない状態では、ノード１２１はロウレベル電位となる。
【００７３】
該当する正規メモリセル群中に不良がない時には、ヒューズ１０２は切断しない。ノード１２１はロウレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２はロウレベル電位とされる。従ってＰチャンネルＭＯＳＦＥＴ１０７はオン状態となり、メモリセル電源供給線３には主電源線１から電源電位が供給される。
【００７４】
該当する正規メモリセル群中に不良がある場合には、前記した様に予備メモリセル群に置き換えると同時に、ヒューズ１０２を切断する。ノード１２１はハイレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２はハイレベル電位とされる。従ってＰチャンネルＭＯＳＦＥＴ１０７はオフ状態となり、主電源線１からメモリセル電源供給線３への電位供給は遮断される。
【００７５】
＜電源切り離し手段の第３の実施の形態＞
図５は、電源切り離し手段の第３の実施の形態を示す。この形態では、プログラム回路１１０は図３と同じであり、スイッチ回路１１１をＰチャンネルＭＯＳＦＥＴ１０７とＮチャンネルＭＯＳＦＥＴ１０８とから構成されるトランスミッションゲートとした例である。プログラム回路１１０の動作は図３と同じである。
【００７６】
該当する正規メモリセル群に不良がない時、ノード１２１がロウレベル電位となることにより、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２がロウレベル電位，ＮチャンネルＭＯＳＦＥＴ１０８のゲート１２３がハイレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７及びＮチャンネルＭＯＳＦＥＴ１０８は共にオンし、主電源線１からメモリセル電源供給線３への電源電位が供給される。
【００７７】
該当する正規メモリセル群に不良がある場合には、ノード１２１がハイレベル電位となることにより、ＰチャンネルＭＯＳＦＥＴ１０７のゲート１２２がハイレベル電位，ＮチャンネルＭＯＳＦＥＴ１０８のゲート１２３はロウレベル電位となり、ＰチャンネルＭＯＳＦＥＴ１０７及びＮチャンネルＭＯＳＦＥＴ１０８は共にオフし、主電源線１からメモリセル電源供給線３への電源供給は遮断される。
【００７８】
トランスミッションゲートを用いたことにより、電源投入時や低電圧から高電圧への電源変動時に、駆動能力のあるＮチャンネルＭＯＳＦＥＴ１０８により（ＶＤＤ−Ｖｔｈ）電位まで高速に立ち上げたうえで、比較的駆動能力の低いＰチャンネルＭＯＳＦＥＴ１０７によってＶＤＤまで引き上げることができる。逆に高電圧から低電圧への電源変動時には、主に能力のあるＮチャンネルトランジスタ１０８で放電することができる。なお、ＶＤＤとは主電源の電位を示し、Ｖｔｈはトランジスタのスレッシュホールド電圧を示す。
【００７９】
＜電源切り離し手段の第４の実施の形態＞
図６は、電源切り離し手段の第４の実施の形態を示す。この形態では、プログラム回路１１０は図４と同じであり、スイッチ回路１１１は図５と同様トランスミッションゲートを使用した例である。
【００８０】
＜レイアウトについて＞
次にレイアウトに関する実施の形態について図８を用いて説明する。４００は正規メモリセル領域、４０４は冗長メモリセル領域である。４０３はワード線駆動回路領域である。ビット線負荷回路４０１（図１等のトランジスタ１１乃至１４に相当する。）は、正規メモリセル領域４００及び冗長メモリセル領域４０４に隣接して設けられ、さらに電源切り離し回路４０２はビット線負荷回路領域４０１に隣接して設けられる。本発明の特徴とするところは、正規メモリセル領域４００及び冗長メモリセル領域４０４とビット線負荷回路領域４０１と電源切り離し回路領域４０２が、この順番に隣接して配置されたことが特徴である。尚、冗長部には電源切り離し回路は不必要であり設けられていない。
【００８１】
図９は、図１等にある８１乃至８４に相当するサブブロックに係るレイアウトの実施の形態を示す。冗長切り換え単位であるサブブロック０、サブブロック１は、メモリセルアレイ領域４０７とサブブロックの中央もしくは略中央に配置されたメモリセル電源線を束ねた配線領域４０６とから成る。また、サブブロック間には分離領域４０５が設けられる。配線領域４０６をサブブロックの中央に配置したことにより、左右のメモリセルアレイの電源線への電流供給をバランス良くしている。また、サブブロック間にはメモリセル電源線の分離領域４０５が設けられている。
【００８２】
＜電源又は接地用配線について＞
＜電源又は接地用配線の第１の実施の形態＞
図１０を用いて電源又は接地用配線の第１の実施の形態を説明する。本発明は、
図９の配線領域４０６の領域内で、メモリセルＶＳＳ線（接地線）４０９を低抵抗層に電気的に接続している。メモリセル電源線４０８は、共通メモリセル電源（ＶＤＤ）供給線４１０に、メモリセル電源線４０８と共通メモリセル電源供給線４１０とを接続する接続穴４１３を介して接続される。また、メモリセル接地（ＶＳＳ）線４０９が共通メモリセル接地（ＶＳＳ）線４１１に、メモリセル接地線４０９と共通メモリセル接地線４１１を接続する接続穴４１２を介して接続される。ところで、メモリセルのワード線が配線領域４０６の領域内を通過することになるが、ここでは本発明に直接関係ないので省略する。
【００８３】
半導体記憶装置では、低電圧動作マージンを確保するためにＶＳＳ線のインピーダンスを下げる工夫をしている。その一つとしてメモリセルアレイ内において一定間隔で、メモリセルＶＳＳ線を抵抗の低い導電層に接続し低インピーダンスにする手法（以下、「ＶＳＳ裏打ち」という）が一般的である。この実施の形態では、ＶＳＳ裏打ちを配線領域４０６内で兼ねる構成としている。
【００８４】
また、図１０において、メモリセル電源線４０８及び共通メモリセル電源供給線４１０をメモリセル接地線４０９及び共通メモリセル接地線４１１より上層に形成するか、もしくはメモリセル電源線４０８及び共通メモリセル電源供給線４１０をメモリセル接地線４０９及び共通メモリセル接地線４１１より下層に形成しても良い。この様な層の構成をとることにより、図１０中の共通メモリセル電源供給線４１０と接続孔４１２との距離Ｌ１もしくは共通メモリセル接地線４１１と接続孔４１３との距離Ｌ２を気にせずにレイアウトすることができる。つまり、メモリセル電源線４０８及び共通メモリセル電源供給線４１０をメモリセル接地線４０９及び共通メモリセル接地線４１１より上層に形成した場合には、共通メモリセル接地線４１１を共通メモリセル電源供給線４１０の下に配置可能である。また、メモリセル電源線４０８及び共通メモリセル電源供給線４１０をメモリセル接地線４０９及び共通メモリセル接地線４１１より下層に形成した場合には、共通メモリセル電源供給線４１０を共通メモリセル接地線４１１の下に配置可能となる。
【００８５】
＜電源又は接地用配線の第２の実施の形態＞
図１１を用いて電源又は接地用配線の第２の実施の形態を説明する。図１１は、配線領域４０６領域内で、メモリセルが形成された比較的不純物濃度の低いＰ型半導体領域（以下、「Ｐウェル領域」または「サブ領域」という）の電位を採ったものを示す。メモリセル電源線４０８は、共通メモリセル電源供給線４１０に、メモリセル電源線４０８と共通メモリセル電源供給線４１０を接続する接続穴４１３を介して接続される。また、Ｐウェル領域内には、Ｐウェルに比べて比較的不純物濃度の高いＰ型半導体領域（以下、「Ｐ＋ｓｔ領域」という）４１５が設けられ、共通メモリセル接地線４１１からＰ＋ｓｔ領域４１５と共通メモリセル接地線４１１を接続する接続穴４１４を介して接地電位が供給される。半導体記憶装置では、メモリセルトランジスタのバックゲート効果やラッチアップを防ぐために、メモリセルアレイ内において一定間隔でサブ領域の電位を採るのが一般的である。本実施の形態はサブ電位を落とすのを配線領域４０６内で兼ねる構成としている。
【００８６】
また、図１１では、メモリセル電源線４０８及び共通メモリセル電源供給線４１０は、共通メモリセル接地線４１１より上層に形成して良い。この様な構成をとることにより、図１１中の共通メモリセル電源供給線４１０と４１４との距離Ｌ３を気にせずにレイアウトすることができる。つまり、共通メモリセル接地線４１１を共通メモリセル電源供給線４１０の下に配置可能となる。
【００８７】
＜電源又は接地用配線の第３の実施の形態＞
図１２を用いて電源又は接地用配線の第３の実施の形態を説明する。図１２は、配線領域４０６領域内で、メモリセル接地線４０９を低抵抗層に電気的に接続し、かつサブ電位を採ったものを示す。メモリセル電源線４０８は、共通メモリセル電源供給線４１０に、メモリセル電源線４０８と共通メモリセル電源供給線４１０を接続する接続穴４１３を介して接続される。また、メモリセル接地線４０９は、共通メモリセル接地線４１１に、メモリセル接地線４０９と共通メモリセル接地線４１１を接続する接続穴４１２を介して接続される。さらに、Ｐウェル領域内にはＰ＋ｓｔ領域４１５が設けられ、接続穴４１４を介して接地電位が供給されている。
【００８８】
また、図１２に示すように、メモリセル電源線４０８及び共通メモリセル電源（ＶＤＤ）供給線４１０は、メモリセル接地線４０９及び共通メモリセル接地線４１１より上層に形成しても良い。この様な構成をとることにより、図１２中のＬ１及びＬ３を気にせずにレイアウトをすることができる。つまり共通メモリセル接地線４１１を共通メモリセル電源供給線４１０の下に配置可能となる。
【００８９】
さらに、図１０乃至図１２の実施の形態において、共通メモリセル電源供給線４１０と共通メモリセル接地線４１１とをそれぞれ別の層で形成して良い。
【００９０】
また、共通メモリセル接地線４１１のシート抵抗を共通メモリセル電源供給線４１０のシート抵抗より低く設定してもよい。一般にスタティックＲＡＭにおいてＶＳＳ線の抵抗は、低電圧動作マージンを決める重要な要因であり、これを優先的に低抵抗にすることによりチップトータルの性能が上がる。一方、メモリセルＶＤＤ線（電源線）には、スタティックＲＡＭで一般的な仕様であるリテンションモードからの復帰で電流が流れるが、例えば一つのメモリセルの片側のノード容量が２０ｆＦ、共通接続されたメモリセルＶＤＤ線につながるメモリセル数を１６３８４個としても、リテンションからの復帰５ｍｓを実現するためには、共通接続されたメモリセル電源線の抵抗値として１５ＭΩ以下であれば良く、抵抗値としてはＶＳＳ線程厳しくない。
【００９１】
なお、共通メモリセル接地線４１１にはアルミニュウム（以下、「ＡＬ」という）などの金属層を、共通メモリセル電源供給線４１０には多結晶シリコン層（以下、「ポリシリコン層」という）もしくは高融点金属を含む多結晶シリコン層（以下、「ポリサイド層」という）を用いることができる。共通接続されたメモリセルＶＤＤ線は多少の抵抗がついてもかまわないため、ポリシリコン層もしくはポリサイド層にすることによってメモリセルの構成層で兼ねることが可能である。
【００９２】
＜電源又は接地用配線の第４の実施の形態＞
図１４を用いて電源又は接地用配線の第４の実施の形態を説明する。ただし、以下の説明は、上述の配線領域４０６内に関するものではなく、サブブロック間分離領域４０５の領域内に関する。
【００９３】
図１４は、サブブロック間分離領域４０５の領域内で、メモリセルＶＳＳ線（接地線）を低抵抗層に電気的に接続したものを示す。サブブロック間分離領域４０５内でサブブロックの左右のメモリセル電源線４０８は分離されている。
【００９４】
また、メモリセル接地線４０９は、共通メモリセル接地線４１１に、メモリセル接地線４０９と共通メモリセル接地線４１１を接続する接続穴４１２を介して接続される。すでに説明したように、半導体記憶装置では低電圧動作マージンを確保するためにＶＳＳ線のインピーダンスを下げる工夫をしている。その一つとしてメモリセルアレイ内において一定間隔で、ＶＳＳを裏打ちするのが一般的である。本発明はＶＳＳ裏打ちをサブブロック間分離領域４０５内で兼ねる構成としている。
【００９５】
＜電源又は接地用配線の第５の実施の形態＞
図１５を用いて電源又は接地用配線の第５の実施の形態を説明する。図１５は、サブブロック間分離領域４０５領域内で、メモリセルが形成されたＰウェル領域の電位を採ったことが特徴である。サブブロック間分離領域４０５内でサブブロックの左右のメモリセル電源線は分離されている。また、Ｐウェル領域内には、Ｐ＋ｓｔ領域４１５が設けられ、共通メモリセル接地線４１１から、Ｐ＋ｓｔ領域４１５と共通メモリセル接地線４１１を接続する接続穴４１４を介して接地電位が供給される。
【００９６】
すでに説明したように、半導体記憶装置ではメモリセルトランジスタのバックゲート効果やラッチアップを防ぐために、メモリセルアレイ内において一定間隔でサブ領域の電位を採るのが一般的である。本発明は、サブ電位を落とすのをサブブロック間分離領域４０５内で兼ねる構成としている。
【００９７】
＜電源又は接地用配線の第６の実施の形態＞
図１６を用いて電源又は接地用配線の第６の実施の形態を説明する。図１６は、サブブロック間分離領域４０５領域内で、メモリセルＶＳＳ線を低抵抗層に電気的に接続し、かつサブ電位を採ったものを示す。サブブロック間分離領域４０５内でサブブロックの左右のメモリセル電源線４０８は分離されている。この様なレイアウトを採ることにより本発明の実施が容易となる。
【００９８】
また、メモリセル接地線４０９が、共通メモリセル接地線４１１に、メモリセル接地線４０９と共通メモリセル接地線４１１を接続する接続穴４１２を介して接続される。さらに、Ｐウェル領域内にはＰ＋ｓｔ領域が設けられ、接続穴４１４を介して接地電位が供給されている。
【００９９】
＜メモリセルについて＞
メモリセルの実施の形態を説明する、スタティックＲＡＭでは、低電圧動作を実現する方法として、駆動ＮチャネルＭＯＳトランジスタと相補のＰチャンネルＭＯＳトランジスタを負荷トランジスタとして用いる方法がある。特に最近では、Ｐチャンネルの薄膜トランジスタ（以下、「ＴＦＴ」という）を使ったメモリセルが、その高集積性という利点から、一般的に用いられる様になった。
【０１００】
本発明は、ＴＦＴメモリセル負荷を用いたスタティック型メモリセルを有し、共通メモリセル電源供給線４１０がＴＦＴのゲート電極と同一の層で形成されている。
【０１０１】
ＴＦＴメモリセル負荷を用いたスタティック型メモリセルの一例を図１３に示す。図１３（ａ）は転送ＭＯＳトランジスタ及び駆動ＭＯＳトランジスタの構成示す図であり、図１３（ｂ）はメモリセル負荷のＴＦＴの構成を示す図である。
【０１０２】
図１３（ａ）についてまず説明する。アクティブフィールド（以下、「Ｆ」という）５００と第一層目のポリシリコン層もしくはポリサイド層（以下、「ＰＬＹＡ」という）５１０及び５１１とにより、転送ＭＯＳトランジスタＴ１，Ｔ２及び駆動ＭＯＳトランジスタＴ３，Ｔ４が形成される。ワード線５３０は、第二層目のポリシリコン層もしくはポリサイド層（以下、「ＰＬＹＢ」という）により構成され、転送ＭＯＳトランジスタのゲート電極には、ＰＬＹＢとＰＬＹＡもしくはＰＬＹＢとＦとを接続する接続穴（以下、「ＴＨＬＡ」という）を介して接続されている。メモリセル接地線５３１はワード線５３０と同様にＰＬＹＢで構成され、ＴＨＬＡ５２１を介してＦに接続される。蓄積ノードとフリップフロップを形成する逆側インバータのゲートとの接続は、第三層目のポリシリコン層もしくはポリサイド層（以下、「ＰＬＹＣ」という）とＦもしくはＰＬＹＡとを接続する接続穴（以下、「ＴＨＬＢ」という）５４０を用いて行われる。
【０１０３】
次に図１３（ｂ）について説明する。Ｎ型のＰＬＹＣと第四層目のポリシリコン層（以下、「ＰＬＹＤ」という）５６０とよりＴＦＴであるＴ５，Ｔ６が形成される。Ｔ５のゲートＰＬＹＣとＴ６のドレインＰＬＹＤの接続は、ＰＬＹＣとＰＬＹＤの接続穴（以下、「ＴＨＬＣ」という）５７０を用いて行われる。尚、ＰＬＹＤに選択的にＰ型不純物をドープすることによりＴＦＴのソース，ドレイン及びＶＤＤ配線を形成する。
【０１０４】
そして、図１０中の共通メモリセル電源供給線４１０を構成する層としては、ＰＬＹＡ，ＰＬＹＢ，ＰＬＹＣ，ＰＬＹＤの４層が考えられる。ＰＬＹＤは通常数十ＫΩのシート抵抗であり、その高いインピーダンスの為、共通メモリセル電源供給線として用いるにはあまり好ましくない。ＰＬＹＢはワード線、メモリセルＶＳＳ供給線として用いるので共通メモリセル電源供給線４１０と垂直方向に配線される。従ってＰＬＹＢは、ＰＬＹＢを共通メモリセル電源供給線として用いると短絡してしまうため、使用することができない。またメモリセルの図１３ａ）に示す様に、メモリセルアレイの端部で発生した半欠けコンタクトやＦ、ＰＬＹＡを４０６領域内で処理しなければいけないので、この領域内にＦ、ＰＬＹＡが食い込んでレイアウトされる。従って、これを避けてＰＬＹＡで共通メモリセル電源供給線４１０を構成するには配線領域４０６の面積が大きくなって好ましくない。その点、ＰＬＹＣ（ＴＦＴのゲート層）は、以上述べた様なＰＬＹＡ，ＰＬＹＢ，ＰＬＹＣを用いた場合の様な問題もなく、共通メモリセル電源供給線４１０としてはふさわしい層と言える。
【０１０５】
図１３に示すメモリセルでは、バルクトランジスタのソース，ドレインおよびゲート電極が比較的濃度の高いＮ型不純物層で形成されるため、ＰＬＹＣとの接触領域においてダイオードが形成されるのを防ぐ必要があり、ＰＬＹＣをＮ型とする必要がある（メモリセルのＰＬＹＣの導電型はＮ型である必要がある）。共通メモリセル電源供給線（ＰＬＹＣ）４１０をメモリセルと同じ導電型であるＮ型にした場合、共通メモリセル電源供給線（ＰＬＹＣ）４１０とＰ型ＶＤＤ配線（ＰＬＹＤ）４０８の接続部４１３でＰＮダイオードが形成されてしまう。このダイーオードはメモリセルＶＤＤ線に直列に寄生するかたちになるため、メモリセルの実効的な電源電圧の下降になり、特にリテンション電圧の上昇を招く。本発明は、この寄生ダイオードを回避したもので、メモリセルＰＬＹＣをＮ型に、共通メモリセル電源供給線４１０ＰＬＹＣをＰ型に選択的に形成したことが特徴である。選択的不純物打ち分けはフォト２工程とイオン注入１工程の追加で簡単に実現できる。
【０１０６】
【発明の効果】
以上のように、本発明によれば、半導体記憶装置の電流不良の救済ができ、歩留まりが向上するという効果を奏する。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施の形態を示す図。
【図２】本発明の半導体記憶装置の第２の実施の形態を示す図。
【図３】本発明の電源切り離し回路の第１の実施の形態を示す図。
【図４】本発明の電源切り離し回路の第２の実施の形態を示す図。
【図５】本発明の電源切り離し回路の第３の実施の形態を示す図。
【図６】本発明の電源切り離し回路の第４の実施の形態を示す図。
【図７】本発明の半導体記憶装置の一部のブロック図。
【図８】本発明の半導体記憶装置のレイアウト図。
【図９】本発明の半導体記憶装置内のサブブロックのレイアウト図。
【図１０】本発明の半導体記憶装置の電源又は接地配線の第１の実施の形態を示す図。
【図１１】本発明の半導体記憶装置の電源又は接地配線の第２の実施の形態を示す図。
【図１２】本発明の半導体記憶装置の電源又は接地配線の第３の実施の形態を示す図。
【図１３】本発明の半導体記憶装置のメモリセルの実施の形態を示す図。
【図１４】本発明の半導体記憶装置の電源又は接地配線の第４の実施の形態を示す図。
【図１５】本発明の半導体記憶装置の電源又は接地配線の第５の実施の形態を示す図。
【図１６】本発明の半導体記憶装置の電源又は接地配線の第６の実施の形態を示す図。
【図１７】本発明に係わる、第一の従来例を示す図。
【図１８】本発明に係わる、第二の従来例を示す図。
【符号の説明】
１ ・・・ 主電源配線
２，２０１〜２０４ ・・・ 電源切り離し手段
３ ・・・ メモリセル電源供給線
４ ・・・ 共通接続線
１１〜１４ ・・・ ビット線プリチャージトランジスタ
２１〜２４ ・・・ メモリセルトランジスタ
３１〜３４ ・・・ ビット線
４１〜４４ ・・・ カラムゲートトランジスタ
５１，５２ ・・・ メモリセル電源線
６１，６２ ・・・ ワード線
８１〜８４ ・・・ サブブロック
１０１，１０２ ・・・ ヒューズ
１０３ ・・・ ＰチャンネルＭＯＳＦＥＴ
１０４ ・・・ ＮチャンネルＭＯＳＦＥＴ
１０５，１０６ ・・・ インバータ
１０７ ・・・ ＰチャンネルＭＯＳＦＥＴ
１０８ ・・・ ＮチャンネルＭＯＳＦＥＴ
１１０ ・・・ プログラム回路
１１１ ・・・ スイッチ回路
１１２ ・・・ ラッチ回路
１２０〜１２３ ・・・ ノード
３０１ ・・・ 正規メモリセルアレイ
３０２ ・・・ 正規デコーダ
３０３ ・・・ アドレスバッファ
３０４ ・・・ 予備メモリセルアレイ
３０５ ・・・ 予備デコーダ
３０６ ・・・ 予備プログラム回路
４００ ・・・ 正規メモリセル領域
４０１ ・・・ ビット線負荷回路領域
４０２ ・・・ 電源切り離し回路領域
４０３ ・・・ ワード線駆動回路領域
４０４ ・・・ 冗長メモリセル領域
４０５ ・・・ サブブロック間分離領域
４０６ ・・・ 共通メモリセル電源供給線配線領域
４０７ ・・・ メモリセルアレイ領域
４０８ ・・・ メモリセル電源線
４０９ ・・・ メモリセル接地（ＶＳＳ）線
４１０ ・・・ 共通メモリセル電源（ＶＤＤ）供給線
４１１ ・・・ 共通メモリセル接地線
４１２ ・・・ メモリセル接地線と共通メモリセル接地線とを接続する第一の接続穴
４１３ ・・・ メモリセル電源線と共通メモリセル電源供給線とを接続する第二の接続穴
Ｌ１ ・・・ 第一の接続穴と共通メモリセル電源供給線との距離
４１４ ・・・ 高濃度サブ拡散領域と共通メモリセル接地線とを接続する第三の接続穴
４１５ ・・・ 高濃度サブ拡散領域
Ｌ２ ・・・ 第三の接続穴と共通メモリセル電源供給線との距離
５００ ・・・ アクティブフィールド領域
５１０，５１１ ・・・ 第一層目のポリシリコンもしくはポリサイド層（ＰＬＹＡ）
５２０，５２１ ・・・ 第一層目のポリシリコンもしくはポリサイド層と第二層目のポリシリコンもしくはポリサイド層とを接続する接続穴（ＴＨＬＡ）
５３０，５３１ ・・・ 第一層目のポリシリコンもしくはポリサイド層（ＰＬＹＢ）
５４０ ・・・ 第三層目のポリシリコンもしくはポリサイド層と、アクティブフィールド領域もしくは第一層目のポリシリコンもしくはポリサイド層とを接続する接続穴（ＴＨＬＢ）
Ｔ１，Ｔ２ ・・・ 転送ＭＯＳトランジスタ
Ｔ３，Ｔ４ ・・・ 駆動ＭＯＳトランジスタ
５５０ ・・・ ビット線コンタクト
５６０ ・・・ 第三層目のポリシリコンもしくはポリサイド層
５７０ ・・・ 第四層目のポリシリコン層と第三層目のポリシリコンもしくはポリサイド層とを接続する接続穴（ＴＨＬＣ）
５８０ ・・・ 第四層目のポリシリコン層
Ｔ５，Ｔ６ ・・・ 薄膜トランジスタ（ＴＦＴ）
Claims (12)
- 複数個のメモリセルをマトリクス状に配置した複数の正規メモリセル群と、予備メモリセル群と、予備メモリセル群と、前記正規メモリセル群単位で該予備メモリセル群と切り換える手段と、電源線と、を含む半導体記憶装置において、
前記正規メモリセル群は、複数の前記メモリセルと電気的に接続されたメモリセル電源線と、前記メモリセル電源線と電気的に接続されたメモリセル電源供給線と、前記メモリセル電源供給線と前記電源線とを電気的に切り離す手段と、を含み、
前記正規メモリセル群は、複数のビット線負荷回路と、複数の前記ビット線負荷回路と電気的に接続された複数のビット線負荷回路電源供給線と、前記複数のビット線負荷回路電源供給線を電気的に共通接続し前記メモリセル電源供給線と接続された共通接続線と、を含むことを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記切り離す手段は、ヒューズ素子を含んで構成されるプログラム回路と、該プログラム回路出力により制御されるスイッチ回路と、を含むことを特徴とする半導体記憶装置。 - 請求項２記載の半導体記憶装置において、前記スイッチ回路は、第一導電型のトランジスタと第二導電型のトランジスタとを並列に接続してなるトランスミッションゲートを含むことを特徴とする半導体記憶装置。
- 請求項１記載の半導体記憶装置において、前記正規メモリセル群の中央又は略中央に前記メモリセル電源線を電気的に共通接続する第一の領域を設け、さらに前記正規メモリセル群間にメモリセル電源線を分離する第二の領域を設けてなることを特徴とする半導体記憶装置。
- 請求項４記載の半導体記憶装置において、前記第一の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線をメモリセル接地線より低抵抗の接地線に電気的に共通接続したことを特徴とする半導体記憶装置。
- 請求項４記載の半導体記憶装置において、前記第一の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線にメモリセル領域のサブ電位を与えることを特徴とする半導体記憶装置。
- 請求項５記載の半導体記憶装置において、前記第一の領域内で、前記メモリセル接地線に、メモリセルが形成されるウエル領域の電位を与えることを特徴とする半導体記憶装置。
- 請求項５記載の半導体記憶装置において、前記メモリセル電源線と前記メモリセル電源供給線とが、前記メモリセル接地線と前記接地線とより上層の導電層で構成されること、もしくは、該メモリセル電源線と該メモリセル電源供給線とが、該メモリセル接地線と該接地線とより下層の導電層で構成されることを特徴とする半導体記憶装置。
- 請求項６記載の半導体記憶装置において、前記メモリセル電源線と前記メモリセル電源供給線とが、前記接地線とより上層の導電層で構成されることを特徴とする半導体記憶装置。
- 請求項５乃至７のいずれかに記載の半導体記憶装置において、前記メモリセル電源供給線と、前記接地線とが別の導電層で形成されることを特徴とする半導体記憶装置。
- 請求項４記載の半導体記憶装置において、前記第二の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線をメモリセル接地線より低抵抗の接地線に電気的に共通接続したことを特徴とする半導体記憶装置。
- 請求項４記載の半導体記憶装置において、前記第二の領域内で、前記メモリセルに接地電位を供給するメモリセル接地線にメモリセル領域のサブ電位を与えることを特徴とする半導体記憶装置。
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