JP5002967B2 - 半導体装置及びその製造方法 - Google Patents
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Description
2 切断用パッド
3 バックバイアス用パッド
4 切断ヒューズ選択レジスタ
5 切断情報入力回路
8 ヒューズ情報読出回路
8A ラッチ回路
8B インバータ
9 ヒューズブロック
10 半導体基板
11 素子分離絶縁膜
13、13B P型ウェル
13A 切断トランジスタ用ウェル
14 バックバイアス用ウェルコンタクト
15 VSS用ウェルコンタクト
20 層間絶縁膜
21A〜21F プラグ
22 配線
23 N型ウェル
24 VDD用ウェルコンタクト
30 Pウェル電位用パッド
35 深いN型ウェル
40A〜40C 単位領域
50、50A〜50F 冗長情報記憶回路
51A、51B 冗長情報記憶部
52 デコーダ
60、60A〜60F RAMマクロ
T1 切断用トランジスタ
T2 第1の読出用トランジスタ
T3 第2の読出用トランジスタ
T4 PMOSトランジスタ
T5 NMOSトランジスタ
Claims (8)
- 半導体基板の上に形成され、電流を流すことにより切断される第1の電気ヒューズと、
前記半導体基板の第1導電型の第1の表層部に、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が前記第1の電気ヒューズの一端に接続されている第1の切断用トランジスタと、
前記第1の電気ヒューズの他端に接続され、該第1の電気ヒューズに切断用電流を供給する切断用パッドと、
前記第1の表層部に、電源電圧及び接地電位のいずれからも独立して固定電圧を印加することができ、前記切断用電流を供給する期間のみ前記固定電圧を印加するバックバイアス用パッドと、
前記第1の電気ヒューズの切断/非切断の状態を読み出す第1のヒューズ情報読出回路と、
前記第1の表層部に配置され、前記切断用電流を供給する期間にオフ状態にされる他の第1のトランジスタと、
前記第1の表層部内に配置され、該第1の表層部に固定電位を印加するための第1のウェルコンタクトと、
前記第1の表層部内に配置され、前記バックバイアス用パッドに接続されたバックバイアス用ウェルコンタクトと
を有する半導体装置。 - 基準の大きさの正方形の単位領域を定義したとき、該単位領域を、前記半導体基板の表層部に形成されたウェル内のどの領域に配置しても、単位領域が少なくとも1つのウェルコンタクトと重なるかまたは接する条件に従って複数のウェルコンタクトが分布しており、前記第1の表層部内に、前記第1のウェルコンタクトにより印加される固定電位と同一の固定電位を印加するための他のウェルコンタクトが配置されており、該固定電位を印加するためのウェルコンタクト同士は、該単位領域の一辺の長さよりも短い間隔で配置されることが許容され、前記バックバイアス用ウェルコンタクトと他のウェルコンタクトとは、該単位領域の一辺の長さよりも短い間隔で配置されることが禁止される条件で、該バックバイアス用ウェルコンタクト、該第1のウェルコンタクト、及び他のウェルコンタクトが分布している請求項1に記載の半導体装置。
- さらに、
前記半導体基板の上に形成され、電流を流すことにより切断する他の複数の第2の電気ヒューズと、
前記第1の表層部に、前記第2の電気ヒューズごとに配置された第2の切断用トランジスタであって、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が対応する第2の電気ヒューズの一端に接続されている第2の切断用トランジスタと、
前記第2の電気ヒューズごとに配置され、対応する第2の電気ヒューズの切断状態を読み出す第2のヒューズ情報読出回路と
を有し、前記切断用パッドが、前記第2の電気ヒューズの他端に接続されている請求項1に記載の半導体装置。 - 半導体基板上に配置され、冗長構成を有する第1のRAMマクロと、
前記第1のRAMマクロに冗長救済情報を与える第1の冗長情報記憶回路と、
切断用パッドと、
バックバイアス用パッドと
を有し、該第1の冗長情報記憶回路は複数のヒューズブロックを含み、該ヒューズブロックの各々は、
前記半導体基板の上に形成され、電流を流すことにより切断される電気ヒューズと、
前記半導体基板の第1導電型の第1の表層部に、前記電気ヒューズごとに配置された切断用トランジスタであって、各々、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が対応する電気ヒューズの一端に接続されている切断用トランジスタと、
前記電気ヒューズごとに配置され、対応する電気ヒューズの切断/非切断の状態を読み出すヒューズ情報読出回路と、
前記第1の表層部に配置された他の第1のトランジスタと、
前記第1の表層部内に配置され、該第1の表層部に固定電位を印加するための第1のウェルコンタクトと、
前記第1の表層部内に配置され、前記バックバイアス用パッドに接続されたバックバイアス用ウェルコンタクトと
を含み、
前記切断用パッドは、前記複数の電気ヒューズの他端に接続され、該電気ヒューズに切断用電流を供給し、
前記バックバイアス用パッドは、前記第1の表層部に、電源電圧及び接地電位のいずれからも独立して固定電圧を印加することができ、前記切断用電流を供給する期間のみ前記固定電圧を印加し、
前記他の第1のトランジスタは、前記切断用電流を供給する期間にオフ状態にされる半導体装置。 - さらに、前記半導体基板の上に配置され、冗長構成を有する少なくとも1つの第2のRAMマクロと、
前記第2のRAMマクロに冗長救済情報を与える第2の冗長情報記憶回路と
を有し、該第2の冗長情報記憶回路は複数のヒューズブロックを含み、該ヒューズブロックの各々は、
前記半導体基板の上に形成され、電流を流すことにより切断する電気ヒューズと、
前記半導体基板の第1導電型の第1の表層部に、前記電気ヒューズごとに配置された切断用トランジスタであって、各々、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が対応する電気ヒューズの一端に接続されている切断用トランジスタと、
前記電気ヒューズごとに配置され、対応する電気ヒューズの切断状態を読み出すヒューズ情報読出回路と
を含み、 前記第1の冗長情報記憶回路と、前記第2の冗長情報記憶回路とは、相互に隣接して配置されている請求項4に記載の半導体装置。 - 前記第1のヒューズブロックの切断用トランジスタと第2のヒューズブロックの切断用トランジスタは、第1導電型の同一のウェル内に配置されている請求項4または5に記載の半導体装置。
- 半導体基板の上に形成され、電流を流すことにより切断する電気ヒューズと、
前記半導体基板の第1導電型の第1の表層部に、チャネル領域を挟むように配置されたソース及びドレイン領域と、該ソース及びドレイン領域の間の導通状態を制御するゲート電極とを含み、該ドレイン領域が前記電気ヒューズの一端に接続されている切断用トランジスタと、
バックバイアス用パッドと、
前記第1の表層部に配置された他の第1のトランジスタと、
前記第1の表層部内に配置され、該第1の表層部に固定電位を印加するための第1のウェルコンタクトと、
前記第1の表層部内に配置され、前記バックバイアス用パッドに接続されたバックバイアス用ウェルコンタクトと
を含む半導体装置の製造方法であって、
前記第1の表層部とソース領域とのPN接合界面に順方向電圧が印加されるように、前記第1の表層部にバックバイアスを印加し、かつ前記ゲート電極に、前記切断用トランジスタが導通状態になるゲート電圧を印加した状態で、前記電気ヒューズと前記切断用トランジスタとの直列回路に切断電流を流すことによって、前記電気ヒューズを切断し、前記切断電流を流す期間のみ前記バックバイアスが印加され、前記他の第1のトランジスタは前記切断電流を流す期間にオフ状態にされる工程を含む半導体装置の製造方法。 - 前記バックバイアスにより前記第1の表層部とソース領域との間に印加される電圧は、前記第1の表層部とソース領域とのPN接合界面に、順方向電流が流れ始めるしきい値電圧以下である請求項7に記載の半導体装置の製造方法。
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