JPS62117363A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62117363A JPS62117363A JP60258377A JP25837785A JPS62117363A JP S62117363 A JPS62117363 A JP S62117363A JP 60258377 A JP60258377 A JP 60258377A JP 25837785 A JP25837785 A JP 25837785A JP S62117363 A JPS62117363 A JP S62117363A
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- Japan
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- fuse
- substrate
- region
- well
- thyristor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ラッチアップ現象を利用して切断可能なヒユ
ーズを備える半導体装置に関する。
ーズを備える半導体装置に関する。
大容量半導体メモリでは同じチップ上に行もしくは列単
位で予備のメモリセルを作っておき、使 ・用予定（通
常）のメモリセルにハード不良があるときはそれを予備
のメモリセルに置換することで、不良セルを持ったメモ
リチップを使用可能にし、歩留を改善することが図られ
ている。第３図はこの種の冗長セル付きメモリの構成図
で、１は外部アドレス入力へｄｄから相補的な内部ドレ
スＡｎ。
位で予備のメモリセルを作っておき、使 ・用予定（通
常）のメモリセルにハード不良があるときはそれを予備
のメモリセルに置換することで、不良セルを持ったメモ
リチップを使用可能にし、歩留を改善することが図られ
ている。第３図はこの種の冗長セル付きメモリの構成図
で、１は外部アドレス入力へｄｄから相補的な内部ドレ
スＡｎ。
Ａｎを作成するアドレスバッファ、２はこれらを欠陥ア
ドレスＲＡ ｏと比較する比較回路である。
ドレスＲＡ ｏと比較する比較回路である。
アドレスＡｎはメモリアクセスアドレスの最下位ビット
を示しており、欠陥アドレスＲＡ［＋も同様である。ア
ドレスは一般に複数ビットからなるので、アドレスバッ
ファ１及び比較回路２はアドレスのビット数だけ設けら
れ比較出力は最下位ビット同志の比較結果Ｒｏから最上
位ビット同志の比較結果Ｒｎまで生ずる。比較出力ＲＯ
〜Ｒｎは一致したときに“１”、不一致であるとき“０
”となるので、アドレスの全ビットが一致したときにア
ンドゲート３の出力Ｆｌａｇがｌ″になる。この″１″
出力Ｆｌｎｇは不良セルがアクセスされたことを示すフ
ラグである。出力Ｆｌｏｇが“１″になると予備行（ま
たは予備列）駆動回路４が活性化され、駆動クロック発
生回路５からのクロックで予備行又は列が選択される。
を示しており、欠陥アドレスＲＡ［＋も同様である。ア
ドレスは一般に複数ビットからなるので、アドレスバッ
ファ１及び比較回路２はアドレスのビット数だけ設けら
れ比較出力は最下位ビット同志の比較結果Ｒｏから最上
位ビット同志の比較結果Ｒｎまで生ずる。比較出力ＲＯ
〜Ｒｎは一致したときに“１”、不一致であるとき“０
”となるので、アドレスの全ビットが一致したときにア
ンドゲート３の出力Ｆｌａｇがｌ″になる。この″１″
出力Ｆｌｎｇは不良セルがアクセスされたことを示すフ
ラグである。出力Ｆｌｏｇが“１″になると予備行（ま
たは予備列）駆動回路４が活性化され、駆動クロック発
生回路５からのクロックで予備行又は列が選択される。
このときインバータ６の出力は“０”であるから、通常
行（または列）駆動回路７による不良セルの選択は禁止
される。
行（または列）駆動回路７による不良セルの選択は禁止
される。
上述した欠陥アドレスＲＡは何らかの形のＲＯＭに記憶
されている。第２図はヒユーズＦｌ、Ｆ２゜・・・・・
・をこのＲＯＭの各セルとするもので、Ｑ ＋ 。
されている。第２図はヒユーズＦｌ、Ｆ２゜・・・・・
・をこのＲＯＭの各セルとするもので、Ｑ ＋ 。
Ｑ ２ 、・・・・・・はヒユーズを溶断するトランジ
スタ、８はその制御回路、９は溶断用の高電圧ＶＰＥを
チップ外かち導入するバッド、１０はその共通母線であ
る。このＲＯＭに欠陥アドレスを書込むには、該欠陥ア
ドレスの各ビットの１，０に応じてヒユーズＦ＋、Ｆｎ
等を溶断する。従って１欠陥アドレスに対するヒユーズ
の個数は、該欠陥アドレスのピッＩ・数と同じである。
スタ、８はその制御回路、９は溶断用の高電圧ＶＰＥを
チップ外かち導入するバッド、１０はその共通母線であ
る。このＲＯＭに欠陥アドレスを書込むには、該欠陥ア
ドレスの各ビットの１，０に応じてヒユーズＦ＋、Ｆｎ
等を溶断する。従って１欠陥アドレスに対するヒユーズ
の個数は、該欠陥アドレスのピッＩ・数と同じである。
ヒユーズの溶断は制御回路８によりｌ・ランジスタをメ
ンにして行なう。例えばヒユーズＦ１を溶断するには制
御回路８によりトランジスタＱｌをオンにＬ７、高電圧
が印加されるバッド９、共通母線１０、ヒユーズＦ１、
トランジスタＱｌの経路で電流を流し、ヒ□−ズＦ１を
溶断する。
ンにして行なう。例えばヒユーズＦ１を溶断するには制
御回路８によりトランジスタＱｌをオンにＬ７、高電圧
が印加されるバッド９、共通母線１０、ヒユーズＦ１、
トランジスタＱｌの経路で電流を流し、ヒ□−ズＦ１を
溶断する。
上述したヒユーズＲＯＭは、切断したいヒユーズに直列
に接続されたｌ・ランジスタば溶断電流（数１０〜１０
０ｍＡ）を流す必要があるので、トランジスタのナイズ
が大きくなり、高密度化の妨げとなる。ヒユーズ数及び
ｌ・ランジスタ数は欠陥アドレスのビット数と同数であ
るので、１０２４Ｘ１０２４構成の１Ｍビットメモリな
ら行１列のアドレスビット数は１０、用意する冗長行及
び列の数（従って欠陥アドレスの数）は各２、計４とす
ると４０個のヒユーズ及びトランジスタが必要になる。
に接続されたｌ・ランジスタば溶断電流（数１０〜１０
０ｍＡ）を流す必要があるので、トランジスタのナイズ
が大きくなり、高密度化の妨げとなる。ヒユーズ数及び
ｌ・ランジスタ数は欠陥アドレスのビット数と同数であ
るので、１０２４Ｘ１０２４構成の１Ｍビットメモリな
ら行１列のアドレスビット数は１０、用意する冗長行及
び列の数（従って欠陥アドレスの数）は各２、計４とす
ると４０個のヒユーズ及びトランジスタが必要になる。
従ってトランジスタに大型のものが必要なら、全体で占
有する面積は大きく、一層の高集積化、大容量化を図る
半導体メモリにとっては甚だ好ましくない。本発明はＣ
ＭＯＳ回路のラッチアップ現象を利用してヒユーズを溶
断することにより、第２図のＱ＋、Ｑｎのようなトラン
ジスタを不要とするものである。
有する面積は大きく、一層の高集積化、大容量化を図る
半導体メモリにとっては甚だ好ましくない。本発明はＣ
ＭＯＳ回路のラッチアップ現象を利用してヒユーズを溶
断することにより、第２図のＱ＋、Ｑｎのようなトラン
ジスタを不要とするものである。
本発明は、−導伝型の半導体基板の表面部に反対導伝型
のウェルを形成して該ウェルの表面部にｐｎ接合を作る
第１の拡散領域を形成し、また該基板表面部の該第１の
拡散領域の近傍にｐｎ接合を作る第２の拡散領域を形成
し、該第１の拡散領域、ウェル、半導体基板、および第
２の拡散領域でラテラル構造の寄生サイリスタを構成し
、また半導体基板上にヒユーズを構成し、該ヒユーズを
該サイリスタと直列に接続し、該サイリスタをターンオ
ンして該ヒユーズを溶断可能にしてなることを特徴とす
るが、その構成および作用の詳細は図示の実施例と共に
説明する。
のウェルを形成して該ウェルの表面部にｐｎ接合を作る
第１の拡散領域を形成し、また該基板表面部の該第１の
拡散領域の近傍にｐｎ接合を作る第２の拡散領域を形成
し、該第１の拡散領域、ウェル、半導体基板、および第
２の拡散領域でラテラル構造の寄生サイリスタを構成し
、また半導体基板上にヒユーズを構成し、該ヒユーズを
該サイリスタと直列に接続し、該サイリスタをターンオ
ンして該ヒユーズを溶断可能にしてなることを特徴とす
るが、その構成および作用の詳細は図示の実施例と共に
説明する。
第１図は本発明の一実施例を示す素子構造で、（ａ）は
平面図、ｆｂ）は断面図である。図中、２０はｐ型の半
導体基板、２１はｎ型のウェル（ｗｅｌｌ、）、２２ば
ヒユーズ（例えば多結晶シリコン屓）、２３は基板２０
の表面に形成されたｎ＋領領域２４はｎウェル２１の表
面に形成されたｐ中領域、２５＋〜２５４はアルミニウ
ムなどからなる電極配線、２６は絶縁石、２７はカバー
膜である。電極配線２５＋はｎウェル２１にオーミック
コンタクトし、制御クロックＣＬ Ｋをｎウェルに与え
る。配線２５２は高電圧ＰＥをヒユーズ２２の一端に印
加する。電極配線２５３はｐ＋領域２４にオーミックコ
ンタクトしまたヒユーズ２２の他端に接触し、ヒユーズ
２２の他端とｐ＋領域２４を電気的に接続する。電極配
線２５４はｎ＋領域２３にオーミックコンタクトし、該
領域に参照電圧ＶＲを印加する。Ｘ印イ１き矩形２８は
各電極配線のコンタクト部を示す。
平面図、ｆｂ）は断面図である。図中、２０はｐ型の半
導体基板、２１はｎ型のウェル（ｗｅｌｌ、）、２２ば
ヒユーズ（例えば多結晶シリコン屓）、２３は基板２０
の表面に形成されたｎ＋領領域２４はｎウェル２１の表
面に形成されたｐ中領域、２５＋〜２５４はアルミニウ
ムなどからなる電極配線、２６は絶縁石、２７はカバー
膜である。電極配線２５＋はｎウェル２１にオーミック
コンタクトし、制御クロックＣＬ Ｋをｎウェルに与え
る。配線２５２は高電圧ＰＥをヒユーズ２２の一端に印
加する。電極配線２５３はｐ＋領域２４にオーミックコ
ンタクトしまたヒユーズ２２の他端に接触し、ヒユーズ
２２の他端とｐ＋領域２４を電気的に接続する。電極配
線２５４はｎ＋領域２３にオーミックコンタクトし、該
領域に参照電圧ＶＲを印加する。Ｘ印イ１き矩形２８は
各電極配線のコンタクト部を示す。
この素子はヒユーズＲＯＭの１メモリセルを構成してお
り、第２図と対応させると電極配線２５２が共通母線１
０．２２はヒエーズＦ１等、ｐ→゛領域２４とｎウェル
２１とｐ型基板２０とｎ＋領域２３がトランジスタＱ１
等である６ｐ型基板２０、ｎウェル２１、これらに形成
されたｎ＋領域２３、ｐ＋領域２４はＣＭＯＳインバー
タなどで現われたパターンであるが、０ＭＯ３構造では
ｎｐｎ ）ランリスクとｌ１ｎｐ）ランリスクが組合わ
さって形成され、サイリスタを生じる。” ｐ＋ Ｔ
ｒ＋はこの０ＭＯ３特有の該寄生トランジスタで、１゛
ｐはｌｌｎｐ％Ｔｎはｎｐｎ各トランジスタである。
ｐｎｐｌ−ランリスクＴｐはｐ４領域２４をエミッタ、
ｎウコニル２１をベース、ｐ基板２０を：ｌレクタとし
て構成される。またｎｐｎ ｌ−ランリスクＴ ｎはｎ
＋領域２３をエミッタ、ｐ基板２０をベース、ｌ］ウェ
ル２１をコレクタとして構成されるので、ｐ＋領域２４
を−ｎウェル２１−ｐ基板２０−ｎ＋領域２３０間がＰ
ＮＰＮ構造（サイリスタ）となる。
り、第２図と対応させると電極配線２５２が共通母線１
０．２２はヒエーズＦ１等、ｐ→゛領域２４とｎウェル
２１とｐ型基板２０とｎ＋領域２３がトランジスタＱ１
等である６ｐ型基板２０、ｎウェル２１、これらに形成
されたｎ＋領域２３、ｐ＋領域２４はＣＭＯＳインバー
タなどで現われたパターンであるが、０ＭＯ３構造では
ｎｐｎ ）ランリスクとｌ１ｎｐ）ランリスクが組合わ
さって形成され、サイリスタを生じる。” ｐ＋ Ｔ
ｒ＋はこの０ＭＯ３特有の該寄生トランジスタで、１゛
ｐはｌｌｎｐ％Ｔｎはｎｐｎ各トランジスタである。
ｐｎｐｌ−ランリスクＴｐはｐ４領域２４をエミッタ、
ｎウコニル２１をベース、ｐ基板２０を：ｌレクタとし
て構成される。またｎｐｎ ｌ−ランリスクＴ ｎはｎ
＋領域２３をエミッタ、ｐ基板２０をベース、ｌ］ウェ
ル２１をコレクタとして構成されるので、ｐ＋領域２４
を−ｎウェル２１−ｐ基板２０−ｎ＋領域２３０間がＰ
ＮＰＮ構造（サイリスタ）となる。
０ＭＯ３構造で現われるこのサイリスタは素子を破壊す
る厄介なものであるが、本発明ではこれをヒユーズ溶断
に積極利用する。即も、基板電位Ｖ０を例えばＶｎｎ
”−２，５Ｖ、参照電圧をＶＲ＝−２，ＯＶ、高電圧を
ＰＥ＝１５Ｖに設定すると、ヒユーズ２２が切断されて
いない状態ではｐ十領域２４が１５Ｖになる。この状態
で電極配線２５ＩにＰＥ−２Ｖ＝１３ＶなるクロックＣ
Ｌ Ｋを与え、ｎウェル２１に該１３Ｖを与えると、ｐ
（領域２４とｎウェル２１が作るｐｎ接合は順バイアス
され、電流が流れる。これはｐｎｐ ）ランリスクＴｐ
のベース電流となり、該トランジスタば導通ずる。
る厄介なものであるが、本発明ではこれをヒユーズ溶断
に積極利用する。即も、基板電位Ｖ０を例えばＶｎｎ
”−２，５Ｖ、参照電圧をＶＲ＝−２，ＯＶ、高電圧を
ＰＥ＝１５Ｖに設定すると、ヒユーズ２２が切断されて
いない状態ではｐ十領域２４が１５Ｖになる。この状態
で電極配線２５ＩにＰＥ−２Ｖ＝１３ＶなるクロックＣ
Ｌ Ｋを与え、ｎウェル２１に該１３Ｖを与えると、ｐ
（領域２４とｎウェル２１が作るｐｎ接合は順バイアス
され、電流が流れる。これはｐｎｐ ）ランリスクＴｐ
のベース電流となり、該トランジスタば導通ずる。
この結果、基板２０を通してｎｐｎ）ランリスクＴｎに
ベース電流が供給され、該トランジスタＴｎもオンし、
そのコレクタ電流はトランジスタＴｐのベース電流とな
る。この状態では電極配線２５＋に与えられる」二記ク
ロックＣＬ Ｋはなくても両トランシズタＴｐ＋Ｔｎば
オンを続り、結局前記サイリスタがターンオンする。こ
のため電極配線２５２からの電流でヒユーズ２２が溶断
され、この後はランチアップが解消される。
ベース電流が供給され、該トランジスタＴｎもオンし、
そのコレクタ電流はトランジスタＴｐのベース電流とな
る。この状態では電極配線２５＋に与えられる」二記ク
ロックＣＬ Ｋはなくても両トランシズタＴｐ＋Ｔｎば
オンを続り、結局前記サイリスタがターンオンする。こ
のため電極配線２５２からの電流でヒユーズ２２が溶断
され、この後はランチアップが解消される。
第１図のｎウェルは各ヒユーズ毎に独立して設けられる
。そして、参照電圧ＶＲ１高電圧ＰＥは共通でよいが、
ｎウェル２１に対するクロックＣＬ Ｋは各ヒユーズ毎
に独立してしなければならない。また２３，２０，２１
．２４からなるラテラルＰＮＰＮをり、 ＦＥの高い良
好なサイリスタとじて動作させるため、これらは密接さ
せるのがよい。
。そして、参照電圧ＶＲ１高電圧ＰＥは共通でよいが、
ｎウェル２１に対するクロックＣＬ Ｋは各ヒユーズ毎
に独立してしなければならない。また２３，２０，２１
．２４からなるラテラルＰＮＰＮをり、 ＦＥの高い良
好なサイリスタとじて動作させるため、これらは密接さ
せるのがよい。
０ＭＯ３装置では９″イリスタを礪能させないようにす
る必要からｎ＋領域２３とｐ十領域２４とは充分離す（
両者の間隔を１５〜２０１１にする）が、本発明ではこ
れらを充分接近させる（両者の間隔を３〜４μにする）
。
る必要からｎ＋領域２３とｐ十領域２４とは充分離す（
両者の間隔を１５〜２０１１にする）が、本発明ではこ
れらを充分接近させる（両者の間隔を３〜４μにする）
。
ヒユーズ溶断に０ＭＯ３のランチアップを利用するとｎ
ウェル２１が第２図のトランジスタの数分の１の面積で
済むので小型のヒユーズ溶断素子を構成でき高密度化を
図ることができる。面、基板抵抗Ｒｐによりランチアッ
プが他に拡がらない構造にするために第４図に示すよう
にウェル２１およびｎ＋領域２３を取り囲むｎウェル（
基板と同一タイプ）を形成し、そこにＶｎＲを供給する
構造としてもよい。即ちこの場合は、例えばサイリスタ
ー２をオンしてヒユーズを切断した場合、第４回出）で
ｎウェル２内のＰ”Ｎ接合の順方向化で注入されたホー
ルが隣接するサイリスタのＮ”Ｐ接合に注入されるのを
効果的に防ぎ、隣接する号イリスター１．サイリスタ−
３が誤まってオンすることを防ぐことができる。この第
４図でｔａ＋は概略平面図、（ｂ）は（ａｌのＡ−Ａ′
線断面図である６ｎウエル２１は必ずしもヒユーズ２２
の下層にある必要はなく、ｐ型領域２４を囲む程度の小
型のものにしてもよい。また、本発明はメモリに限らず
ヒユーズ溶断の必要のあるデバイス例えばＣ０ＤＥＣ等
のアナログ回路にも適用できる。
ウェル２１が第２図のトランジスタの数分の１の面積で
済むので小型のヒユーズ溶断素子を構成でき高密度化を
図ることができる。面、基板抵抗Ｒｐによりランチアッ
プが他に拡がらない構造にするために第４図に示すよう
にウェル２１およびｎ＋領域２３を取り囲むｎウェル（
基板と同一タイプ）を形成し、そこにＶｎＲを供給する
構造としてもよい。即ちこの場合は、例えばサイリスタ
ー２をオンしてヒユーズを切断した場合、第４回出）で
ｎウェル２内のＰ”Ｎ接合の順方向化で注入されたホー
ルが隣接するサイリスタのＮ”Ｐ接合に注入されるのを
効果的に防ぎ、隣接する号イリスター１．サイリスタ−
３が誤まってオンすることを防ぐことができる。この第
４図でｔａ＋は概略平面図、（ｂ）は（ａｌのＡ−Ａ′
線断面図である６ｎウエル２１は必ずしもヒユーズ２２
の下層にある必要はなく、ｐ型領域２４を囲む程度の小
型のものにしてもよい。また、本発明はメモリに限らず
ヒユーズ溶断の必要のあるデバイス例えばＣ０ＤＥＣ等
のアナログ回路にも適用できる。
以上述べたように本発明によれば、大電流によってヒユ
ーズを溶断する回路を小面積で実現でき、高密度化を図
ることができる。
ーズを溶断する回路を小面積で実現でき、高密度化を図
ることができる。
第１図は本発明の一実施例を示す構成図、第２図は従来
のヒユーズＲＯＭ切断回路の構成図、第３図は冗長メモ
リの構成図、第４図は変形例を示す構成図である。 図中、２０は基板、２１はｎウェル、２２はヒユーズ、
２３はｎ＋領領域２４はｐ＋領領域２５は配線、Ｔｎ、
Ｔｐはサイリスタを構成する寄生トランジスタである。 （ＣＩ）平面図 本発明の実施屑 第１図 、従来のヒユーズＲＯＭｔ７Ｊ断回託 冗長メｔｌの構広図 第３図
のヒユーズＲＯＭ切断回路の構成図、第３図は冗長メモ
リの構成図、第４図は変形例を示す構成図である。 図中、２０は基板、２１はｎウェル、２２はヒユーズ、
２３はｎ＋領領域２４はｐ＋領領域２５は配線、Ｔｎ、
Ｔｐはサイリスタを構成する寄生トランジスタである。 （ＣＩ）平面図 本発明の実施屑 第１図 、従来のヒユーズＲＯＭｔ７Ｊ断回託 冗長メｔｌの構広図 第３図
Claims (1)
- 一導伝型の半導体基板の表面部に反対導伝型のウェル
を形成して該ウェルの表面部にｐｎ接合を作る第１の拡
散領域を形成し、また該基板表面部の該第１の拡散領域
の近傍の基板上にｐｎ接合を作る第２の拡散領域を形成
し、該第１の拡散領域、ウェル、半導体基板、および第
２の拡散領域でラテラル構造の寄生サイリスタを構成し
、また半導体基板上にヒューズを構成し、該ヒューズを
該サイリスタと直列に接続し、該サイリスタをターンオ
ンして該ヒューズを溶断可能にしてなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258377A JPS62117363A (ja) | 1985-11-18 | 1985-11-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258377A JPS62117363A (ja) | 1985-11-18 | 1985-11-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117363A true JPS62117363A (ja) | 1987-05-28 |
Family
ID=17319395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258377A Pending JPS62117363A (ja) | 1985-11-18 | 1985-11-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117363A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01213705A (ja) * | 1988-02-22 | 1989-08-28 | Nec Kyushu Ltd | 半導体装置 |
| EP0461099A1 (de) * | 1990-05-15 | 1991-12-11 | AUSTRIA MIKRO SYSTEME INTERNATIONAL GESELLSCHAFT m.b.H. (Austria Micro Systems International Gesellschaft m.b.H.) | Nichtflüchtige Halbleiter-Speicherzelle |
| US5552338A (en) * | 1994-09-26 | 1996-09-03 | Intel Corporation | Method of using latchup current to blow a fuse in an integrated circuit |
| JP2007200387A (ja) * | 2006-01-24 | 2007-08-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2017106824A1 (en) * | 2015-12-18 | 2017-06-22 | Texas Instruments Incorporated | Ic having failsafe fuse on field dielectric |
-
1985
- 1985-11-18 JP JP60258377A patent/JPS62117363A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01213705A (ja) * | 1988-02-22 | 1989-08-28 | Nec Kyushu Ltd | 半導体装置 |
| EP0461099A1 (de) * | 1990-05-15 | 1991-12-11 | AUSTRIA MIKRO SYSTEME INTERNATIONAL GESELLSCHAFT m.b.H. (Austria Micro Systems International Gesellschaft m.b.H.) | Nichtflüchtige Halbleiter-Speicherzelle |
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