JPH0685182A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0685182A JPH0685182A JP4233225A JP23322592A JPH0685182A JP H0685182 A JPH0685182 A JP H0685182A JP 4233225 A JP4233225 A JP 4233225A JP 23322592 A JP23322592 A JP 23322592A JP H0685182 A JPH0685182 A JP H0685182A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】外部入力信号端子又は外部出力信号端子に直接
接続されない内部回路のインバータを形成するＭＯＳト
ランジスタの静電気による破壊から防ぐ。 【構成】ｎＭＯＳトランジスタのチャネル幅が実効的に
１００μｍを越えるトランジスタについて、ソース・ド
レイン拡散層と電源および信号等の金属配線との接続を
拡散層上部に重ねたＷＳｉｘ膜８又は多結晶シリコン膜
を介してとり、静電パルスによるトランジスタの破壊を
防ぐ。
接続されない内部回路のインバータを形成するＭＯＳト
ランジスタの静電気による破壊から防ぐ。 【構成】ｎＭＯＳトランジスタのチャネル幅が実効的に
１００μｍを越えるトランジスタについて、ソース・ド
レイン拡散層と電源および信号等の金属配線との接続を
拡散層上部に重ねたＷＳｉｘ膜８又は多結晶シリコン膜
を介してとり、静電パルスによるトランジスタの破壊を
防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
する。
する。
【０００２】
【従来の技術】半導体集積回路装置にはＣＭＯＳインバ
ータが含まれていることが多い。ＣＭＯＳインバータの
ｐＭＯＳトランジスタのソース拡散層と電源配線、ｐＭ
ＯＳトランジスタのドレイン拡散層と出力配線およびｎ
ＭＯＳトランジスタのドレイン拡散層、ｎＭＯＳトラン
ジスタのソース拡散層と接地配線は何らかの手段によっ
てつながれなくてはならず、これには抵抗の低い金属配
線と拡散層間の直接コンタクトが一般的に用いられて来
た。また、入力信号端子（ピン）、出力信号端子（ピ
ン）で外部と直接つながる接点で外部からの静電気によ
る破壊を防ぐのに金属配線が拡散層に接続されるところ
ではコンタクト部分の全面で金属以外の他の配線層を介
して接続し、静電パルスによって発生するアロイスパイ
クを防止していた。また、入力保護回路・出力保護回路
の形状や回路形成・使用端子を工夫することによって耐
圧を向上させ保護機能を果たすようにして来た。
ータが含まれていることが多い。ＣＭＯＳインバータの
ｐＭＯＳトランジスタのソース拡散層と電源配線、ｐＭ
ＯＳトランジスタのドレイン拡散層と出力配線およびｎ
ＭＯＳトランジスタのドレイン拡散層、ｎＭＯＳトラン
ジスタのソース拡散層と接地配線は何らかの手段によっ
てつながれなくてはならず、これには抵抗の低い金属配
線と拡散層間の直接コンタクトが一般的に用いられて来
た。また、入力信号端子（ピン）、出力信号端子（ピ
ン）で外部と直接つながる接点で外部からの静電気によ
る破壊を防ぐのに金属配線が拡散層に接続されるところ
ではコンタクト部分の全面で金属以外の他の配線層を介
して接続し、静電パルスによって発生するアロイスパイ
クを防止していた。また、入力保護回路・出力保護回路
の形状や回路形成・使用端子を工夫することによって耐
圧を向上させ保護機能を果たすようにして来た。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな保護機能を備えた半導体集積回路装置においても、
電源端子−接地端子間に静電パルスを加えると、外部入
力信号短絡又は外部出力信号端子に直接接続されない内
部の回路部分においてインバータを形成する比較的大き
なＭＯＳトランジスタ、すなわちチャネル幅が１００μ
ｍ以上のＭＯＳトランジスタにおいて、拡散層やゲート
酸化膜が破壊してしまうという不良が発生することが
る。これは大きなＭＯＳトランジスタでは内部抵抗が低
くなるため電源端子−接地端子間に印加された静電パル
スによって、電荷が内部回路の抵抗の低い経路に集中し
て流れるためと思われる。これらの問題を解決するため
保護抵抗をつけるということがまず考えられるが大きな
ＭＯＳトランジスタの電源配線や接地配線に直列に大き
な抵抗を入れてしまっては高速動作に支障がででしま
う。またソース・ドレイン拡散層コンタクトとゲート電
極との距離を離して、間の拡散層を保護抵抗として使用
することも出力トランジスタではよく使われる手法であ
り、その手法を内部回路に適用することも考えられるが
１つのトランジスタで占有面積が広く必要でありペレッ
トサイズの縮小化に支障がある。
うな保護機能を備えた半導体集積回路装置においても、
電源端子−接地端子間に静電パルスを加えると、外部入
力信号短絡又は外部出力信号端子に直接接続されない内
部の回路部分においてインバータを形成する比較的大き
なＭＯＳトランジスタ、すなわちチャネル幅が１００μ
ｍ以上のＭＯＳトランジスタにおいて、拡散層やゲート
酸化膜が破壊してしまうという不良が発生することが
る。これは大きなＭＯＳトランジスタでは内部抵抗が低
くなるため電源端子−接地端子間に印加された静電パル
スによって、電荷が内部回路の抵抗の低い経路に集中し
て流れるためと思われる。これらの問題を解決するため
保護抵抗をつけるということがまず考えられるが大きな
ＭＯＳトランジスタの電源配線や接地配線に直列に大き
な抵抗を入れてしまっては高速動作に支障がででしま
う。またソース・ドレイン拡散層コンタクトとゲート電
極との距離を離して、間の拡散層を保護抵抗として使用
することも出力トランジスタではよく使われる手法であ
り、その手法を内部回路に適用することも考えられるが
１つのトランジスタで占有面積が広く必要でありペレッ
トサイズの縮小化に支障がある。
【０００４】
【課題を解決するための手段】本発明は、半導体基板の
表面にゲート絶縁膜を介して設けられたゲート電極を有
するＭＯＳトランジスタと、第１の層間絶縁膜を介して
設けられた中間配線層と、第２の層間絶縁膜を介して設
けられたアルミニウム系配線層とを有する半導体集積回
路装置において、前記ＭＯＳトランジスタのソース・ド
レイン拡散層上で前記第１の層間絶縁膜に設けられた複
数の第１のコンタクト孔を介して前記ソース・ドレイン
拡散層と接触し前記中間配線層と同一材料からなるコン
タクト配線層および前記コンタクト配線層と前記第１の
層間絶縁膜の上方で、前記第２の層間絶縁膜に設けられ
た複数の第２のコンタクト孔を介して接触する一つの前
記アルミニウム系配線層を有するというものである。
表面にゲート絶縁膜を介して設けられたゲート電極を有
するＭＯＳトランジスタと、第１の層間絶縁膜を介して
設けられた中間配線層と、第２の層間絶縁膜を介して設
けられたアルミニウム系配線層とを有する半導体集積回
路装置において、前記ＭＯＳトランジスタのソース・ド
レイン拡散層上で前記第１の層間絶縁膜に設けられた複
数の第１のコンタクト孔を介して前記ソース・ドレイン
拡散層と接触し前記中間配線層と同一材料からなるコン
タクト配線層および前記コンタクト配線層と前記第１の
層間絶縁膜の上方で、前記第２の層間絶縁膜に設けられ
た複数の第２のコンタクト孔を介して接触する一つの前
記アルミニウム系配線層を有するというものである。
【０００５】
【実施例】図１は本発明の一実施例におけるＣＭＯＳイ
ンバータを示す平面図、図２（ａ）および図２（ｂ）は
それぞれ図１のＣＭＯＳインバータのｎＭＯＳトランジ
スタＭｎおよびｐＭＯＳトランジスタＭｐにおけるコン
タクト部を示す断面図、図３は図１のＣＭＯＳインバー
タの回路図である。
ンバータを示す平面図、図２（ａ）および図２（ｂ）は
それぞれ図１のＣＭＯＳインバータのｎＭＯＳトランジ
スタＭｎおよびｐＭＯＳトランジスタＭｐにおけるコン
タクト部を示す断面図、図３は図１のＣＭＯＳインバー
タの回路図である。
【０００６】このＣＭＯＳインバータを構成するｐＭＯ
ＳトランジスタＭｐのゲート長は１．２μｍ，チャネル
幅は２２４μｍ（５６μｍ×４）、ｎＭＯＳトランジス
タＭｎのゲート長は１．０μｍ，チャネル幅は１１４μ
ｍ（２８．５μｍ×４）である。ｐＭＯＳトランジスタ
Ｍｐのソース拡散層４ｓまたはドレイン拡散層４ｄはア
ルミニウム系配線層１２（ｖｃｃ）または１２（ｏｕ
ｔ）とコンタクト孔１１（第１の層間絶縁膜６，第２の
層間絶縁膜９の２層膜に設けられている）を介して接続
されている。コンタクト孔１１の大きさは０．９μｍ×
１．０μｍで、２．０μｍピッチで設けられている。電
源配線層１２（Ｖｃｃ）は３本の枝１２（ｖｃｃ）を有
し、同様に出力配線層１２（ＯＵＴ）は２本の枝１２
（ｏｕｔ）を有している。
ＳトランジスタＭｐのゲート長は１．２μｍ，チャネル
幅は２２４μｍ（５６μｍ×４）、ｎＭＯＳトランジス
タＭｎのゲート長は１．０μｍ，チャネル幅は１１４μ
ｍ（２８．５μｍ×４）である。ｐＭＯＳトランジスタ
Ｍｐのソース拡散層４ｓまたはドレイン拡散層４ｄはア
ルミニウム系配線層１２（ｖｃｃ）または１２（ｏｕ
ｔ）とコンタクト孔１１（第１の層間絶縁膜６，第２の
層間絶縁膜９の２層膜に設けられている）を介して接続
されている。コンタクト孔１１の大きさは０．９μｍ×
１．０μｍで、２．０μｍピッチで設けられている。電
源配線層１２（Ｖｃｃ）は３本の枝１２（ｖｃｃ）を有
し、同様に出力配線層１２（ＯＵＴ）は２本の枝１２
（ｏｕｔ）を有している。
【０００７】ｎＭＯＳトランジスタＭｎのドレイン拡散
層３ｄまたはソース拡散層３ｓは、厚さ約５５０ｎｍの
第１の層間絶縁膜６に、４．１μｍピッチで設けられた
０．８μｍ×０．８μｍの第１のコンタクト孔７を介し
て幅２ｍ，厚さ約２００ｎｍのＷＳｉｘ（ｘ＝２．５〜
２．７）膜８からなるコンタクト配線層に接続される。
タングステンシリサイド膜は、第２の層間絶縁膜９に、
４．１μｍピッチで設けられた０．８μｍ×０．７μｍ
の第２のコンタクト孔１０を介して幅２．０μｍのアル
ミニウム系配線層１２（ｏｕｔ）または１２（ｇｎｄ）
に接続される。第１のコンタクト孔７と第２のコンタク
ト孔１０とは同じ拡散層上に交互に配線され、ゲート電
極５（ｇｎ）の両側には同じコンタクト孔を設けないよ
うにしてある。ゲート電極５（ｇｎ）の中央部と第１，
第２のコンタクト孔の中央部との横方向の距離は２．０
μｍである。このようにして、ｎＭＯＳトランジスタＭ
ｎのソース拡散層、ドレイン拡散層と接地配線層１２
（ＧＮＤ），出力配線層１２（ＯＵＴ）との間に抵抗ｒ
（３０Ω）をもたせることができる。
層３ｄまたはソース拡散層３ｓは、厚さ約５５０ｎｍの
第１の層間絶縁膜６に、４．１μｍピッチで設けられた
０．８μｍ×０．８μｍの第１のコンタクト孔７を介し
て幅２ｍ，厚さ約２００ｎｍのＷＳｉｘ（ｘ＝２．５〜
２．７）膜８からなるコンタクト配線層に接続される。
タングステンシリサイド膜は、第２の層間絶縁膜９に、
４．１μｍピッチで設けられた０．８μｍ×０．７μｍ
の第２のコンタクト孔１０を介して幅２．０μｍのアル
ミニウム系配線層１２（ｏｕｔ）または１２（ｇｎｄ）
に接続される。第１のコンタクト孔７と第２のコンタク
ト孔１０とは同じ拡散層上に交互に配線され、ゲート電
極５（ｇｎ）の両側には同じコンタクト孔を設けないよ
うにしてある。ゲート電極５（ｇｎ）の中央部と第１，
第２のコンタクト孔の中央部との横方向の距離は２．０
μｍである。このようにして、ｎＭＯＳトランジスタＭ
ｎのソース拡散層、ドレイン拡散層と接地配線層１２
（ＧＮＤ），出力配線層１２（ＯＵＴ）との間に抵抗ｒ
（３０Ω）をもたせることができる。
【０００８】なお、４本のゲート電極５（ｇｐ）および
５（ｇｎ）は、厚さ約１８ｎｍのゲート酸化膜を選択的
に被覆しているが、入力配線層５（ＩＮ）に合流してい
る。１はＰ型シリコン基板、２はＮウェル、１３はカバ
ー膜である。
５（ｇｎ）は、厚さ約１８ｎｍのゲート酸化膜を選択的
に被覆しているが、入力配線層５（ＩＮ）に合流してい
る。１はＰ型シリコン基板、２はＮウェル、１３はカバ
ー膜である。
【０００９】ＣＭＯＳインバータのｎＭＯＳトランジス
タのうち、チャネル幅が１００μｍ以上のものにつき、
ソース・ドレイン拡散層と配線とのコンタクト構造をこ
のようにすることによって、電源端子と接地端子との間
の静電気放電耐圧を２０００ボルトにすることができ
た。ただし、１００ｐＦのキャパシタに充電した電荷を
１．５ｋΩの抵抗を介して電源端子に放電してテストを
行なった。
タのうち、チャネル幅が１００μｍ以上のものにつき、
ソース・ドレイン拡散層と配線とのコンタクト構造をこ
のようにすることによって、電源端子と接地端子との間
の静電気放電耐圧を２０００ボルトにすることができ
た。ただし、１００ｐＦのキャパシタに充電した電荷を
１．５ｋΩの抵抗を介して電源端子に放電してテストを
行なった。
【００１０】なお、ＷＳｉｘ膜は、例えばＤＲＡＭにお
いてビット線（中間配線層）に使用されているので、こ
のようなコンタクト構造を実現するために特別に使用す
るものではなく、ビット線などと同一工程で成膜でき
る。また、このようなコンタクト構造をとることによっ
て、ｎＭＯＳトランジスタの占有面積は増加しない。
いてビット線（中間配線層）に使用されているので、こ
のようなコンタクト構造を実現するために特別に使用す
るものではなく、ビット線などと同一工程で成膜でき
る。また、このようなコンタクト構造をとることによっ
て、ｎＭＯＳトランジスタの占有面積は増加しない。
【００１１】このような中間配線層としてはＷＳｉｘ膜
に限らず、その他の高融点金属シリカイド膜や単結晶シ
リコン膜など、アルミニウム系合金膜を代表とする金属
配線層より抵抗の高いものを使用することができる。
に限らず、その他の高融点金属シリカイド膜や単結晶シ
リコン膜など、アルミニウム系合金膜を代表とする金属
配線層より抵抗の高いものを使用することができる。
【００１２】
【発明の効果】以上説明したように本発明の半導体集積
回路装置は内部回路の大きなｎＭＯＳトランジスタにお
いて金属配線層とソース・ドレイン拡散層の間に金属配
線より抵抗の大きな中間配線層を介してコンタクトをと
ることにより、電源配線−接地配線間に加わる静電パル
スから内部回路を保護し、また抵抗素子が並列に多数接
続される構造であるので、抵抗の高い配線層が内部回路
に与える影響も小さくおさえることができる。さらに余
計な面積を使う必要もないのでペレットの縮小化に支障
をきたすようにこともない。
回路装置は内部回路の大きなｎＭＯＳトランジスタにお
いて金属配線層とソース・ドレイン拡散層の間に金属配
線より抵抗の大きな中間配線層を介してコンタクトをと
ることにより、電源配線−接地配線間に加わる静電パル
スから内部回路を保護し、また抵抗素子が並列に多数接
続される構造であるので、抵抗の高い配線層が内部回路
に与える影響も小さくおさえることができる。さらに余
計な面積を使う必要もないのでペレットの縮小化に支障
をきたすようにこともない。
【図１】本発明の一実施例における内部回路のＣＭＯＳ
インバータを示す平面図である。
インバータを示す平面図である。
【図２】図１のＣＭＯＳインバータのｐＭＯＳトランジ
スタにおけるコンタクト構造を示す断面図（図２
（ａ））およびｎＭＯＳトランジスタにおけるコンタク
ト構造を示す断面図（図２（ｂ））である。
スタにおけるコンタクト構造を示す断面図（図２
（ａ））およびｎＭＯＳトランジスタにおけるコンタク
ト構造を示す断面図（図２（ｂ））である。
【図３】図１のＣＭＯＳインバータの等価回路図であ
る。
る。
１ Ｐ型シリコン基板 ２ Ｎウェル ３ｄ ｐＭＯＳトランジスタのドレイン拡散層 ３ｓ ｐＭＯＳトランジスタのソース拡散層 ４ｄ ｎＭＯＳトランジスタのドレイン拡散層 ４ｓ ｎＭＯＳトランジスタのソース拡散層 ５（ＩＮ） ゲート入力配線 ５（ｇｐ） ｐＭＯＳトランジスタのゲート電極 ６ 第１の層間絶縁膜 ７ 第１のコンタクト孔 ８ ＷＳｉｘ膜 ９ 第２の層間絶縁膜 １０ 第２のコンタクト孔 １１ コンタクト孔 １２（ｇｎｄ），１２（ｖｃｃ） アルミニウム系配
線層 １２（ｏｕｔ） アルミニウム系配線層 １３ カバー膜
線層 １２（ｏｕｔ） アルミニウム系配線層 １３ カバー膜
Claims (2)
- 【請求項１】 半導体基板の表面にゲート絶縁膜を介し
て設けられたゲート電極を有するＭＯＳトランジスタ
と、第１の層間絶縁膜を介して設けられた中間配線層
と、第２の層間絶縁膜を介して設けられたアルミニウム
系配線層とを有する半導体集積回路装置において、前記
ＭＯＳトランジスタのソース・ドレイン拡散層上で前記
第１の層間絶縁膜に設けられた複数の第１のコンタクト
孔を介して前記ソース・ドレイン領域と接触し前記中間
配線層と同一材料からなるコンタクト配線層および前記
コンタクト配線層と前記第１の層間絶縁膜の上方で、前
記第２の層間絶縁膜に設けられた複数の第２のコタクト
孔を介して接触する一つの前記アルミニウム系配線層を
有することを特徴とする半導体集積回路装置。 - 【請求項２】 金属シリサイド膜からなるコンタクト配
線層がｎＭＯＳトランジスタのソース・ドレイン拡散層
と接触する請求項１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233225A JP3013624B2 (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路装置 |
| US08/369,317 US5440163A (en) | 1992-09-01 | 1995-01-05 | CMOS ESD protection structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233225A JP3013624B2 (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685182A true JPH0685182A (ja) | 1994-03-25 |
| JP3013624B2 JP3013624B2 (ja) | 2000-02-28 |
Family
ID=16951718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233225A Expired - Lifetime JP3013624B2 (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5440163A (ja) |
| JP (1) | JP3013624B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104576519B (zh) * | 2005-08-11 | 2017-12-26 | 齐普特洛尼克斯公司 | 三维ic方法和器件 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719065A (en) * | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
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