JPH05291511A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05291511A JPH05291511A JP9397092A JP9397092A JPH05291511A JP H05291511 A JPH05291511 A JP H05291511A JP 9397092 A JP9397092 A JP 9397092A JP 9397092 A JP9397092 A JP 9397092A JP H05291511 A JPH05291511 A JP H05291511A
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- Japan
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- power supply
- line
- circuit
- peripheral
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 外部出力端子あるいは外部入出力端子から流
入する静電気サージに対して出力トランジスタのゲート
絶縁膜破壊を的確に防止する。 【構成】 周辺電源ライン８ａ及び周辺ＧＮＤライン９
ａと内部回路用電源ライン８ｂ及び内部回路用ＧＮＤラ
イン９ｂとをパターン上分離し、通常動作時のライン９
ａあるいは８ａの電位変動（ノイズ）による内部回路５
ａ，５ｂの誤動作現象を防止する、分割されたＧＮＤラ
イン及び電源ラインを有する半導体集積回路において、
静電気サージが外部出力端子７に流入すると、出力トラ
ンジスタ６ａがブレークダウンを起す。すると、ライン
９ａの電位が上昇し、保護トランジスタ３０ａを通して
トランジスタ６ａのゲート電極Ｇの電位が上昇する。こ
れにより、トランジスタ６ａのドレイン電極Ｄ・ゲート
電極Ｇ間のゲート絶縁膜に印加される電圧が低くなって
該ゲート絶縁膜の破壊を防止できる。
入する静電気サージに対して出力トランジスタのゲート
絶縁膜破壊を的確に防止する。 【構成】 周辺電源ライン８ａ及び周辺ＧＮＤライン９
ａと内部回路用電源ライン８ｂ及び内部回路用ＧＮＤラ
イン９ｂとをパターン上分離し、通常動作時のライン９
ａあるいは８ａの電位変動（ノイズ）による内部回路５
ａ，５ｂの誤動作現象を防止する、分割されたＧＮＤラ
イン及び電源ラインを有する半導体集積回路において、
静電気サージが外部出力端子７に流入すると、出力トラ
ンジスタ６ａがブレークダウンを起す。すると、ライン
９ａの電位が上昇し、保護トランジスタ３０ａを通して
トランジスタ６ａのゲート電極Ｇの電位が上昇する。こ
れにより、トランジスタ６ａのドレイン電極Ｄ・ゲート
電極Ｇ間のゲート絶縁膜に印加される電圧が低くなって
該ゲート絶縁膜の破壊を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳＦＥＴ（Metal
Insulator Semiconductor Field Eeffect Transistor、
絶縁ゲート形電界効果トランジスタ）で構成される半導
体集積回路、特にその外部出力端子あるいは外部入出力
端子に接続された出力トランジスタの静電気破壊防止機
能を有する半導体集積回路に関するものである。
Insulator Semiconductor Field Eeffect Transistor、
絶縁ゲート形電界効果トランジスタ）で構成される半導
体集積回路、特にその外部出力端子あるいは外部入出力
端子に接続された出力トランジスタの静電気破壊防止機
能を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば特開平２−９０６６９号公報に記載されるものが
あった。従来、ＭＩＳＦＥＴで構成される半導体集積回
路の外部出力端子あるいは外部入出力端子における静電
気破壊耐性は、入力インピーダンスの非常に高い外部入
力端子に比較して大きいため、あまり問題とならなかっ
た。ところが、半導体集積回路の微細化に伴い、ホット
キャリア注入現象による信頼度低下を防ぐため、ＭＩＳ
ＦＥＴの構造をＬＤＤ（Lightly Doped Drain)構造に変
えるようになり、それによって外部出力端子あるいは外
部入出力端子の静電気破壊耐性が低下して大きな問題と
なってきている。一方、半導体集積回路製品の高速化が
進むに従い、外部出力端子が動作するときに発生するグ
ランド（接地）ＧＮＤあるいは電源電圧の変動によるノ
イズ量が大きくなる。半導体集積回路製品使用電圧の低
下によるノイズマージンの減少に伴い、前記ノイズによ
る使用中での誤動作が大きな問題となってきている。
例えば特開平２−９０６６９号公報に記載されるものが
あった。従来、ＭＩＳＦＥＴで構成される半導体集積回
路の外部出力端子あるいは外部入出力端子における静電
気破壊耐性は、入力インピーダンスの非常に高い外部入
力端子に比較して大きいため、あまり問題とならなかっ
た。ところが、半導体集積回路の微細化に伴い、ホット
キャリア注入現象による信頼度低下を防ぐため、ＭＩＳ
ＦＥＴの構造をＬＤＤ（Lightly Doped Drain)構造に変
えるようになり、それによって外部出力端子あるいは外
部入出力端子の静電気破壊耐性が低下して大きな問題と
なってきている。一方、半導体集積回路製品の高速化が
進むに従い、外部出力端子が動作するときに発生するグ
ランド（接地）ＧＮＤあるいは電源電圧の変動によるノ
イズ量が大きくなる。半導体集積回路製品使用電圧の低
下によるノイズマージンの減少に伴い、前記ノイズによ
る使用中での誤動作が大きな問題となってきている。
【０００３】この種の問題を解決するため、一般的に
は、外部出力端子あるいは外部入出力端子用の周辺電源
ライン及び周辺ＧＮＤラインと、内部回路に電源電圧を
供給するための内部回路用電源ライン及び内部回路用Ｇ
ＮＤラインとを、パターン上で分割し、前者で発生した
ノイズが、後者に接続されている内部回路に影響を及ぼ
さないようにしている。但し、このように電源ライン及
びＧＮＤラインを分割した場合、外部出力端子あるいは
外部入出力端子への静電気サージの流入により、それら
に接続された出力トランジスタのゲート絶縁膜破壊が発
生しやすくなることが確認されている。この種の電源ラ
イン及びＧＮＤラインを分割した従来の半導体集積回路
の一構成例を図２に示す。
は、外部出力端子あるいは外部入出力端子用の周辺電源
ライン及び周辺ＧＮＤラインと、内部回路に電源電圧を
供給するための内部回路用電源ライン及び内部回路用Ｇ
ＮＤラインとを、パターン上で分割し、前者で発生した
ノイズが、後者に接続されている内部回路に影響を及ぼ
さないようにしている。但し、このように電源ライン及
びＧＮＤラインを分割した場合、外部出力端子あるいは
外部入出力端子への静電気サージの流入により、それら
に接続された出力トランジスタのゲート絶縁膜破壊が発
生しやすくなることが確認されている。この種の電源ラ
イン及びＧＮＤラインを分割した従来の半導体集積回路
の一構成例を図２に示す。
【０００４】図２は、前記文献に記載された従来の半導
体集積回路の要部の回路図であり、入力回路の電源ライ
ン及びＧＮＤラインと、内部回路及び出力回路の電源ラ
イン及びＧＮＤラインとが、分離された回路例が示され
ている。この半導体集積回路は、ＭＩＳＦＥＴで構成さ
れるもので、インバータからなる入力回路１を有し、そ
れには電源電圧ＶＤＤを供給するための第１の電源ライ
ン２及び第１のＧＮＤライン３が接続されている。入力
回路１の入力側には外部入力端子４が接続されると共
に、出力側には内部回路５が接続されている。内部回路
５の出力側は、インバータからなる出力回路６の入力側
に接続され、該出力回路６の出力側が外部出力端子７に
接続されている。これらの内部回路５及び出力回路６
は、第１の電源ライン２及び第１のＧＮＤライン３とは
分離された第２の電源ライン８及び第２のＧＮＤライン
９に接続されている。
体集積回路の要部の回路図であり、入力回路の電源ライ
ン及びＧＮＤラインと、内部回路及び出力回路の電源ラ
イン及びＧＮＤラインとが、分離された回路例が示され
ている。この半導体集積回路は、ＭＩＳＦＥＴで構成さ
れるもので、インバータからなる入力回路１を有し、そ
れには電源電圧ＶＤＤを供給するための第１の電源ライ
ン２及び第１のＧＮＤライン３が接続されている。入力
回路１の入力側には外部入力端子４が接続されると共
に、出力側には内部回路５が接続されている。内部回路
５の出力側は、インバータからなる出力回路６の入力側
に接続され、該出力回路６の出力側が外部出力端子７に
接続されている。これらの内部回路５及び出力回路６
は、第１の電源ライン２及び第１のＧＮＤライン３とは
分離された第２の電源ライン８及び第２のＧＮＤライン
９に接続されている。
【０００５】また、外部入力端子４と第１の電源ライン
２及び第１のＧＮＤライン３との間には、Ｐチャネル型
ＭＩＳＦＥＴ１０ａ及びＮチャネル型ＭＩＳＦＥＴ１０
ｂからなる入力保護回路１０が接続されている。さら
に、外部入力端子４と外部出力端子７との間には、保護
回路１１が接続されている。保護回路１１は、ドレイン
及びゲートが外部入力端子４に、ソースが外部出力端子
７にそれぞれ接続されたＮチャネル型ＭＩＳＦＥＴ１１
ａと、ドレインが外部入力端子４に、ソース及びゲート
が外部出力端子７にそれぞれ接続されたＮチャネル型Ｍ
ＩＳＦＥＴ１１ｂとで、構成されている。この種の半導
体集積回路では、第１の電源ライン２及び第１のＧＮＤ
ライン３と、第２の電源ライン８及び第２のＧＮＤライ
ン９とが、分離されているので、内部回路５による第２
の電源ライン８及び第２のＧＮＤライン９への電源電圧
の変動が入力回路１へ伝達されて該入力回路１の入力電
圧マージンの劣化を防止できる。
２及び第１のＧＮＤライン３との間には、Ｐチャネル型
ＭＩＳＦＥＴ１０ａ及びＮチャネル型ＭＩＳＦＥＴ１０
ｂからなる入力保護回路１０が接続されている。さら
に、外部入力端子４と外部出力端子７との間には、保護
回路１１が接続されている。保護回路１１は、ドレイン
及びゲートが外部入力端子４に、ソースが外部出力端子
７にそれぞれ接続されたＮチャネル型ＭＩＳＦＥＴ１１
ａと、ドレインが外部入力端子４に、ソース及びゲート
が外部出力端子７にそれぞれ接続されたＮチャネル型Ｍ
ＩＳＦＥＴ１１ｂとで、構成されている。この種の半導
体集積回路では、第１の電源ライン２及び第１のＧＮＤ
ライン３と、第２の電源ライン８及び第２のＧＮＤライ
ン９とが、分離されているので、内部回路５による第２
の電源ライン８及び第２のＧＮＤライン９への電源電圧
の変動が入力回路１へ伝達されて該入力回路１の入力電
圧マージンの劣化を防止できる。
【０００６】ＭＩＳＦＥＴの逆耐圧以上の高電圧からな
る静電気サージが外部入力端子４に印加された場合、入
力保護回路１０内のＭＩＳＦＥＴ１０ａ，１０ｂから、
第１の電源ライン２または第１のＧＮＤライン３へ電荷
が放電され、入力回路１を構成するＭＩＳＦＥＴのゲー
ト絶縁膜の破壊を防止できる。また、数ＫＶの高電圧の
静電気サージが外部出力端子７をＧＮＤとして外部入力
端子４に印加されると、保護回路１１内のＭＩＳＦＥＴ
１１ａが導通し、外部出力端子７へ電流が流れるので、
入力回路１を構成するＭＩＳＦＥＴのゲート絶縁膜の破
壊を防止できる。
る静電気サージが外部入力端子４に印加された場合、入
力保護回路１０内のＭＩＳＦＥＴ１０ａ，１０ｂから、
第１の電源ライン２または第１のＧＮＤライン３へ電荷
が放電され、入力回路１を構成するＭＩＳＦＥＴのゲー
ト絶縁膜の破壊を防止できる。また、数ＫＶの高電圧の
静電気サージが外部出力端子７をＧＮＤとして外部入力
端子４に印加されると、保護回路１１内のＭＩＳＦＥＴ
１１ａが導通し、外部出力端子７へ電流が流れるので、
入力回路１を構成するＭＩＳＦＥＴのゲート絶縁膜の破
壊を防止できる。
【０００７】これとは逆に、外部入力端子４をＧＮＤと
して外部出力端子７に高電圧の静電気サージが印加され
た場合、保護回路１１内のＭＩＳＦＥＴ１１ｂが導通
し、外部入力端子４へと電流が流れ、入力回路１を構成
するＭＩＳＦＥＴのゲート絶縁膜の破壊を防止できる。
このように、保護回路１１により、外部入力端子４と外
部出力端子７との間に印加される静電気サージを吸収
し、入力回路１を構成するＭＩＳＦＥＴのゲート絶縁膜
の破壊を防止できる。
して外部出力端子７に高電圧の静電気サージが印加され
た場合、保護回路１１内のＭＩＳＦＥＴ１１ｂが導通
し、外部入力端子４へと電流が流れ、入力回路１を構成
するＭＩＳＦＥＴのゲート絶縁膜の破壊を防止できる。
このように、保護回路１１により、外部入力端子４と外
部出力端子７との間に印加される静電気サージを吸収
し、入力回路１を構成するＭＩＳＦＥＴのゲート絶縁膜
の破壊を防止できる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路に設けられる保護回路１１では、外部入
力端子４と外部出力端子７との間に流入する静電気サー
ジに対しては入力回路１を構成するＭＩＳＦＥＴのゲー
ト絶縁膜を保護できるが、一般的な静電気サージ流入経
路である外部出力端子７とＧＮＤ端子及び電源端子との
間に流入する静電気サージに対しては、出力回路６を構
成するＭＩＳＦＥＴからなる出力トランジスタのゲート
絶縁膜を保護できない。その理由を、電源ライン及びＧ
ＮＤラインがパターン上で分割された半導体集積回路に
おいて、ＭＩＳＦＥＴからなる出力トランジスタが接続
された外部出力端子に、ＧＮＤ端子に対する静電気サー
ジが流入した場合を図３にて説明する。
半導体集積回路に設けられる保護回路１１では、外部入
力端子４と外部出力端子７との間に流入する静電気サー
ジに対しては入力回路１を構成するＭＩＳＦＥＴのゲー
ト絶縁膜を保護できるが、一般的な静電気サージ流入経
路である外部出力端子７とＧＮＤ端子及び電源端子との
間に流入する静電気サージに対しては、出力回路６を構
成するＭＩＳＦＥＴからなる出力トランジスタのゲート
絶縁膜を保護できない。その理由を、電源ライン及びＧ
ＮＤラインがパターン上で分割された半導体集積回路に
おいて、ＭＩＳＦＥＴからなる出力トランジスタが接続
された外部出力端子に、ＧＮＤ端子に対する静電気サー
ジが流入した場合を図３にて説明する。
【０００９】図３は、従来の問題点を説明する半導体集
積回路の要部の回路図であり、図２中の要素と共通の要
素には共通の符号が付されている。ＧＮＤ端子１２に
は、内部回路用ＧＮＤライン９ｂを介して内部回路５
ａ，５ｂが接続され、さらにその内部回路５ａ，５ｂが
内部回路用電源ライン８ｂを介して電源端子１３に接続
されている。ＧＮＤ端子１２及び電源端子１３には、周
辺ＧＮＤライン９ａ及び周辺電源ライン８ａを介して、
ＭＩＳＦＥＴからなる出力トランジスタ６ａ，６ｂが接
続され、それらの出力トランジスタ６ａ，６ｂが内部回
路５ａ，５ｂの出力によってゲート制御される。図３中
のＺ1 は、周辺ＧＮＤライン９ａとＧＮＤ端子１２との
間のインピーダンスである。
積回路の要部の回路図であり、図２中の要素と共通の要
素には共通の符号が付されている。ＧＮＤ端子１２に
は、内部回路用ＧＮＤライン９ｂを介して内部回路５
ａ，５ｂが接続され、さらにその内部回路５ａ，５ｂが
内部回路用電源ライン８ｂを介して電源端子１３に接続
されている。ＧＮＤ端子１２及び電源端子１３には、周
辺ＧＮＤライン９ａ及び周辺電源ライン８ａを介して、
ＭＩＳＦＥＴからなる出力トランジスタ６ａ，６ｂが接
続され、それらの出力トランジスタ６ａ，６ｂが内部回
路５ａ，５ｂの出力によってゲート制御される。図３中
のＺ1 は、周辺ＧＮＤライン９ａとＧＮＤ端子１２との
間のインピーダンスである。
【００１０】また、外部出力端子７には、スイッチＳＷ
を介して放電抵抗ＲD 及び放電容量ＣD が接続され、該
放電容量ＣD に蓄積された電荷を用いて模擬的に静電気
サージを外部出力端子７に印加するようになっている。
スイッチＳＷを閉じて放電容量ＣD に蓄積された模擬的
な静電気サージが外部出力端子７に印加される。外部出
力端子７に静電気サージが流入すると、例えば周辺ＧＮ
Ｄライン９ａに接続されている出力トランジスタ６ａが
ブレークダウンする。静電気サージは、出力トランジス
タ６ａを介して周辺ＧＮＤライン９ａに流れる。ところ
が、周辺ＧＮＤライン９ａから外部ＧＮＤ端子１２まで
は、インピーダンスＺ1 があるため、出力トランジスタ
６ａのソース電極Ｓの電位が上昇する。一方、出力トラ
ンジスタ６ａのゲート電位ＶB は、内部回路用ＧＮＤラ
イン９ｂと同電位であるため、ＧＮＤレベルとなってい
る。そこで、出力トランジスタ６ａのドレイン電極Ｄ・
ゲート電極Ｇ間のゲート絶縁膜にかかる電圧Ｖcoxは、
図４の電圧特性図に示すように時間ｔの関数となる。
を介して放電抵抗ＲD 及び放電容量ＣD が接続され、該
放電容量ＣD に蓄積された電荷を用いて模擬的に静電気
サージを外部出力端子７に印加するようになっている。
スイッチＳＷを閉じて放電容量ＣD に蓄積された模擬的
な静電気サージが外部出力端子７に印加される。外部出
力端子７に静電気サージが流入すると、例えば周辺ＧＮ
Ｄライン９ａに接続されている出力トランジスタ６ａが
ブレークダウンする。静電気サージは、出力トランジス
タ６ａを介して周辺ＧＮＤライン９ａに流れる。ところ
が、周辺ＧＮＤライン９ａから外部ＧＮＤ端子１２まで
は、インピーダンスＺ1 があるため、出力トランジスタ
６ａのソース電極Ｓの電位が上昇する。一方、出力トラ
ンジスタ６ａのゲート電位ＶB は、内部回路用ＧＮＤラ
イン９ｂと同電位であるため、ＧＮＤレベルとなってい
る。そこで、出力トランジスタ６ａのドレイン電極Ｄ・
ゲート電極Ｇ間のゲート絶縁膜にかかる電圧Ｖcoxは、
図４の電圧特性図に示すように時間ｔの関数となる。
【００１１】図４において、Ｖ1 は電圧ＣD ・ＶA ／
（ＣD ＋Ｃ）（ＣD ；放電容量、Ｃ；外部出力端子７と
ＧＮＤ端子１２との全容量、ＶA ；外部印加電圧）、Ｖ
2 は出力トランジスタ６ａのドレイン電極Ｄ・ゲート電
極Ｇ間のゲート絶縁膜破壊電圧、Ｖ3 は出力トランジス
タ６ａのドレイン電極Ｄ・ソース電極Ｇ間のブレークダ
ウン電圧である。また、ｔ1 は出力トランジスタ６ａの
ブレークダウン時間、２１はＺ1 ＝∞のときの曲線、２
２はＺ1 ＝０のときの曲線、２３はインピーダンスＺ1
がＧＮＤノイズによる誤動作現象を防止するために周辺
ＧＮＤライン９ａと内部回路用ＧＮＤライン９ｂとを分
割してそれらの間に適当なインピーダンスを持たせたと
きの曲線である。
（ＣD ＋Ｃ）（ＣD ；放電容量、Ｃ；外部出力端子７と
ＧＮＤ端子１２との全容量、ＶA ；外部印加電圧）、Ｖ
2 は出力トランジスタ６ａのドレイン電極Ｄ・ゲート電
極Ｇ間のゲート絶縁膜破壊電圧、Ｖ3 は出力トランジス
タ６ａのドレイン電極Ｄ・ソース電極Ｇ間のブレークダ
ウン電圧である。また、ｔ1 は出力トランジスタ６ａの
ブレークダウン時間、２１はＺ1 ＝∞のときの曲線、２
２はＺ1 ＝０のときの曲線、２３はインピーダンスＺ1
がＧＮＤノイズによる誤動作現象を防止するために周辺
ＧＮＤライン９ａと内部回路用ＧＮＤライン９ｂとを分
割してそれらの間に適当なインピーダンスを持たせたと
きの曲線である。
【００１２】ゲート絶縁膜にかかる電圧Ｖcox の最大値
がゲート絶縁膜の破壊電圧となるときの外部印加電圧
は、静電気破壊電圧Ｖthとなる。インピーダンスＺ1 が
無限大であれば、電圧Ｖcox の最大電圧値はＣD ・ＶA
／（ＣD ＋Ｃ）となる。もし、周辺ＧＮＤライン９ａか
らＧＮＤ端子１２までのインピーダンスＺ1 が小さけれ
ば（電源ノイズが問題とならないような半導体集積回路
で、電源ラインとＧＮＤラインの分割設計をする必要の
ない場合）、電圧Ｖcox は図４の曲線２３のようにな
り、最大電圧値はほとんど出力トランジスタ６ａのソー
ス・ドレイン耐圧（ＢＶSD）値と同等になる。通常、ゲ
ート絶縁膜破壊電圧はＢＶSDよりも高くなるようにプロ
セス設計されるため、出力トランジスタ６ａのドレイン
電極・ゲート電極間の絶縁膜破壊現象によって半導体集
積回路の静電気破壊電圧は決定されない。なお、インピ
ーダンスＺ1 は大きければ大きいほど、電源あるいはＧ
ＮＤノイズによる誤動作現象を防止でき、静電気耐性の
向上とトレードオフの関係にある。
がゲート絶縁膜の破壊電圧となるときの外部印加電圧
は、静電気破壊電圧Ｖthとなる。インピーダンスＺ1 が
無限大であれば、電圧Ｖcox の最大電圧値はＣD ・ＶA
／（ＣD ＋Ｃ）となる。もし、周辺ＧＮＤライン９ａか
らＧＮＤ端子１２までのインピーダンスＺ1 が小さけれ
ば（電源ノイズが問題とならないような半導体集積回路
で、電源ラインとＧＮＤラインの分割設計をする必要の
ない場合）、電圧Ｖcox は図４の曲線２３のようにな
り、最大電圧値はほとんど出力トランジスタ６ａのソー
ス・ドレイン耐圧（ＢＶSD）値と同等になる。通常、ゲ
ート絶縁膜破壊電圧はＢＶSDよりも高くなるようにプロ
セス設計されるため、出力トランジスタ６ａのドレイン
電極・ゲート電極間の絶縁膜破壊現象によって半導体集
積回路の静電気破壊電圧は決定されない。なお、インピ
ーダンスＺ1 は大きければ大きいほど、電源あるいはＧ
ＮＤノイズによる誤動作現象を防止でき、静電気耐性の
向上とトレードオフの関係にある。
【００１３】本発明は、前記従来技術が持っていた課題
として、内部回路用電源ライン及び内部回路用ＧＮＤラ
インと周辺電源ライン及び周辺ＧＮＤラインとの両方ま
たはいずれか一方がチップ配線パターン上、分割された
半導体集積回路において、外部ＧＮＤ端子あるいは外部
電源端子に対して外部出力端子あるいは外部入出力端子
に静電気サージが流入すると、それらに接続された出力
トランジスタのゲート絶縁膜の破壊現象が発生するとい
う点について解決した静電気保護機能を有する半導体集
積回路を提供するものである。
として、内部回路用電源ライン及び内部回路用ＧＮＤラ
インと周辺電源ライン及び周辺ＧＮＤラインとの両方ま
たはいずれか一方がチップ配線パターン上、分割された
半導体集積回路において、外部ＧＮＤ端子あるいは外部
電源端子に対して外部出力端子あるいは外部入出力端子
に静電気サージが流入すると、それらに接続された出力
トランジスタのゲート絶縁膜の破壊現象が発生するとい
う点について解決した静電気保護機能を有する半導体集
積回路を提供するものである。
【００１４】
【課題を解決するための手段】本発明は、前記課題を解
決するために、複数のＭＩＳＦＥＴで構成された内部回
路と、前記内部回路に電源電圧を供給する内部回路用電
源ライン及び内部回路用ＧＮＤラインと、前記内部回路
の出力によってゲート制御され該内部回路の出力に応じ
た信号を外部出力端子又は外部入出力端子へ出力する出
力トランジスタと、前記出力トランジスタに接続され該
出力トランジスタに電源電圧を印加する周辺電源ライン
及び周辺ＧＮＤラインとを備え、前記内部回路用電源ラ
イン及び内部回路用ＧＮＤラインと前記周辺電源ライン
及び周辺ＧＮＤラインとの両方またはいずれか一方がチ
ップ配線パターン上、分割された半導体集積回路におい
て、前記出力トランジスタの周辺電源ライン側または周
辺ＧＮＤライン側の電極とゲート電極との間に、静電気
サージによる該出力トランジスタのブレークダウン時に
その両電極間の電位差を減少させる保護回路を接続して
いる。
決するために、複数のＭＩＳＦＥＴで構成された内部回
路と、前記内部回路に電源電圧を供給する内部回路用電
源ライン及び内部回路用ＧＮＤラインと、前記内部回路
の出力によってゲート制御され該内部回路の出力に応じ
た信号を外部出力端子又は外部入出力端子へ出力する出
力トランジスタと、前記出力トランジスタに接続され該
出力トランジスタに電源電圧を印加する周辺電源ライン
及び周辺ＧＮＤラインとを備え、前記内部回路用電源ラ
イン及び内部回路用ＧＮＤラインと前記周辺電源ライン
及び周辺ＧＮＤラインとの両方またはいずれか一方がチ
ップ配線パターン上、分割された半導体集積回路におい
て、前記出力トランジスタの周辺電源ライン側または周
辺ＧＮＤライン側の電極とゲート電極との間に、静電気
サージによる該出力トランジスタのブレークダウン時に
その両電極間の電位差を減少させる保護回路を接続して
いる。
【００１５】
【作用】本発明によれば、以上のように半導体集積回路
を構成したので、内部回路用電源ライン及び内部回路用
ＧＮＤラインと周辺電源ライン及び周辺ＧＮＤラインと
の両方またはいずれか一方がチップ配線パターン上、分
割されていると、通常動作時の周辺ＧＮＤラインあるい
は周辺電源ラインの電位変動（ノイズ）による内部回路
の誤動作現象を防止できる。ところが、このように電源
ラインとＧＮＤラインとを分割した場合、外部出力端子
あるいは外部入出力端子への静電気サージの流入によっ
て出力トランジスタのゲート絶縁膜破壊が発生し易くな
る。静電気サージが外部出力端子あるいは外部入出力端
子に流入した場合、出力トランジスタがブレークダウン
を起し、周辺ＧＮＤラインあるいは周辺電源ラインの電
位が上昇するが、その電位上昇が保護回路を介して出力
トランジスタのゲート電極の電位を上昇させる。そのた
め、該出力トランジスタの外部出力端子側の電極とゲー
ト電極との電位差が減少し、該出力トランジスタのゲー
ト絶縁膜に印加される電圧が小さくなって該ゲート絶縁
膜の破壊が防止される。従って、前記課題を解決できる
のである。
を構成したので、内部回路用電源ライン及び内部回路用
ＧＮＤラインと周辺電源ライン及び周辺ＧＮＤラインと
の両方またはいずれか一方がチップ配線パターン上、分
割されていると、通常動作時の周辺ＧＮＤラインあるい
は周辺電源ラインの電位変動（ノイズ）による内部回路
の誤動作現象を防止できる。ところが、このように電源
ラインとＧＮＤラインとを分割した場合、外部出力端子
あるいは外部入出力端子への静電気サージの流入によっ
て出力トランジスタのゲート絶縁膜破壊が発生し易くな
る。静電気サージが外部出力端子あるいは外部入出力端
子に流入した場合、出力トランジスタがブレークダウン
を起し、周辺ＧＮＤラインあるいは周辺電源ラインの電
位が上昇するが、その電位上昇が保護回路を介して出力
トランジスタのゲート電極の電位を上昇させる。そのた
め、該出力トランジスタの外部出力端子側の電極とゲー
ト電極との電位差が減少し、該出力トランジスタのゲー
ト絶縁膜に印加される電圧が小さくなって該ゲート絶縁
膜の破壊が防止される。従って、前記課題を解決できる
のである。
【００１６】
【実施例】第１の実施例 図１は、本発明の実施例を示すＭＩＳＦＥＴからなる半
導体集積回路の要部の回路図であり、従来の図３中の要
素と共通の要素には共通の符号が付されている。
導体集積回路の要部の回路図であり、従来の図３中の要
素と共通の要素には共通の符号が付されている。
【００１７】この半導体集積回路では、従来と同様に、
複数のＭＩＳＦＥＴで構成された内部回路５ａ，５ｂを
有し、その出力側には、Ｎチャネル型ＭＩＳＦＥＴから
なる出力トランジスタ６ａ，６ｂのゲート電極がそれぞ
れ接続されている。内部回路５ａ，５ｂは、内部回路用
ＧＮＤライン９ｂを介してＧＮＤ端子１２に接続される
と共に、内部回路用電源ライン８ｂを介して電源電圧Ｖ
ＤＤ印加用の電源端子１３に接続されている。出力トラ
ンジスタ６ａのドレイン電極Ｄは外部出力端子７に接続
され、そのソース電極Ｓが周辺ＧＮＤライン９ａに接続
され、該周辺ＧＮＤライン９ａがインピーダンスＺ1 を
介してＧＮＤ端子１２に接続されている。出力トランジ
スタ６ｂのドレイン電極Ｄは外部出力端子７に接続さ
れ、そのソース電極Ｓが周辺電源ライン８ａに接続さ
れ、該周辺電源ライン８ａがインピーダンスＺ2 を介し
て電源端子１３に接続されている。
複数のＭＩＳＦＥＴで構成された内部回路５ａ，５ｂを
有し、その出力側には、Ｎチャネル型ＭＩＳＦＥＴから
なる出力トランジスタ６ａ，６ｂのゲート電極がそれぞ
れ接続されている。内部回路５ａ，５ｂは、内部回路用
ＧＮＤライン９ｂを介してＧＮＤ端子１２に接続される
と共に、内部回路用電源ライン８ｂを介して電源電圧Ｖ
ＤＤ印加用の電源端子１３に接続されている。出力トラ
ンジスタ６ａのドレイン電極Ｄは外部出力端子７に接続
され、そのソース電極Ｓが周辺ＧＮＤライン９ａに接続
され、該周辺ＧＮＤライン９ａがインピーダンスＺ1 を
介してＧＮＤ端子１２に接続されている。出力トランジ
スタ６ｂのドレイン電極Ｄは外部出力端子７に接続さ
れ、そのソース電極Ｓが周辺電源ライン８ａに接続さ
れ、該周辺電源ライン８ａがインピーダンスＺ2 を介し
て電源端子１３に接続されている。
【００１８】この半導体集積回路が従来の図３の回路と
異なる点は、出力トランジスタ６ａ，６ｂの各ゲート電
極Ｇと周辺ＧＮＤライン９ａ及び周辺電源ライン８ａと
の間に保護回路、例えばＮチャネル型ＭＩＳＦＥＴから
なる保護トランジスタ３０ａ，３０ｂのソース電極Ｓ・
ドレイン電極Ｄが、それぞれ接続されていることであ
る。各保護トランジスタ３０ａ，３０ｂのゲート電極Ｇ
は、周辺ＧＮＤライン９ａと接続されている。
異なる点は、出力トランジスタ６ａ，６ｂの各ゲート電
極Ｇと周辺ＧＮＤライン９ａ及び周辺電源ライン８ａと
の間に保護回路、例えばＮチャネル型ＭＩＳＦＥＴから
なる保護トランジスタ３０ａ，３０ｂのソース電極Ｓ・
ドレイン電極Ｄが、それぞれ接続されていることであ
る。各保護トランジスタ３０ａ，３０ｂのゲート電極Ｇ
は、周辺ＧＮＤライン９ａと接続されている。
【００１９】以上のように構成される半導体集積回路に
おいて、例えば、ＧＮＤ端子１２がＧＮＤレベルの状態
で、外部出力端子７に正電圧の静電気サージが流入した
場合を考える。従来の図３に示すように、保護トランジ
スタ３０ａ，３０ｂが設けられていない場合、出力トラ
ンジスタ６ａのドレイン電極Ｄ・ゲート電極Ｇ間のゲー
ト絶縁膜が容易に破壊する。ところが、本実施例のよう
に保護トランジスタ３０ａが設けられている場合、静電
気サージが外部出力端子７に流入し、出力トランジスタ
６ａがブレークダウンを起すと、周辺ＧＮＤライン９ａ
の電位が上昇する。この周辺ＧＮＤライン９ａの電位上
昇は、保護トランジスタ３０ａによって出力トランジス
タ６ａのゲート電極Ｇの電位を上昇させることになる。
そのため、出力トランジスタ６ａのドレイン電極Ｄ・ゲ
ート電極Ｇ間のゲート絶縁膜に印加される電圧Ｖ
cox は、図４に示す曲線２３と同等の時間変化を示すも
のと考えられ、該電圧Ｖcox の最大電圧値が低下する。
そこで、図４の曲線２３の条件において、電圧Ｖcox が
ゲート絶縁膜破壊電圧Ｖ2 に達するまでの外部印加電圧
（静電気破壊電圧）は、図４の曲線２２の条件（保護ト
ランジスタ３０ａを設けていない場合）よりも上昇する
ことになる。次の表１は、テストパターンを用いて図１
における保護トランジスタ３０ａ，３０ｂを設けていな
い場合と設けている場合とで、図５に示すような静電気
破壊試験（例えば、MIL-Std-883C./Method3015-7）を実
施したときの破壊電圧値比較を示すものである。
おいて、例えば、ＧＮＤ端子１２がＧＮＤレベルの状態
で、外部出力端子７に正電圧の静電気サージが流入した
場合を考える。従来の図３に示すように、保護トランジ
スタ３０ａ，３０ｂが設けられていない場合、出力トラ
ンジスタ６ａのドレイン電極Ｄ・ゲート電極Ｇ間のゲー
ト絶縁膜が容易に破壊する。ところが、本実施例のよう
に保護トランジスタ３０ａが設けられている場合、静電
気サージが外部出力端子７に流入し、出力トランジスタ
６ａがブレークダウンを起すと、周辺ＧＮＤライン９ａ
の電位が上昇する。この周辺ＧＮＤライン９ａの電位上
昇は、保護トランジスタ３０ａによって出力トランジス
タ６ａのゲート電極Ｇの電位を上昇させることになる。
そのため、出力トランジスタ６ａのドレイン電極Ｄ・ゲ
ート電極Ｇ間のゲート絶縁膜に印加される電圧Ｖ
cox は、図４に示す曲線２３と同等の時間変化を示すも
のと考えられ、該電圧Ｖcox の最大電圧値が低下する。
そこで、図４の曲線２３の条件において、電圧Ｖcox が
ゲート絶縁膜破壊電圧Ｖ2 に達するまでの外部印加電圧
（静電気破壊電圧）は、図４の曲線２２の条件（保護ト
ランジスタ３０ａを設けていない場合）よりも上昇する
ことになる。次の表１は、テストパターンを用いて図１
における保護トランジスタ３０ａ，３０ｂを設けていな
い場合と設けている場合とで、図５に示すような静電気
破壊試験（例えば、MIL-Std-883C./Method3015-7）を実
施したときの破壊電圧値比較を示すものである。
【００２０】
【表１】 図５に示す静電気破壊試験方法では、従来の図３の回路
及び本実施例の図１の回路からなる被試験デバイス１０
０を用意し、そのＧＮＤ端子１２をＧＮＤに接続する。
外部出力端子７には、放電抵抗ＲD （例えば、１．５K
Ω）を接続し、その放電抵抗ＲD には、スイッチＳＷを
介して放電容量ＣD （例えば、１００pF）または直流電
源Ｅを接続する。この被試験デバイス１００では、例え
ば、ゲート絶縁膜膜厚２００Å、Ｐ型基板、及びＬＤＤ
トランジスタ構造を採用した。そして、スイッチＳＷを
直流電源Ｅ側に入れ、該直流電源Ｅによって放電容量Ｃ
Dを予め充電しておき、その後、スイッチＳＷを放電抵
抗ＲD 側に入れ、模擬的な静電気サージを外部出力端子
７に印加して静電気破壊試験を行った。
及び本実施例の図１の回路からなる被試験デバイス１０
０を用意し、そのＧＮＤ端子１２をＧＮＤに接続する。
外部出力端子７には、放電抵抗ＲD （例えば、１．５K
Ω）を接続し、その放電抵抗ＲD には、スイッチＳＷを
介して放電容量ＣD （例えば、１００pF）または直流電
源Ｅを接続する。この被試験デバイス１００では、例え
ば、ゲート絶縁膜膜厚２００Å、Ｐ型基板、及びＬＤＤ
トランジスタ構造を採用した。そして、スイッチＳＷを
直流電源Ｅ側に入れ、該直流電源Ｅによって放電容量Ｃ
Dを予め充電しておき、その後、スイッチＳＷを放電抵
抗ＲD 側に入れ、模擬的な静電気サージを外部出力端子
７に印加して静電気破壊試験を行った。
【００２１】表１に示すように、保護トランジスタ３０
ａ，３０ｂを設けた場合、静電気破壊電圧が５倍まで上
昇することが確認された。保護トランジスタ３０ｂは、
電源端子１３がＧＮＤレベルで、外部出力端子７に静電
気サージが流入したときに、保護トランジスタ３０ａと
同様な働きをすることになる。
ａ，３０ｂを設けた場合、静電気破壊電圧が５倍まで上
昇することが確認された。保護トランジスタ３０ｂは、
電源端子１３がＧＮＤレベルで、外部出力端子７に静電
気サージが流入したときに、保護トランジスタ３０ａと
同様な働きをすることになる。
【００２２】第２の実施例 図６は、本発明の第２の実施例を示す半導体集積回路の
要部を示す回路図であり、第１の実施例を示す図１中の
要素と共通の要素には共通の符号が付されている。この
半導体集積回路では、周辺電源ライン８ａと電源端子１
３との間のインピーダンスが小さく、周辺ＧＮＤライン
９ａとＧＮＤ端子１２との間のインピーダンスＺ1 が大
きいときに、周辺ＧＮＤライン９ａに接続された出力ト
ランジスタ６ａ側にのみ保護トランジスタ３０ａを設け
ている。
要部を示す回路図であり、第１の実施例を示す図１中の
要素と共通の要素には共通の符号が付されている。この
半導体集積回路では、周辺電源ライン８ａと電源端子１
３との間のインピーダンスが小さく、周辺ＧＮＤライン
９ａとＧＮＤ端子１２との間のインピーダンスＺ1 が大
きいときに、周辺ＧＮＤライン９ａに接続された出力ト
ランジスタ６ａ側にのみ保護トランジスタ３０ａを設け
ている。
【００２３】静電気サージが外部出力端子７に流入した
場合、出力トランジスタ６ｂ側では、周辺電源ライン８
ａと電源端子１３との間のインピーダンスが小さいた
め、該出力トランジスタ６ｂのドレイン電極Ｄ・ゲート
電極Ｇ間のゲート絶縁膜が破壊するおそれがない。しか
し、出力トランジスタ６ａ側では、周辺ＧＮＤライン９
ａとＧＮＤ端子１２との間のインピーダンスＺ1 が大き
いので、静電気サージの流入によって該出力トランジス
タ６ａのドレイン電極Ｄ・ゲート電極Ｇ間に大きな電圧
が加わる。このとき、出力トランジスタ６ａがブレーク
ダウンを起すと、第１の実施例と同様に、周辺ＧＮＤラ
イン９ａの電位が上昇するが、保護トランジスタ３０ａ
によって出力トランジスタ６ａのゲート電極Ｇの電位が
上昇するので、該出力トランジスタ６ａのドレイン電極
Ｄ・ゲート電極Ｇ間の電位差が小さくなってその間のゲ
ート絶縁膜の破壊を的確に防止できる。
場合、出力トランジスタ６ｂ側では、周辺電源ライン８
ａと電源端子１３との間のインピーダンスが小さいた
め、該出力トランジスタ６ｂのドレイン電極Ｄ・ゲート
電極Ｇ間のゲート絶縁膜が破壊するおそれがない。しか
し、出力トランジスタ６ａ側では、周辺ＧＮＤライン９
ａとＧＮＤ端子１２との間のインピーダンスＺ1 が大き
いので、静電気サージの流入によって該出力トランジス
タ６ａのドレイン電極Ｄ・ゲート電極Ｇ間に大きな電圧
が加わる。このとき、出力トランジスタ６ａがブレーク
ダウンを起すと、第１の実施例と同様に、周辺ＧＮＤラ
イン９ａの電位が上昇するが、保護トランジスタ３０ａ
によって出力トランジスタ６ａのゲート電極Ｇの電位が
上昇するので、該出力トランジスタ６ａのドレイン電極
Ｄ・ゲート電極Ｇ間の電位差が小さくなってその間のゲ
ート絶縁膜の破壊を的確に防止できる。
【００２４】なお、周辺ＧＮＤライン９ａとＧＮＤ端子
１２とのインピーダンスＺ1 が小さく、周辺電源ライン
８ａと電源端子１３とのインピーダンスが大きな場合に
は、出力トランジスタ６ａ側にのみ図１の保護トランジ
スタ３０ｂを設けても、本実施例と同様の作用、効果が
得られる。
１２とのインピーダンスＺ1 が小さく、周辺電源ライン
８ａと電源端子１３とのインピーダンスが大きな場合に
は、出力トランジスタ６ａ側にのみ図１の保護トランジ
スタ３０ｂを設けても、本実施例と同様の作用、効果が
得られる。
【００２５】第３の実施例 図７は、本発明の第３の実施例を示す半導体集積回路の
要部の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。この半導
体集積回路では、図１の保護トランジスタ３０ａ，３０
ｂに代えて、保護回路用の接合ダイオード３１ａ，３１
ｂを設けている。即ち、出力トランジスタ６ａのソース
電極Ｓとゲート電極Ｇとの間に接合ダイオード３１ａの
アノード・カソードがそれぞれ接続され、さらに出力ト
ランジスタ６ｂのゲート電極Ｇとソース電極Ｓとの間に
接合ダイオード３１ｂのアノード・カソードがそれぞれ
接続されている。
要部の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。この半導
体集積回路では、図１の保護トランジスタ３０ａ，３０
ｂに代えて、保護回路用の接合ダイオード３１ａ，３１
ｂを設けている。即ち、出力トランジスタ６ａのソース
電極Ｓとゲート電極Ｇとの間に接合ダイオード３１ａの
アノード・カソードがそれぞれ接続され、さらに出力ト
ランジスタ６ｂのゲート電極Ｇとソース電極Ｓとの間に
接合ダイオード３１ｂのアノード・カソードがそれぞれ
接続されている。
【００２６】このように接合ダイオード３１ａ，３１ｂ
を設けると、静電気サージが外部出力端子７に流入した
場合、第１の実施例と同様に、出力トランジスタ６ａ，
６ｂのドレイン電極Ｄ・ゲート電極Ｇ間の電位差が該接
合ダイオード３１ａ，３１ｂで小さくなって該出力トラ
ンジスタ６ａ，６ｂのゲート絶縁膜の破壊を的確に防止
できる。この接合ダイオード３１ａ，３１ｂで出力トラ
ンジスタ６ａ，６ｂの保護回路を構成した場合、図１の
保護トランジスタ３０ａ，３０ｂに比べて結線構造が簡
単になる。
を設けると、静電気サージが外部出力端子７に流入した
場合、第１の実施例と同様に、出力トランジスタ６ａ，
６ｂのドレイン電極Ｄ・ゲート電極Ｇ間の電位差が該接
合ダイオード３１ａ，３１ｂで小さくなって該出力トラ
ンジスタ６ａ，６ｂのゲート絶縁膜の破壊を的確に防止
できる。この接合ダイオード３１ａ，３１ｂで出力トラ
ンジスタ６ａ，６ｂの保護回路を構成した場合、図１の
保護トランジスタ３０ａ，３０ｂに比べて結線構造が簡
単になる。
【００２７】第４の実施例 図８は、本発明の第４の実施例を示す半導体集積回路の
要部の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。この半導
体集積回路では、第１の実施例の保護トランジスタ３０
ａ，３０ｂに代えて、周辺ＧＮＤライン９ａと出力トラ
ンジスタ６ａのゲート電極Ｇとの間に容量３２ａを接続
すると共に、出力トランジスタ６ｂのゲート電極Ｇと周
辺電源ライン８ａとの間に容量３２ｂを接続している。
要部の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。この半導
体集積回路では、第１の実施例の保護トランジスタ３０
ａ，３０ｂに代えて、周辺ＧＮＤライン９ａと出力トラ
ンジスタ６ａのゲート電極Ｇとの間に容量３２ａを接続
すると共に、出力トランジスタ６ｂのゲート電極Ｇと周
辺電源ライン８ａとの間に容量３２ｂを接続している。
【００２８】この半導体集積回路において、図５に示す
静電気破壊試験を実施する場合、直流電源Ｅによって予
め放電容量ＣD に電荷を蓄積しておき、その電荷をスイ
ッチＳＷにより放電抵抗ＲD を介して外部出力端子７
へ、模擬的な静電気サージの形で印加する。すると、出
力トランジスタ６ａがブレークダウンし、周辺ＧＮＤラ
イン９ａの電位が上昇する。周辺ＧＮＤライン９ａの電
位が上昇すると、容量３２ａへの充電電流Ｉが、該周辺
ＧＮＤライン９ａから出力トランジスタ６ａのゲート電
極Ｇを介して内部回路５ａのＧＮＤ端子１２側へ流れ、
周辺ＧＮＤライン９ａに接続された出力トランジスタ６
ａのソース電極Ｓとドレイン電極Ｄの電位を低下させ
る。これにより、出力トランジスタ６ａのドレイン電極
Ｄ・ゲート電極Ｇ間のゲート絶縁膜に加わる電圧Ｖcox
の最大電圧値が低下し、ゲート絶縁膜破壊が発生しにく
くなり、静電気破壊電圧が従来よりも向上することにな
る。
静電気破壊試験を実施する場合、直流電源Ｅによって予
め放電容量ＣD に電荷を蓄積しておき、その電荷をスイ
ッチＳＷにより放電抵抗ＲD を介して外部出力端子７
へ、模擬的な静電気サージの形で印加する。すると、出
力トランジスタ６ａがブレークダウンし、周辺ＧＮＤラ
イン９ａの電位が上昇する。周辺ＧＮＤライン９ａの電
位が上昇すると、容量３２ａへの充電電流Ｉが、該周辺
ＧＮＤライン９ａから出力トランジスタ６ａのゲート電
極Ｇを介して内部回路５ａのＧＮＤ端子１２側へ流れ、
周辺ＧＮＤライン９ａに接続された出力トランジスタ６
ａのソース電極Ｓとドレイン電極Ｄの電位を低下させ
る。これにより、出力トランジスタ６ａのドレイン電極
Ｄ・ゲート電極Ｇ間のゲート絶縁膜に加わる電圧Ｖcox
の最大電圧値が低下し、ゲート絶縁膜破壊が発生しにく
くなり、静電気破壊電圧が従来よりも向上することにな
る。
【００２９】なお、本発明は図示の実施例に限定され
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ｉ） 図７及び図８において、接合ダイオード３１
ａ，３１ｂあるいは容量３２ａ，３２ｂは、第２の実施
例を示す図６と同様に、インピーダンスＺ1 ，Ｚ2 の大
きな方だけ片側に設けても、第２の実施例と同様の効果
が得られる。 （ii） 出力トランジスタ６ａ，６ｂは、電源の極性等
を変えることによってＰチャネル型ＭＩＳＦＥＴで構成
したり、あるいはＮチャネル型ＭＩＳＦＥＴとＰチャネ
ル型ＭＩＳＦＥＴの組合せで構成しても良い。さらに、
それに応じて図１及び図６の保護トランジスタ３０ａ，
３０ｂをＰチャネル型ＭＩＳＦＥＴで構成しても良い。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ｉ） 図７及び図８において、接合ダイオード３１
ａ，３１ｂあるいは容量３２ａ，３２ｂは、第２の実施
例を示す図６と同様に、インピーダンスＺ1 ，Ｚ2 の大
きな方だけ片側に設けても、第２の実施例と同様の効果
が得られる。 （ii） 出力トランジスタ６ａ，６ｂは、電源の極性等
を変えることによってＰチャネル型ＭＩＳＦＥＴで構成
したり、あるいはＮチャネル型ＭＩＳＦＥＴとＰチャネ
ル型ＭＩＳＦＥＴの組合せで構成しても良い。さらに、
それに応じて図１及び図６の保護トランジスタ３０ａ，
３０ｂをＰチャネル型ＭＩＳＦＥＴで構成しても良い。
【００３０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、通常動作時の周辺ＧＮＤラインあるいは周辺電源
ラインの電位変動（ノイズ）による内部回路誤動作現象
を防止するために、分割されたＧＮＤライン及び電源ラ
インを有する半導体集積回路内における出力トランジス
タの周辺電源ライン側または周辺ＧＮＤライン側の電極
とゲート電極との間に、保護回路を接続している。その
ため、外部出力端子あるいは外部入出力端子に静電気サ
ージが流入した場合、出力トランジスタがブレークダウ
ンを起すと、保護回路が動作して該出力トランジスタの
周辺電源ライン側または周辺ＧＮＤライン側の電極とゲ
ート電極との間の電位差が減少する。よって、出力トラ
ンジスタのゲート絶縁膜の破壊を的確に防止でき、静電
気破壊耐性を向上させることができる。
れば、通常動作時の周辺ＧＮＤラインあるいは周辺電源
ラインの電位変動（ノイズ）による内部回路誤動作現象
を防止するために、分割されたＧＮＤライン及び電源ラ
インを有する半導体集積回路内における出力トランジス
タの周辺電源ライン側または周辺ＧＮＤライン側の電極
とゲート電極との間に、保護回路を接続している。その
ため、外部出力端子あるいは外部入出力端子に静電気サ
ージが流入した場合、出力トランジスタがブレークダウ
ンを起すと、保護回路が動作して該出力トランジスタの
周辺電源ライン側または周辺ＧＮＤライン側の電極とゲ
ート電極との間の電位差が減少する。よって、出力トラ
ンジスタのゲート絶縁膜の破壊を的確に防止でき、静電
気破壊耐性を向上させることができる。
【図１】本発明の第１の実施例を示す半導体集積回路の
要部の回路図である。
要部の回路図である。
【図２】従来の半導体集積回路の要部の回路図である。
【図３】従来の問題点を説明する回路図である。
【図４】ゲート絶縁膜の電圧特性図である。
【図５】静電気破壊試験方法を示す構成図である。
【図６】本発明の第２の実施例を示す半導体集積回路の
要部の回路図である。
要部の回路図である。
【図７】本発明の第３の実施例を示す半導体集積回路の
要部を示す回路図である。
要部を示す回路図である。
【図８】本発明の第４の実施例を示す半導体集積回路の
要部を示す回路図である。
要部を示す回路図である。
５ａ，５ｂ 内部回路 ６ａ，６ｂ 出力トランジスタ ７ 外部出力端子 ８ａ 周辺電源ライン ８ｂ 内部回路用電源ライン ９ａ 周辺ＧＮＤライン ９ｂ 内部回路用ＧＮＤライン １２ ＧＮＤ端子 １３ 電源端子 ３０ａ，３０ｂ 保護トランジスタ ３１ａ，３１ｂ 接合ダイオード ３２ａ，３２ｂ 容量
Claims (1)
- 【請求項１】 複数のＭＩＳＦＥＴで構成された内部回
路と、前記内部回路に電源電圧を供給する内部回路用電
源ライン及び内部回路用グランドラインと、前記内部回
路の出力によってゲート制御され該内部回路の出力に応
じた信号を外部出力端子又は外部入出力端子へ出力する
出力トランジスタと、前記出力トランジスタに接続され
該出力トランジスタに電源電圧を印加する周辺電源ライ
ン及び周辺グランドラインとを備え、前記内部回路用電
源ライン及び内部回路用グランドラインと前記周辺電源
ライン及び周辺グランドラインとの両方またはいずれか
一方がチップ配線パターン上、分割された半導体集積回
路において、 前記出力トランジスタの周辺電源ライン側または周辺グ
ランドライン側の電極とゲート電極との間に、静電気サ
ージによる該出力トランジスタのブレークダウン時にそ
の両電極間の電位差を減少させる保護回路を接続したこ
とを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4093970A JP3025373B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体集積回路 |
| US08/505,078 US5608594A (en) | 1992-04-14 | 1995-08-14 | Semiconductor integrated circuit with surge-protected output MISFET's |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4093970A JP3025373B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291511A true JPH05291511A (ja) | 1993-11-05 |
| JP3025373B2 JP3025373B2 (ja) | 2000-03-27 |
Family
ID=14097267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4093970A Expired - Fee Related JP3025373B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3025373B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114709A (ja) * | 2004-10-14 | 2006-04-27 | Ricoh Co Ltd | Ｅｓｄ保護回路 |
| US7235829B2 (en) | 2002-11-29 | 2007-06-26 | Kabushiki Kaisha Toshiba | Electronic card with protection against aerial discharge |
| JP2010182945A (ja) * | 2009-02-06 | 2010-08-19 | Oki Semiconductor Co Ltd | 半導体装置 |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| JP2014197646A (ja) * | 2013-03-29 | 2014-10-16 | 本田技研工業株式会社 | 雑音耐性の高い制御装置 |
-
1992
- 1992-04-14 JP JP4093970A patent/JP3025373B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235829B2 (en) | 2002-11-29 | 2007-06-26 | Kabushiki Kaisha Toshiba | Electronic card with protection against aerial discharge |
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