JP4615957B2

JP4615957B2 - Ｅｓｄ保護回路

Info

Publication number: JP4615957B2
Application number: JP2004300819A
Authority: JP
Inventors: 健一松本
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-10-14
Filing date: 2004-10-14
Publication date: 2011-01-19
Anticipated expiration: 2024-10-14
Also published as: JP2006114709A

Description

本発明は、半導体装置をサージからゲート絶縁膜を保護する保護機能を備えた半導体装置のための保護装置に関する。

従来の半導体装置は、外部からのＥＳＤ（サージ）によりゲート絶縁膜が静電気破壊されることがある。静電気破壊を防止するため、半導体装置の外部出力端子または外部入力端子のセル内に保護トランジスタが設けられている。しかし、半導体装置の微細化に伴い、外部入出力端子の静電気破壊耐性が低下し、大きな問題となってきている。

一般的に、保護トランジスタには、ＭＯＳ形トランジスタを用い、ＭＯＳ形トランジスタに電流集中させることにより、ブレークダウンを起こし、サージによるゲート絶縁膜の静電気破壊を防止している。

図３に従来のＥＳＤ保護回路の回路図を示す。複数のＦＥＴで構成された内部回路５を有し、その出力側には、出力トランジスタ（Ｐチャンネル型トランジスタ）６ａ及び出力トランジスタ（Ｎチャンネル型トランジスタ）６ｂのゲート電極Ｇがそれぞれ接続されている。内部回路５は、内部回路用ＧＮＤライン９ｂを介してＧＮＤ端子１２に接続されると共に、内部回路用電源ライン８ｂを介して電源電圧ＶＤＤ印加用の電源端子１３に接続されている。出力トランジスタ６ｂのドレイン電極Ｄは、外部出力端子７に接続され、そのソース電極Ｓが周辺ＧＮＤライン９ａに接続され、該周辺ＧＮＤライン９ａはＧＮＤ端子１２に接続されている。出力トランジスタ６ａのドレイン電極Ｄは、外部出力端子７に接続され、そのソース電極Ｓが周辺電源ライン８ａに接続され、該周辺電源ライン８ａは電源端子１３に接続されている。

ＧＮＤ端子１２には、内部回路用ＧＮＤライン９ｂを介して内部回路５が接続され、さらに内部回路５は内部回路用電源ライン８ｂを介して電源端子１３に接続されている。出力トランジスタ６ａ、６ｂは、内部回路５の出力によってゲート制御される。

特許文献１には、内部回路用電源ライン及び内部回路用ＧＮＤラインと周辺電源ライン及び周辺ＧＮＤラインとの両方またはいずれか一方がチップ配線パターン上、分割された半導体集積回路において、外部ＧＮＤ端子あるいは外部電源端子に対して外部出力端子あるいは外部入出力端子に静電気サージが流入すると、それらに接続された出力トランジスタのゲート絶縁膜の破壊現象の発生を防止できる半導体集積回路が提案されている。
特開平５−２９１５１１号公報

しかし、上記の発明は、以下の問題を有している。

ブレークダウンは、負方向電圧が印加されている保護トランジスタの電圧が降伏電圧に達しないと発生しないため、降伏電圧に達するまで印加される電圧によるストレスによりゲート絶縁膜の破壊が発生する。保護トランジスタのゲートの長さを短くすることにより降伏電圧を低下させることができるが、ゲートの長さを変化させるのは、回路設計上、困難である。

具体的には、図３において、ＥＳＤ保護回路には４つの印加パターン、ＶＣＣ１３の電圧を正方向に大きくした場合（以下、ＶＣＣ＋とする）、ＶＣＣ１３の電圧を負方向に多くした場合（以下、ＶＣＣ−とする）、ＧＮＤ１２の電圧を正方向に大きくした場合（以下、ＧＮＤ＋とする）、ＧＮＤ１２の電圧を負方向に大きくした場合（以下、ＧＮＤ−とする）がある。ＶＣＣ＋とＧＮＤ−とが印加された場合、各出力トランジスタには正方向の電圧が印加されるため、ドレイン電流が急激に増加するブレークダウンは生じないため、ゲート絶縁膜の破壊に対する耐性が高い。

しかし、ＶＣＣ−とＧＮＤ＋とが印加された場合、各出力トランジスタには負方向の電圧が印加され、ドレイン電流が流れず、降伏電圧に達したとき、電流が急激に増加し、ゲート絶縁膜の破壊に対する耐性が低い。この負方向の電圧が約±１０Ｖ（降伏電圧）に達すると、ブレークダウンが発生する。つまり、ブレークダウンが起こるまでのドレイン−ソース間の電位、及びドレイン−ゲート間の電位が±１０Ｖ程度に達すると、ゲート絶縁膜の破壊が発生する。

また、ＶＣＣ−が印加された場合、出力トランジスタ６ａは、負方向の電圧となり、電流が急激に増加するブレークダウンが発生し、ゲート絶縁膜の破壊に対する耐性が低くなる。一方、出力トランジスタ６ｂには、正方向の電圧が印加され、電流が急激に増加するブレークダウンは生じないため、ゲート絶縁膜の破壊に対する耐性は高い。

また、ＧＮＤ＋が印加された場合、出力トランジスタ６ｂは、負方向の電圧となり、電流が急激に増加するブレークダウンが発生し、ゲート絶縁膜の破壊に対する耐性が低くなる。一方、出力トランジスタ６ａには、正方向の電圧が印加され、電流が急激に増加するブレークダウンは生じないため、ゲート絶縁膜の破壊に対する耐性は高い。

特許文献１記載の半導体集積回路は、分割されたＧＮＤライン及び電源ラインを有する半導体集積回路内における出力トランジスタの周辺電源ライン側又は周辺ＧＮＤライン側の電極とゲート電極との間に、保護回路を接続することにより、外部出力端子または外部入出力端子に静電気サージが流入し、出力トランジスタがブレークダウンを発生したとき、保護回路を動作させ、該出力トランジスタの周辺電源ライン側または周辺ＧＮＤライン側の電極とゲート電極との間の電位差を減少させている。しかし、該出力トランジスタがブレークダウンするまでサージによりゲート絶縁膜が破壊されることがある。

そこで、本発明は、分割されたＧＮＤライン及び電源ラインを有するＥＳＤ保護回路内における出力トランジスタのＶＣＣ端子側又はＧＮＤ端子側の電極とゲート電極との間に、保護トランジスタを接続し、さらに、該保護トランジスタのゲート電極側に遅延回路及び抵抗を設けることにより、負方向の電圧が出力トランジスタに印加された場合であっても、出力トランジスタのゲート電極に電圧を印加し、ドレイン電流を放電し、ゲート絶縁膜の破壊を防止できるＥＳＤ保護回路を提供することを目的としている。

請求項１記載の発明は、複数のＦＥＴで構成された内部回路と、前記内部回路に電源電圧を供給する内部回路用電源ライン及び内部回路用グランドラインと、前記内部回路の出力によってゲート制御され該内部回路の出力に応じた信号を外部出力端子又は外部入出力端子へ出力する出力トランジスタと、前記出力トランジスタに接続され前記出力トランジスタに電源電圧を印加する周辺電源ライン及び周辺グランドラインとを備え、前記内部回路用電源ライン及び内部回路用グランドラインと前記周辺電源ライン及び周辺グランドラインとの両方又はいずれか一方がチップ配線上、分割されたＥＳＤ保護回路において、前記出力トランジスタのゲート電極と、前記周辺電源ライン又は前記周辺グランドラインとの間にその両電極間の電位差を減少させる保護回路と、を備え、前記保護回路は、前記出力トランジスタのゲート電極と前記周辺電源ライン又は前記周辺グランドラインとの間に接続された前記保護トランジスタを有し、前記保護トランジスタのソース電極又はドレイン電極と前記出力トランジスタのゲート電極とが接続され、前記保護トランジスタのゲート電極は、遅延回路及び抵抗を介して、前記内部回路用電源ライン又は前記内部回路用グランドラインと接続されており、前記出力トランジスタのソース電極が前記周辺電源ラインと接続されている場合は、前記保護トランジスタのソース電極は前記内部回路用グランドラインと接続され、前記出力トランジスタのソース電極が周辺グランドラインと接続されている場合は、前記保護回路のソース電極は、前記内部回路用電源ラインと接続されていることを特徴とする。

請求項２記載の発明は、請求項１記載のＥＳＤ保護回路において、前記抵抗が前記遅延回路と前記周辺電源ライン又は前記周辺グランドラインとの間に接続されていることを特徴とする。

請求項３記載の発明は、請求項１記載のＥＳＤ保護回路において、前記抵抗が前記保護トランジスタのゲート電極と前記遅延回路との間に接続されていることを特徴とする。

請求項４記載の発明は、出力トランジスタのゲート制御するための複数の第１の抵抗と、前記複数の第１の抵抗に電源電圧を供給する抵抗用電源ライン及び抵抗用グランドラインと、前記複数の第１の抵抗の出力に応じた信号を外部出力端子又は外部入出力端子へ出力する出力トランジスタと、前記出力トランジスタに接続され前記出力トランジスタに電源電圧を印加する周辺電源ライン及び周辺グランドラインとを備え、前記抵抗用電源ライン及び抵抗用グランドラインと前記周辺電源ライン及び周辺グランドラインとの両方又はいずれか一方がチップ配線上、分割されたＥＳＤ保護回路において、前記出力トランジスタのゲート電極と、前記周辺電源ライン又は前記周辺グランドラインとの間にその両電極間の電位差を減少させる保護回路と、を備え、前記保護回路は、前記出力トランジスタのゲート電極と前記周辺電源ライン又は前記周辺グランドラインとの間に接続された前記保護トランジスタと、前記保護トランジスタのゲート電極と前記周辺電源ライン又は前記周辺グランドラインとの間に遅延回路及び第２の抵抗とを有し、前記保護トランジスタのゲート電極は、遅延回路及び抵抗を介して、前記第１の抵抗用電源ライン又は前記内第１の抵抗用グランドラインと接続されており、前記出力トランジスタのソース電極が前記周辺電源ラインと接続されている場合は、前記保護トランジスタのソース電極は前記第１の抵抗用グランドラインと接続され、前記出力トランジスタのソース電極が周辺グランドラインと接続されている場合は、前記保護回路のソース電極は、前記第１の抵抗用電源ラインと接続されていることを特徴とする。

請求項５記載の発明は、請求項４記載のＥＳＤ保護回路において、前記第２の抵抗が前記遅延回路と前記周辺電源ライン又は前記周辺グランドラインとの間に接続されていることを特徴とする。

請求項６記載の発明は、請求項４記載のＥＳＤ保護回路において、前記第２の抵抗が前記保護トランジスタのゲート電極と前記遅延回路との間に接続されていることを特徴とする。

請求項７記載の発明は、請求項１から６のいずれか１項記載のＥＳＤ保護回路において、前記遅延回路がＣＲ遅延回路であることを特徴とする。

本発明は、分割されたＧＮＤライン及び電源ラインを有するＥＳＤ保護回路内における出力トランジスタのＶＣＣ端子側又はＧＮＤ端子側の電極とゲート電極との間に、保護トランジスタを接続し、さらに、該保護トランジスタのゲート電極側に遅延回路及び抵抗を設けることにより、負方向の電圧が出力トランジスタに印加された場合であっても、出力トランジスタのゲート電極に電圧を印加し、ドレイン電流を放電し、ゲート絶縁膜の破壊を防止できる。

図１は、本発明の実施形態に係るＥＳＤ保護回路の回路図である。

本発明の実施形態に係るＥＳＤ保護回路では、複数のＦＥＴで構成された内部回路５を有し、その出力側には、出力トランジスタ（Ｐチャンネル型トランジスタ）６ａ及び出力トランジスタ（Ｎチャンネル型トランジスタ）６ｂのゲート電極Ｇがそれぞれ接続されている。内部回路５は、内部回路用ＧＮＤライン９ｂを介してＧＮＤ端子１２に接続されると共に、内部回路用電源ライン８ｂを介して電源電圧ＶＤＤ印加用の電源端子１３に接続されている。出力トランジスタ６ｂのドレイン電極Ｄは、外部出力端子７に接続され、そのソース電極Ｓが周辺ＧＮＤライン９ａに接続され、該周辺ＧＮＤライン９ａはＧＮＤ端子１２に接続されている。出力トランジスタ６ａのドレイン電極Ｄは、外部出力端子７に接続され、そのソース電極Ｓが周辺電源ライン８ａに接続され、該周辺電源ライン８ａは電源端子１３に接続されている。

このＥＳＤ保護回路が従来の回路と異なる点は、出力トランジスタ（Ｎチャンネル型トランジスタ）６ａ、出力トランジスタ（Ｐチャンネル型トランジスタ）６ｂの各ゲート電極Ｇと周辺ＧＮＤライン及び周辺電源ラインとの間に保護トランジスタ３０ａ、３０ｂ（Ｐチャンネル型トランジスタ、Ｎチャンネル型トランジスタ）、遅延回路、及び抵抗（３２ａ、３２ｂ）が接続されていることである。

まず、ＶＣＣ−を印加したときの動作について説明する。ＶＣＣ−が印加されると、出力トランジスタ６ａには、負方向の電圧が印加される。したがって、出力トランジスタ６ａには、ブレークダウンするまで電流が流れない。一方、出力トランジスタ６ｂには、正方向の電圧が印加され、ドレイン電流は、ドレイン電極Ｄからソース電極Ｓを経てＧＮＤ１２へと流れる。

保護トランジスタ（Ｎチャンネル型トランジスタ）３０ａは、ソース電極ＳがＧＮＤ端子１２に、ゲート電極Ｇが遅延回路３１ａ及び抵抗３２ａを介してＧＮＤ端子１２に、ドレイン電極Ｄが出力トランジスタ６ａのゲート電極Ｇに接続している。ここで、出力トランジスタ６ｂからＧＮＤ端子１２に流れた電流は、保護トランジスタ３０ａのゲート電極Ｇ及びソース電極Ｓに流れる。しかし、ＧＮＤ端子１２と保護トランジスタ３０ａのゲート電極Ｇとの間には、抵抗３２ａ及び遅延回路３１ａ（例えばＣＲ遅延回路など）が存在している。そのため、ゲート電極Ｇへは、ソース電極Ｓよりも遅れて、低い電流が流れる。

このため保護トランジスタ３０ａは、一時的に電流を流し、出力トランジスタ６ａのゲート電極ＧにＶＣＣ−が印加される。これにより出力トランジスタ６ａは、ブレークダウンする前に電流を流し始める。

上述の保護トランジスタ３０ａ（Ｎチャンネル型トランジスタ）を追加することにより、出力トランジスタ６ａのゲート絶縁膜の破壊を防止できる。

ＧＮＤ＋を印加したときの動作について説明する。ＧＮＤ＋が印加されると、出力トランジスタ６ｂには、負方向の電圧が印加される。したがって、出力トランジスタ６ｂには、ブレークダウンするまで電流が流れない。一方、出力トランジスタ６ａには、正方向の電圧が印加され、ドレイン電流は、ドレイン電極Ｄからソース電極Ｓを経てＶＣＣ端子１３へと流れる。

保護トランジスタ（Ｐチャンネル型トランジスタ）３０ｂは、ソース電極ＳがＶＣＣ端子１３に、ゲート電極Ｇが遅延回路３１ｂ及び抵抗３２ｂを介してＶＣＣ端子１３に、ドレイン電極Ｄが出力トランジスタ６ｂのゲート電極Ｇに接続している。ここで、出力トランジスタ６ａからＶＣＣ端子１３に流れた電流は、保護トランジスタ３０ｂのゲート電極Ｇ及びソース電極Ｓに流れる。しかし、ＶＣＣ端子１３と保護トランジスタ３０ｂのゲート電極Ｇとの間には、抵抗３２ｂ及び遅延回路３１ｂ（例えばＣＲ遅延回路など）が存在している。そのため、ゲート電極Ｇへは、ソース電極Ｓよりも遅れて、低い電流が流れる。

このため保護トランジスタ３０ｂは、一時的に電流を流し、出力トランジスタ６ｂのゲート電極ＧにＧＮＤ＋が印加される。これにより出力トランジスタ６ｂは、ゲート電極に電圧を印加し、ブレークダウンする前に電流を流し始める。

なお、保護トランジスタ３０ａ及び３０ｂは、出力トランジスタ６ａ及び６ｂに電流が流れているときは、常に電流は流れていないため、ＥＳＤ保護回路の機能に悪影響を与えることはない。

図２は、出力トランジスタ（６ａ、６ｂ）のゲート電極Ｇを制御する内部回路５が存在しない時の回路構成である。内部回路５が存在しない場合、出力トランジスタ（６ａ、６ｂ）のゲート電極Ｇは、ＶＣＣ端末１３又はＧＮＤ端末１２に直付せず、図中の抵抗（３３ａ、３３ｂ）の様に抵抗を介して接続する。この時、出力トランジスタ６ａに接続されている抵抗を保護トランジスタ６ｂに接続されている抵抗（３２ａ、３２ｂ）よりも大きくする。これにより、保護トランジスタ（３０ａ、３０ｂ）から出力トランジスタ（６ａ、６ｂ）のゲート電極Ｇに印加される電圧に差が生じ、保護トランジスタ（３０ａ、３０ｂ）をより効率的に駆動させることができる。

本発明の実施形態に係るＥＳＤ保護回路の回路図である。本発明の実施形態に係るＥＳＤ保護回路の回路図である。従来のＥＳＤ保護回路の回路図である。

符号の説明

５内部回路
６ａ、６ｂ出力トランジスタ
７外部出力端子
８ａ、８ｂ周辺電源ライン
９ａ、９ｂ周辺ＧＮＤライン
１２ＧＮＤ端子
１３ＶＣＣ端子
３０ａ、３０ｂ保護トランジスタ
３１ａ、３１ｂ遅延回路

Claims

複数のＦＥＴで構成された内部回路と、前記内部回路に電源電圧を供給する内部回路用電源ライン及び内部回路用グランドラインと、前記内部回路の出力によってゲート制御され該内部回路の出力に応じた信号を外部出力端子又は外部入出力端子へ出力する出力トランジスタと、前記出力トランジスタに接続され前記出力トランジスタに電源電圧を印加する周辺電源ライン及び周辺グランドラインとを備え、前記内部回路用電源ライン及び内部回路用グランドラインと前記周辺電源ライン及び周辺グランドラインとの両方又はいずれか一方がチップ配線上、分割されたＥＳＤ保護回路において、
前記出力トランジスタのゲート電極と、前記周辺電源ライン又は前記周辺グランドラインとの間にその両電極間の電位差を減少させる保護回路と、を備え、
前記保護回路は、
前記出力トランジスタのゲート電極と前記周辺電源ライン又は前記周辺グランドラインとの間に接続された前記保護トランジスタを有し、
前記保護トランジスタのソース電極又はドレイン電極と前記出力トランジスタのゲート電極とが接続され、
前記保護トランジスタのゲート電極は、遅延回路及び抵抗を介して、前記内部回路用電源ライン又は前記内部回路用グランドラインと接続されており、前記出力トランジスタのソース電極が前記周辺電源ラインと接続されている場合は、前記保護トランジスタのソース電極は前記内部回路用グランドラインと接続され、前記出力トランジスタのソース電極が周辺グランドラインと接続されている場合は、前記保護回路のソース電極は、前記内部回路用電源ラインと接続されていることを特徴とするＥＳＤ保護回路。
前記抵抗が前記遅延回路と前記周辺電源ライン又は前記周辺グランドラインとの間に接続されていることを特徴とする請求項１記載のＥＳＤ保護回路。
前記抵抗が前記保護トランジスタのゲート電極と前記遅延回路との間に接続されていることを特徴とする請求項１記載のＥＳＤ保護回路。
出力トランジスタのゲート制御するための複数の第１の抵抗と、前記複数の第１の抵抗に電源電圧を供給する抵抗用電源ライン及び抵抗用グランドラインと、前記複数の第１の抵抗の出力に応じた信号を外部出力端子又は外部入出力端子へ出力する出力トランジスタと、前記出力トランジスタに接続され前記出力トランジスタに電源電圧を印加する周辺電源ライン及び周辺グランドラインとを備え、前記抵抗用電源ライン及び抵抗用グランドラインと前記周辺電源ライン及び周辺グランドラインとの両方又はいずれか一方がチップ配線上、分割されたＥＳＤ保護回路において、
前記出力トランジスタのゲート電極と、前記周辺電源ライン又は前記周辺グランドラインとの間にその両電極間の電位差を減少させる保護回路と、を備え、
前記保護回路は、
前記出力トランジスタのゲート電極と前記周辺電源ライン又は前記周辺グランドラインとの間に接続された前記保護トランジスタと、
前記保護トランジスタのゲート電極と前記周辺電源ライン又は前記周辺グランドラインとの間に遅延回路及び第２の抵抗とを有し、
前記保護トランジスタのゲート電極は、遅延回路及び抵抗を介して、前記第１の抵抗用電源ライン又は前記内第１の抵抗用グランドラインと接続されており、前記出力トランジスタのソース電極が前記周辺電源ラインと接続されている場合は、前記保護トランジスタのソース電極は前記第１の抵抗用グランドラインと接続され、前記出力トランジスタのソース電極が周辺グランドラインと接続されている場合は、前記保護回路のソース電極は、前記第１の抵抗用電源ラインと接続されていることを特徴とするＥＳＤ保護回路。
前記第２の抵抗が前記遅延回路と前記周辺電源ライン又は前記周辺グランドラインとの間に接続されていることを特徴とする請求項４記載のＥＳＤ保護回路。
前記第２の抵抗が前記保護トランジスタのゲート電極と前記遅延回路との間に接続されていることを特徴とする請求項４記載のＥＳＤ保護回路。
前記遅延回路がＣＲ遅延回路であることを特徴とする請求項１から６のいずれか１項記載のＥＳＤ保護回路。