JP2005167049A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 抵抗素子素子とトランジスタで構成されるマッチング回路におけるＥＳＤ破壊を防止する。
【解決手段】 ２つのパッドＰ１，Ｐ２間に接続した内部回路に静電気保護回路が接続されている半導体集積回路装置において、内部回路にはパッド間のインピーダンスを調整するためのマッチング回路３が備えられ、マッチング回路３は、パッド間に並列接続されたｎ個（ｎは２以上の正数）の抵抗素子Ｒ１１〜Ｒ１４と、ｍ個（ｍは２以上の正数）ずつ並列接続された状態でｎ個の抵抗素子のそれぞれに直列接続されたｎ×ｍ個のトランジスタＭ１１〜Ｍ１８と、各トランジスタを選択的にオン動作させる調整手段３１とを備える。各抵抗素子の抵抗値を調整しようとするインピーダンス値よりも高抵抗に設定でき、サージ電流の電流制限効果を高めてトランジスタの破壊を防止する。
【選択図】 図３

Description

本発明は半導体集積回路装置に関し、特に内部回路の入出力側に配置されるトランジスタの静電破壊を防止した半導体集積回路装置に関するものである。

半導体集積回路装置では、図１に示すように、電源パッド及び信号入出力パッドを含む２つのパッドＰ１，Ｐ２間に印加される静電気による内部回路１でのＥＳＤ（Electro Static Discharge) 破壊を防止するために、当該内部回路１と２つのパッドＰ１，Ｐ２とを接続する回路に直列、あるいは並列にＥＳＤサージ電流（以下、サージ電流と称する）を高電位側のパッド（例えば、信号入出力パッド（Ｉ／Ｏパッド）））Ｐ１から低電位側のパッド（例えば、接地パッド（ＧＮＤパッド））Ｐ２に逃がすためのＥＳＤ回路２を介挿している。このＥＳＤ回路２はＭＯＳトランジスタ、ダイオード、サイリスタ等の半導体素子を用いた構成であり、特に抵抗（バラスト抵抗）とＭＯＳトランジスタを直列接続した構成のＥＳＤ回路では、特許文献１に記載のように、サージ電流が印加されたときに生じる寄生バイポーラのスナップバックによりサージ電流をＧＮＤに逃がし、内部回路に入力される電圧をスナップバック電圧まで降下させ、内部回路のＭＯＳ素子のＥＳＤ破壊を防止している。このとき、サージ電流がスナップバック時の電流よりも大きくなるとサージ電流の一部は内部回路に流れ込むことになる。

一方、半導体集積回路装置の内部回路には、図１にも示したように、２つのパッドＰ１，Ｐ２間のインピーダンスのマッチングとるためのマッチング回路３が設けられていることが多い。このマッチング回路３はマッチング精度を高めるために、ばらつきの少ない抵抗素子と、抵抗値を微調整できる可変抵抗素子とで構成することが多く、可変抵抗素子としてオン動作時の抵抗を利用したＭＯＳトランジスタが用いられる。図７はこの種のマッチング回路の従来例であり、１つの抵抗素子Ｒ３と、複数個（ここでは８個）のＭＯＳトランジスタＭ３１〜Ｍ３８のソース・ドレインを並列接続したものとを直列に接続し、各ＭＯＳトランジスタＭ３１〜Ｍ３８を選択的にオン動作させるためのマッチング調整部３１を接続している。このように抵抗素子Ｒ３と８個のＭＯＳトランジスタＭ３１〜Ｍ３８とで構成したマッチング回路では、ＭＯＳトランジスタＭ３１〜Ｍ３８の少なくとも１つをオンしたときのオン抵抗を抵抗素子Ｒ３に直列接続することで回路の全抵抗値、すなわちインピーダンス値を調整することが可能である。ＭＯＳトランジスタＭ３１〜Ｍ３８にはゲート幅の小さいものを用いることで、各ＭＯＳトランジスタのオン抵抗値を大きくでき、これによりインピーダンスの調整幅を小さくしマッチング制御を高めることが可能になる。

例えば、図７のマッチング回路では、抵抗素子Ｒ３に２０Ωの抵抗器を用い、オン動作させるＭＯＳトランジスタＭ３１〜Ｍ３８を調整することで、ＭＯＳトランジスタＭ３１〜Ｍ３８のオン抵抗の並列接続抵抗値を３０Ωに調整し、これらで５０Ωのインピーダンスのマッチングをとっている。ここで、抵抗素子Ｒ３の抵抗値はマッチングするインピーダンスの抵抗値よりも大きくすることはできない。また、抵抗素子Ｒ３の抵抗値を可及的に大きくする一方でＭＯＳトランジスタＭ３１〜Ｍ３８のオン抵抗を小さくすると、ＭＯＳトランジスタＭ３１〜Ｍ３８のゲート幅が大きくなりＭＯＳトランジスタが占める面積が極めて大きくなって半導体集積回路装置の高集積化の点で不利になる。そのため、図７の回路では抵抗素子Ｒ３の抵抗値を小さくし、ＭＯＳトランジスタＭ３１〜Ｍ３８のオン抵抗を大きくしてＭＯＳトランジスタの面積を小さくし、高集積化を図っている。なお、マッチング回路を抵抗素子のみで構成すると、抵抗素子を常時電流が通流するために消費電流が大きくなってしまう。また、マッチング回路をＭＯＳトランジスタのオン抵抗のみで構成すると、ＭＯＳトランジスタの製造ばらつきによって高精度のインピーダンス値を得ることが難しい。
特開２００１−１１０９９５号公報

このようなマッチング回路に特許文献１のようなＥＳＤ回路を接続した場合において、ＥＳＤ回路で逃がすことができないサージ電流がマッチング回路に印加された場合、抵抗素子Ｒ３の抵抗値は調整しようとするインピーダンス値の５０Ωよりも小さい２０Ωであるためサージ電流は抵抗素子Ｒ３によって十分に電流制限されることなく各ＭＯＳトランジスタＭ３１〜Ｍ３８に印加される。各ＭＯＳトランジスタＭ３１〜Ｍ３８は前述のようにゲート幅の小さいものを用いているため、複数のＭＯＳトランジスタのうちいずれか１つが最先に寄生バイポーラ動作してしまい、当該ＭＯＳトランジスタに流れ込む電流に耐えることができなくなり、ＥＳＤ回路のＭＯＳトランジスタよりも先に破壊してしまう。これは、マッチング回路の複数のＭＯＳトランジスタは同一規格で製造されているが、製造工程における各種条件のばらつきにより複数のＭＯＳトランジスタが同時に寄生バイポーラ動作することは難しいことが要因である。その結果、この種のマッチング回路をＥＳＤ回路によって保護することができなくなり、当該マッチング回路を含む半導体集積回路が破損されてしまうことになる。

本発明の目的は、抵抗素子素子とトランジスタで構成されるマッチング回路におけるＥＳＤ破壊を確実に防止すること可能にした半導体集積回路装置を提供するものである。

本発明は、電源パッド及び信号入出力パッドを含む２つのパッド間に接続した内部回路に静電気保護回路が接続されている半導体集積回路装置において、内部回路には２つのパッド間のインピーダンスを調整するためのマッチング回路が備えられ、当該マッチング回路は、２つのパッド間に並列接続されたｎ個（ｎは２以上の正数）の抵抗素子と、ｍ個（ｍは２以上の正数）ずつ並列接続された状態でｎ個の抵抗素子のそれぞれに直列接続されたｎ×ｍ個のトランジスタと、各トランジスタを選択的にオン動作させる調整手段とを備え、かつ抵抗素子は、入出力パッド間に要求されるインピーダンス値よりも高い抵抗値に設定される。また、調整手段は２つのパッド間のインピーダンスの値に準じてｎ×ｍ個のトランジスタのうち、１つ以上を選択的にオン動作するように選択動作する構成とする。

本発明の半導体集積回路装置では、マッチング回路は２つのパッド間に対してｎ個の抵抗素子が並列接続されており、各抵抗素子の抵抗値はインピーダンス値よりも高抵抗に設定されているので、サージ電流はこの高い抵抗値での電圧降下によって電流制限を受け、各トランジスタの破壊が防止される。また、複数のトランジスタごとにまとめてそれぞれ抵抗素子を接続する構成とすることで、抵抗素子の数を大幅に増やすことがなく、かつ複数のトランジスタの抵抗値を大きくすることでトランジスタのレイアウト面積が小さくでき、高集積化を実現する上で有利になる。

本発明の半導体集積回路装置の最良の形態は、トランジスタはＭＯＳトランジスタであり、ソース・ドレインが抵抗素子に対して直列に接続された構成とする。この場合、ｍ個のトランジスタは同一拡散層領域上にレイアウトされることが好ましい。あるいは、ｎ個の抵抗素子にそれぞれ接続される各ｍ個のトランジスタ群はそれぞれ異なる拡散層領域上にレイアウトされる。また、ｎ個の抵抗素子は同じ抵抗値に設定され、ｍ個のトランジスタは同じレイアウトサイズで形成されることが好ましい。

その上で、ｍ個のＭＯＳトランジスタのゲート幅が全て同じであるとした場合、そのゲート幅は式（１），（１’），（２’），（３）を満たすことが好ましい。
Ｗｘ×Ｉｄｇ×Ｒｔ＋Ｖｓｐ＞Ｖｅｓｄ …（１）
Ｗｘ＝Ｗ１×Ｎ …（１’）
ｍ×Ｗ１×Ｉｄｇ×Ｒｔ＋Ｖｓｐ＞Ｖｅｓｄ …（２’）
Ｗｘ×Ｒｔ＞Ｗｅｓｄ×Ｒｅｓｄ …（３）
ここで、
Ｗｘ：サージ電流が印加されたときに同時にバイポーラ動作するＭＯＳトランジスタの各ゲート幅を加算したゲート幅
Ｗ１：ＭＯＳトランジスタの単位ゲート幅
Ｎ：バイポーラ動作するＭＯＳトランジスタの数（１≦Ｎ≦ｍ）
Ｉｄｇ：ＭＯＳトランジスタ単位ゲート幅あたりの破壊電流値
Ｒｔ：ＭＯＳトランジスタの電気抵抗値（ＭＯＳトランジスタのソースパッドからドレインパッドまでの経路の全抵抗値）
Ｖｓｐ：バイポーラ動作するＭＯＳトランジスタにおけるスナップバック電圧
Ｖｅｓｄ：静電気保護回路がサージ電流を逃がすのに必要とされる最大電圧
Ｗｅｓｄ：静電気保護回路のＭＯＳトランジスタのゲート幅（ＭＯＳトランジスタが複数個並列接続してバラスト抵抗に接続されている場合には総ゲート幅）
Ｒｅｓｄ：静電気保護回路のバラスト抵抗の抵抗値

次に、本発明の実施例を図面を参照して説明する。図１は本発明を適用した半導体集積回路の一部のブロック回路図であり、２つのパッド、ここでは信号入出力パッド（Ｉ／Ｏパッド）Ｐ１と接地パッド（ＧＮＤパッド）Ｐ２に接続されている内部回路１に対して並列にＥＳＤ回路２が接続されている。なお、本発明にかかる入出力パッドはサージ電流が印加されるパッドであれば、前記したＩ／ＯパッドとＧＮＤパッド間の他に、電源パッドや各種信号が入出力されるパッド間であってもよい。前記内部回路１には前記２つのパッドＰ１，Ｐ２間に接続される図には表れない外部回路と前記内部回路１との間のインピーダンスマッチングをとるためのマッチング回路３が接続されている。

前記ＥＳＤ回路２は例えば図２（ａ）に示すように、バラスト抵抗Ｒ１とＭＯＳトランジスタＭ１とが直列接続された構成である。あるいは、特許文献１のようにそれぞれのドレインを２つのパッドに接続し、ソースを選択的に共通化した複数個のＭＯＳトランジスタで構成されてもよい。さらには、バイポーラトランジスタ、ダイオード等の各種半導体素子を用いた構成とされてもよい。この実施例１では、図２（ｂ）に断面構成図を示すように、ゲートＧと、Ｐ型ウェルＷ内に形成されたＮ型の不純物拡散層からなるソースＳ、ドレインＤ及びチャネルストッパＣＳを含んでＮ型のＭＯＳトランジスタＭ１が構成されており、このＭＯＳトランジスタＭ１のドレインにＤにバラスト抵抗Ｒ１が接続され、Ｉ／ＯパッドＰ１に接続されている。また、ＭＯＳトランジスタＭ１のソースは接地、すなわちＧＮＤパッドＰ２に接続されている。

図２（ｃ）のサージ電流とドレイン電圧の関係図を参照すると、２つのパッドＰ１，Ｐ２間に印加されるサージ電流が上昇してある電圧に達するとドレインＤとＰウェルＷ間のＰＮ接合に逆バイアスによるアバランシェブレイクダウンが発生しブレイクダウン電流が流れる。サージ電流がさらに上昇して電圧Ｖｔに達すると、ソースＳとＰウェルＷとのＰＮ接合が順バイアスされて寄生バイポーラトランジスタＢｉがオンとなる。これにより、ドレインＤからスナップバック電流がソースＳに流れ、ドレイン電圧が降下してスナップバックが生じることになる。このようなスナップバックによるドレイン電圧の降下により内部回路１に流れるサージ電流が抑制され、内部回路１が保護される。

図３は前記マッチング回路３の回路図であり、図１に示したように前記ＥＳＤ回路２が接続されている２つのパッドＰ１，Ｐ２間に接続された内部回路１の入出力側に配置されている。このマッチング回路３は一端を前記Ｉ／ＯパッドＰ１に接続したｎ個（ｎは２以上の整数）の抵抗素子Ｒ１１〜Ｒ１４と、前記抵抗素子Ｒ１１〜Ｒ１４の各他端にそれぞれｍ個（ｍは２以上の整数）ずつ並列接続された状態で直列に接続されたｍ×ｎ個のＮ型ＭＯＳトランジスタＭ１１〜Ｍ１８とで構成されている。なお、この実施例では前記ｎ，ｍの値はそれぞれ“４”，“２”の場合について示している。前記４×２＝８個のＭＯＳトランジスタＭ１１〜Ｍ１８は同一規格に形成されており、特に後述するようにＭＯＳトランジスタの設計を容易なものとするために各ＭＯＳトランジスタのゲート幅は同一寸法に形成されている。そして、各ＭＯＳトランジスタＭ１１〜Ｍ１８はそれぞれ２つずつドレインを前記抵抗素子Ｒ１１〜Ｒ１４にそれぞれ接続し、ソースを一括してＧＮＤパッドＰ２に接続している。また、ゲートはそれぞれマッチング調整部３１に接続されており、このマッチング調整部３１での制御によって前記各ＭＯＳトランジスタＭ１１〜Ｍ１８のゲートには選択的に所要の信号が入力され、選択されたＭＯＳトランジスタがオン動作するように構成されている。

図４は前記マッチング回路３の模式的な平面レイアウト図である。半導体集積回路装置を構成する半導体基板の素子分離領域によって区画された素子領域（拡散層領域）１１に８本（ｍ×ｎ＝４×２＝８）本のゲートＧが平行に配列されるとともに、各ゲートＧを挟む素子領域にＮ型不純物拡散層が形成されてソースＳ、ドレインＤが形成され、これにより隣接するＭＯＳトランジスタにおいて互いにソース又はドレインを共通する８個のＭＯＳトランジスタＭ１１〜Ｍ１８が形成されている。また、前記素子領域１１の隣接位置には、ポリシリコン等の高抵抗をパターニングして形成した４個（ｎ個）の抵抗素子Ｒ１１〜Ｒ１４が形成されている。そして、これら抵抗素子Ｒ１１〜Ｒ１４の各一端は上層配線１２によってＩ／ＯパッドＰ１に接続され、前記８個のＭＯＳトランジスタＭ１１〜Ｍ１８は隣接してドレインが共通化された２つのＭＯＳトランジスタごとに各ドレインは上層配線１３によって前記４個の抵抗素子の各他端にそれぞれ接続されている。また、８個のＭＯＳトランジスタＭ１１〜Ｍ１８の各ソースは上層配線１４によってＧＮＤパッドＰ２に接続され、各ゲートＧは同図には表れない上層配線によって前記マッチング調整部３１に接続されている。

これにより、前記マッチング回路３は、図１にも示したように、Ｉ／ＯパッドＰ１とＧＮＤパッドＰ２の間に接続したＭＯＳトランジスタＭ１を含んでいるＥＳＤ回路２と並列に接続されることになる。

なお、この実施例では、図７に示した従来技術と同様に、２つのパッドＰ１，Ｐ１間のインピーダンスを５０Ωに調整する例を示しており、４個の抵抗素子Ｒ１１〜Ｒ１４は抵抗値が８０Ωとされ、８個のＭＯＳトランジスタＭ１１〜Ｍ１８はそのオン抵抗が２４０Ωになるように形成されている。このように、各ＭＯＳトランジスタＭ１１〜Ｍ１８のオン抵抗を図７の各ＭＯＳトランジスタＭ３１〜Ｍ３８のオン抵抗と等しくしているのにもかかわらず、抵抗素子Ｒ１１〜Ｒ１４の抵抗値を図７の抵抗素子Ｒ３の４倍の抵抗値に形成することができる。

このマッチング回路３によれば、マッチング調整部３１は基本的には８個のＭＯＳトランジスタＭ１１〜Ｍ１８を全てオン動作させるように各ＭＯＳトランジスタＭ１１〜Ｍ１８のゲートに所定の電位を供給する。これにより、４つの８０Ωの抵抗素子にはそれぞれ並列接続された２つのＭＯＳトランジスタＭ１１とＭ１２，Ｍ１３とＭ１４，Ｍ１５とＭ１６，Ｍ１７とＭ１８のオン抵抗の２４０Ωが直列に接続されることになり、抵抗素子の４０Ωと、並列接続したＭＯＳトランジスタの抵抗値１２０Ωとで各抵抗素子Ｒ１１〜Ｒ１４の経路における抵抗値は２００Ωとなる。そして、これらが４個並列に接続されているので、全体としてのインピーダンスは５０Ωとなる。このとき、８個のＭＯＳトランジスタＭ１１〜Ｍ１８は製造プロセスでのばらつき等によりそれぞれのオン抵抗が微少に相違しているので、いずれか選択したＭＯＳトランジスタのゲートへの電圧供給を行わないようにすることで各抵抗素子に対するＭＯＳトランジスタの接続状態が変化されることになり、各抵抗素子に接続される抵抗値も変化されるため、全体としてのインピーダンスを微細に調整することが可能になる。また、このマッチング回路３では、４個の抵抗素子Ｒ１１〜Ｒ１４子が並列接続されているので、個々の抵抗素子の抵抗値をマッチングするインピーダンス値の５０Ωよりも高抵抗の８０Ωに設定できることが特徴となる。

一方、前記２つのパッドＰ１，Ｐ２間にサージ電流が印加されたときには、ＥＳＤ回路２を構成しているＭＯＳトランジスタＭ１でのスナップバックによってドレイン電圧が降下されるが、サージ電流が大きいときにはこれと同時にサージ電流の一部はマッチング回路３に印加される。マッチング回路３は２つのパッドＰ１，Ｐ２間に対して４個の抵抗素子Ｒ１１〜Ｒ１４が並列接続されており、各抵抗素子Ｒ１１〜Ｒ１４の抵抗値は設定しようとするインピーダンス値よりも高抵抗に設定されているので、サージ電流はこの高い抵抗値での電圧降下によって電流制限を受けることになる。そのため、各抵抗素子Ｒ１１〜Ｒ１４に接続されたＭＯＳトランジスタＭ１１〜Ｍ１８に対して高電位が印加されることが抑制され、各ＭＯＳトランジスタＭ１１〜Ｍ１７の破壊が防止されることになる。すなわち、図７に示した従来構成では抵抗素子Ｒ３は調整しようとするインピーダンス値よりも低抵抗の２０Ωであったのに対し、実施例１の抵抗素子ではインピーダンス値よりも大きな８０Ωであり、電流制限効果は４倍となり、８個のＭＯＳトランジスタの破壊を効果的に防止することができる。

なお、図３の回路の変形例として、８個のＭＯＳトランジスタＭ１１〜Ｍ１８のそれぞれに１つずつ抵抗素子を直列接続し、その上でこれらを並列接続して２つのパッドＰ１，Ｐ２間に接続する構成も考えられ、この場合にも実施例１と同様に所定のインピーダンス値にマッチング調整する際には、各抵抗素子の抵抗値をインピーダンス値よりも高抵抗に設定することができ、電流制限効果を高めることが可能である。しかし、この構成ではＭＯＳトランジスタの数だけ、すなわち８個の抵抗素子が必要となり、抵抗素子はＭＯＳトランジスタに比較して半導体基板上でのレイアウト面積が大きいため、抵抗素子の個数が増えると半導体集積回路装置における集積度が低下されてしまう。したがって、実施例１のように、複数のＭＯＳトランジスタごとにまとめてそれぞれ抵抗素子を接続する構成とすることで、抵抗素子の数を大幅に増やすことがない反面で抵抗素子の抵抗値を電流制限効果を得るのに十分な高抵抗値に設定することが可能になる。

以上のように、マッチング回路３にサージ電流が印加された場合には、抵抗素子Ｒ１１〜Ｒ１４による電流制限効果によってＭＯＳトランジスタＭ１１〜Ｍ１８の破壊が防止されるが、さらに大きなサージ電流が印加されたときには、８個のＭＯＳトランジスタＭ１１〜Ｍ１８のいずれか１つのＭＯＳトランジスタにおいてバイポーラ動作、すなわちＭＯＳトランジスタにバイポーラトランジスタが寄生してスナップバックし、さらなるサージ電流の上昇によってＭＯＳトランジスタが破壊されるおそれがある。そこで、ＭＯＳトランジスタＭ１１〜Ｍ１８のゲート幅について次のような設定を行う。

すなわち、サージ電流印加時にマッチング回路３においてバイポーラ動作するＭＯＳトランジスタの耐電圧の合計電圧に当該ＭＯＳトランジスタのスナップバック電圧を加算した電圧が、ＥＳＤ回路２がサージ電流を逃がすのに必要とされる最大電圧よりも大きくなるように各ＭＯＳトランジスタＭ１１〜Ｍ１８のゲート幅を設定する。

例えば、実施例１のように複数のＭＯＳトランジスタＭ１１〜Ｍ１８のゲート幅が全て同じであるとした場合、式（１）を満たすようにする。
Ｗｘ×Ｉｄｇ×Ｒｔ＋Ｖｓｐ＞Ｖｅｓｄ …（１）
ただし、
Ｗｘ＝Ｗ１×Ｎ …（１’）
ここで、
Ｗｘ：サージ電流が印加されたときに同時にバイポーラ動作するＭＯＳトランジスタの各ゲート幅を加算したゲート幅
Ｗ１：ＭＯＳトランジスタの単位ゲート幅
Ｎ：バイポーラ動作するＭＯＳトランジスタの数（１≦Ｎ≦ｍ）
Ｉｄｇ：ＭＯＳトランジスタ単位ゲート幅あたりの破壊電流値
Ｒｔ：ＭＯＳトランジスタの電気抵抗値（ＭＯＳトランジスタのソースパッドからドレインパッドまでの経路の全抵抗値）
Ｖｓｐ：バイポーラ動作するＭＯＳトランジスタにおけるスナップバック電圧
Ｖｅｓｄ：ＥＳＤ回路がサージ電流を逃がすのに必要とされる最大電圧
式（１）を満たすようにＭＯＳトランジスタを設計することで、Ｎ個のＭＯＳトランジスタが寄生バイポーラ動作した場合でもこれらＭＯＳトランジスタの静電破壊を防止することができる。なお、前記Ｒｔは、正確にはＭＯＳトランジスタのソースパッドに接続されている一方の入出力パッドと、ドレインパッドに接続されている他方の入出力パッドとの間の全抵抗値であるが、ソースパッドとドレインパッドとの間の全抵抗値とみなしても同じである。

また、式（１）において、ｍ個のＭＯＳトランジスタのうち１個のＭＯＳトランジスタのみがバイポーラ動作した場合を想定すると、Ｎ＝１となり、式（２）のようになる。
Ｗ１×Ｉｄｇ×Ｒｔ＋Ｖｓｐ＞Ｖｅｓｄ …（２）
これは、ＭＯＳトランジスタのゲート幅の最大幅となる。式（２）を満たすようにＭＯＳトランジスタを設計することで、１個のＭＯＳトランジスタが寄生バイポーラ動作した場合でも当該ＭＯＳトランジスタの静電破壊を防止することができる。

また、ｍ個のＭＯＳトランジスタの全てがバイポーラ動作した場合を想定すると、Ｎ＝ｍとなり、式（２’）のようになる。
ｍ×Ｗ１×Ｉｄｇ×Ｒｔ＋Ｖｓｐ＞Ｖｅｓｄ …（２’）
これは、ＭＯＳトランジスタのゲート幅の最小幅となる。式（２’）から、ＭＯＳトランジスタのゲート幅は式（２’）のゲート幅よりも大きくなるように設計する必要がある。したがって、本発明においてバイポーラ動作するＭＯＳトランジスタの個数をｍで代表すれば、式（２’）を満たすように設計すればよいことになる。

なお、バイポーラ動作するＭＯＳトランジスタの数は、サージ電流値やその他の要因によって特定することは難しいが、１つのＭＯＳトランジスタに印加するパルス電圧の電流を予め測定しておけば、おおよその数は推定できる。例えば、ＴＬＰというパルス印加装置などで１つのＭＯＳトランジスタに所定パルスを印加したときに１０ｍＡの電流が測定できたとすれば、サージ電流値が３０ｍＡのときには３つのＭＯＳトランジスタがバイポーラ動作したものと推定できる。したがって、個々の半導体集積回路装置において１つのＭＯＳトランジスタのパルス印加時の電流を測定しておけば、サージ電流に対応してバイポーラ動作するＭＯＳトランジスタの数Ｎが推定でき、式（２），（２’）から適切なＭＯＳトランジスタのゲート幅を得ることが可能である。

さらに、ＥＳＤ回路が図２（ａ）に示したようなバラスト抵抗Ｒ１と保護トランジスタ、ここではＭＯＳトランジスタＭ１を直列接続した回路構成の場合には、式（３）を満たすようにする。
Ｗｘ×Ｒｔ＞Ｗｅｓｄ×Ｒｅｓｄ …（３）
ここで、
Ｗｅｓｄ：ＥＳＤ回路のＭＯＳトランジスタのゲート幅（ＭＯＳトランジスタが複数個並列接続してバラスト抵抗に接続されている場合には総ゲート幅）
Ｒｅｓｄ：バラスト抵抗の抵抗値
式（３）を満たすように、ＭＯＳトランジスタを設計することで、式（１）と同様にｘ個のＭＯＳトランジスタが寄生バイポーラ動作した場合でもこれらＭＯＳトランジスタの静電破壊を防止することができる。

図５は実施例２のマッチング回路の一部を簡略化したレイアウト図である。この実施例２では、４個の抵抗素子Ｒ１１〜Ｒ１４に対してそれぞれ並列接続されている各２個（ｍ＝２）のＭＯＳトランジスタは素子分離領域によって分離された４個の素子領域（拡散層領域）１１ａ，１１ｂ，１１ｃ，１１ｄにそれぞれＭＯＳトランジスタＭ１１とＭ１２，Ｍ１３とＭ１４，Ｍ１５とＭ１６，Ｍ１７とＭ１８とで分離した状態に形成されている。ここで、４個の素子領域１１ａ〜１１ｄは同一規格で構成され、それぞれ２本のゲート電極が延設されており、形成される各ＭＯＳトランジスタのゲート長とゲート幅は全て等しく形成されている。そして、４個の素子領域１１ａ〜１１ｄにそれぞれ対応して４個の抵抗素子Ｒ１１〜Ｒ１４が近接配置されており、これら４個の抵抗素子Ｒ１１〜Ｒ１４の各一端は実施例１と同様にＩ／ＯパッドＰ１に接続され、他端は４個の素子領域１１ａ〜１１ｄの各２個のＭＯＳトランジスタＭ１１〜Ｍ１８のドレインにそれぞれ個別に接続されている。各ＭＯＳトランジスタのソースはＧＮＤパッドＰ２に接続される。

この実施例２では、各抵抗素子Ｒ１１〜Ｒ１４に接続されるＭＯＳトランジスタがそれぞれ独立した素子領域１１ａ〜１１ｄに形成されているので、異なる素子領域の各ＭＯＳトランジスタ間においてバイポーラ動作が相互に影響することを抑制することが可能になる。また、ＭＯＳトランジスタを４つの素子領域に分割することで、ＭＯＳトランジスタＭ１１〜Ｍ１８や抵抗素子Ｒ１１〜Ｒ１４のレイアウト配置の自由度が高められ、設計の容易化、高集積化に有利になる。

図６は実施例３のマッチング回路の回路図である。この実施例３では、４個の８０Ωの抵抗素子Ｒ１１〜Ｒ１４に対してそれぞれ並列接続した３個（ｍ＝３）のＭＯＳトランジスタＭ１１〜Ｍ２２が直列に接続されている。このマッチング回路では、各抵抗素子Ｒ１１〜Ｒ１４に接続されるＭＯＳトランジスタの数を増やして合計１２個とすることで、マッチング精度を高めることが可能である。また、同時に各ＭＯＳトランジスタＭ１１〜Ｍ２２のオン抵抗値を３６０Ωと大きく設定でき、ＭＯＳトランジスタを小型化することができる。ただし、ＭＯＳトランジスタの数を増やすこととにもなるため、半導体集積回路装置におけるＭＯＳトランジスタのレイアウト面積は小型化と数の増大とがトレードオフになるため、好適なレイアウトが可能となるような個数に設定することが好ましい。

本発明が適用される回路のブロック回路図である。 ＥＳＤ回路の回路図、模式断面図、サージ電流とサージ電圧の関係を示す図である。 実施例１のマッチング回路の回路図である。 実施例１のマッチング回路とＥＳＤ回路のレイアウト図である。 実施例２のマッチング回路のレイアウト図である。 実施例３のマッチング回路の回路図である。 従来のマッチング回路の回路図である。

符号の説明

１ 内部回路
２ ＥＳＤ回路
３ マッチング回路
１１，１１ａ〜１１ｄ 素子領域（拡散層領域）
１２〜１６ 上層配線
３１ マッチング調整部
Ｐ１ Ｉ／Ｏパッド
Ｐ２ ＧＮＤパッド
Ｒ１，Ｒ３，Ｒ１１〜Ｒ１４ 抵抗素子
Ｍ１，Ｍ１１〜Ｍ２２，Ｍ３１〜Ｍ３８ ＭＯＳトランジスタ

Claims (10)

1. 電源パッド及び信号入出力パッドを含む２つのパッド間に接続された内部回路に静電気保護回路が接続されている半導体集積回路装置において、前記内部回路には前記２つのパッド間のインピーダンスを調整するためのマッチング回路が備えられ、前記マッチング回路は、前記２つのパッド間に並列接続されたｎ個（ｎは２以上の正数）の抵抗素子と、ｍ個（ｍは２以上の正数）ずつ並列接続された状態で前記ｎ個の抵抗素子のそれぞれに直列接続されたｎ×ｍ個のトランジスタと、前記トランジスタを選択的にオン動作させる調整手段とを備え、前記抵抗素子は、前記２つのパッド間に要求されるインピーダンス値よりも高い抵抗値に設定されていることを特徴とする半導体集積回路装置。
2. 前記調整手段は、前記２つのパッド間のインピーダンスの値に準じて前記ｎ×ｍ個のトランジスタのうち、１つ以上を選択的にオン動作するように選択動作することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記トランジスタはＭＯＳトランジスタであり、ソース・ドレインが前記抵抗素子に対して直列に接続されることを特徴とする請求項１または２に記載の半導体集積回路装置。
4. 前記ｎ×ｍ個のＭＯＳトランジスタは同一拡散層領域上にレイアウトされていることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記ｎ個の抵抗素子にそれぞれ接続される各ｍ個のＭＯＳトランジスタ群はそれぞれ異なる拡散層領域上にレイアウトされていることを特徴とする請求項３に記載の半導体集積回路装置。
6. 前記ｎ個の抵抗素子は同じ抵抗値に設定され、前記ｍ個のＭＯＳトランジスタは同じレイアウトサイズで形成されていることを特徴とする請求項４または５に記載の半導体集積回路装置。
7. 前記ｍ個のＭＯＳトランジスタのゲート幅が全て同じであるとした場合、前記ゲート幅は式（１），（１’）を満たすことを特徴とする請求項４ないし６のいずれかに記載の半導体集積回路装置。
   Ｗｘ×Ｉｄｇ×Ｒｔ＋Ｖｓｐ＞Ｖｅｓｄ …（１）
   Ｗｘ＝Ｗ１×Ｎ …（１’）
   ここで、
   Ｗｘ：サージ電流が印加されたときに同時にバイポーラ動作するＭＯＳトランジスタの各ゲート幅を加算したゲート幅
   Ｗ１：ＭＯＳトランジスタの単位ゲート幅
   Ｎ：バイポーラ動作するＭＯＳトランジスタの数（１≦Ｎ≦ｍ）
   Ｉｄｇ：ＭＯＳトランジスタ単位ゲート幅あたりの破壊電流値
   Ｒｔ：ＭＯＳトランジスタの電気抵抗値（ＭＯＳトランジスタのソースパッドからドレインパッドまでの経路の全抵抗値）
   Ｖｓｐ：バイポーラ動作するＭＯＳトランジスタにおけるスナップバック電圧
   Ｖｅｓｄ：静電気保護回路がサージ電流を逃がすのに必要とされる最大電圧
8. 前記ゲート幅は式（２’）で表されるＷ１を満たすことを特徴とする請求項７に記載の半導体集積回路装置。
   ｍ×Ｗ１×Ｉｄｇ×Ｒｔ＋Ｖｓｐ＞Ｖｅｓｄ …（２’）
9. 前記静電気保護回路は、バラスト抵抗と保護トランジスタとを直列接続した構成であることを特徴とする請求項４ないし８のいずれかに記載の半導体集積回路装置。
10. 前記静電気保護回路の保護トランジスタをＭＯＳトランジスタで構成したときに式（３）を満たすことを特徴とする請求項９に記載の半導体集積回路装置。
    Ｗｘ×Ｒｔ＞Ｗｅｓｄ×Ｒｅｓｄ …（３）
    ここで、
    Ｗｅｓｄ：静電気保護回路のＭＯＳトランジスタのゲート幅（ＭＯＳトランジスタが複数個並列接続してバラスト抵抗に接続されている場合には総ゲート幅）
    Ｒｅｓｄ：バラスト抵抗の抵抗値
    
    

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