JPH07221272A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07221272A JPH07221272A JP1148794A JP1148794A JPH07221272A JP H07221272 A JPH07221272 A JP H07221272A JP 1148794 A JP1148794 A JP 1148794A JP 1148794 A JP1148794 A JP 1148794A JP H07221272 A JPH07221272 A JP H07221272A
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- JP
- Japan
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- resistor
- semiconductor integrated
- integrated circuit
- input line
- line
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路の入力信号ラインにプルアップ
またはプルダウン抵抗を形成し本抵抗を半導体集積回路
使用者が自由に接続または切離すことにより半導体集積
回路の入力インピーダンスを変えることができるように
する。 【構成】半導体集積回のＧＮＤラインに接続に接続され
た抵抗と前記抵抗を入力信号ラインに接続するヒューズ
を半導体集積回路に付加する。 【効果】半導体集積回路の抵抗でインピーダンス整合を
とることができるため、プリント基板上整合用の抵抗素
子の実装が不要となりプリント基板の小型化が図れ、ま
たインピーダンス整合をとるために不要な抵抗はユーザ
が半導体集積回路のヒューズを溶断することで切り離せ
るため回路設計が容易になる。
またはプルダウン抵抗を形成し本抵抗を半導体集積回路
使用者が自由に接続または切離すことにより半導体集積
回路の入力インピーダンスを変えることができるように
する。 【構成】半導体集積回のＧＮＤラインに接続に接続され
た抵抗と前記抵抗を入力信号ラインに接続するヒューズ
を半導体集積回路に付加する。 【効果】半導体集積回路の抵抗でインピーダンス整合を
とることができるため、プリント基板上整合用の抵抗素
子の実装が不要となりプリント基板の小型化が図れ、ま
たインピーダンス整合をとるために不要な抵抗はユーザ
が半導体集積回路のヒューズを溶断することで切り離せ
るため回路設計が容易になる。
Description
【０００１】
【産業上の利用分野】本発明はプリント基板上に実装し
て使用される半導体集積回路に係り、信号伝搬時の反射
ノイズ対策に関するものである。
て使用される半導体集積回路に係り、信号伝搬時の反射
ノイズ対策に関するものである。
【０００２】
【従来の技術】この種の技術はサーキットテクノロジー
Ｖｏｌ．７ Ｎｏ．３（１９９２）の１９６〜２００ペ
ージにおいて論じられているように、信号伝搬時の反射
ノイズは終端抵抗等によりインピーダンス整合をとって
対策する必要がある。
Ｖｏｌ．７ Ｎｏ．３（１９９２）の１９６〜２００ペ
ージにおいて論じられているように、信号伝搬時の反射
ノイズは終端抵抗等によりインピーダンス整合をとって
対策する必要がある。
【０００３】
【発明が解決しようとする課題】従来技術で論じられて
るように、信号の立上り時間が１ｎｓの半導体集積回路
を使用した時、一般の多層プリント基板ではパターンの
配線長１０ｃｍが限度であり、これを越える時は抵抗素
子等によりインピーダンス整合をとる反射ノイズ対策が
必要となる。また最近の装置では性能アップのため益々
高速の半導体集積回路が使用される傾向にあり反射ノイ
ズ対策として実装される抵抗素子が増加しプリント基板
の小型化の妨げとなつている。前記問題を解決するため
には半導体集積回路内にプルアップまたはプルダウン抵
抗を形成しこの抵抗でインピーダンス整合をとるように
すればよいが、信号ラインに多数個このような半導体集
積回路が接続されると信号ラインの電流が増加する、各
半導体集積回路の入力部分でインピーダンスの不連続点
ができインピーダンス整合をとることが難しくなる等の
不具合が発生する。本発明の目的はプリント基板上の信
号配線とかプリント基板とプリント基板を結ぶインター
フェイスケーブル間で発生する信号伝搬時の反射ノイズ
を抵抗素子を実装しなくても除去できる半導体集積回路
を提供することにある。
るように、信号の立上り時間が１ｎｓの半導体集積回路
を使用した時、一般の多層プリント基板ではパターンの
配線長１０ｃｍが限度であり、これを越える時は抵抗素
子等によりインピーダンス整合をとる反射ノイズ対策が
必要となる。また最近の装置では性能アップのため益々
高速の半導体集積回路が使用される傾向にあり反射ノイ
ズ対策として実装される抵抗素子が増加しプリント基板
の小型化の妨げとなつている。前記問題を解決するため
には半導体集積回路内にプルアップまたはプルダウン抵
抗を形成しこの抵抗でインピーダンス整合をとるように
すればよいが、信号ラインに多数個このような半導体集
積回路が接続されると信号ラインの電流が増加する、各
半導体集積回路の入力部分でインピーダンスの不連続点
ができインピーダンス整合をとることが難しくなる等の
不具合が発生する。本発明の目的はプリント基板上の信
号配線とかプリント基板とプリント基板を結ぶインター
フェイスケーブル間で発生する信号伝搬時の反射ノイズ
を抵抗素子を実装しなくても除去できる半導体集積回路
を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
半導体集積回路の入力信号ラインにプルアップまたはプ
ルダウン抵抗を形成し前記抵抗の接続 切離しができる
ようにする。
半導体集積回路の入力信号ラインにプルアップまたはプ
ルダウン抵抗を形成し前記抵抗の接続 切離しができる
ようにする。
【０００５】
【作用】半導体集積回路を多数個接続する回路網におい
てインピーダンス整合をとるところの半導体集積回路に
だけ入力信号ラインにプルアップまたはプルダウン抵抗
を接続し、他の半導体集積回路のプルアップまたはプル
ダウン抵抗は切離す。従って半導体集積回路だけでイン
ピーダンス整合をとることができるためプリント基板に
実装するインピーダンス整合用の抵抗素子を無くすこと
ができる。
てインピーダンス整合をとるところの半導体集積回路に
だけ入力信号ラインにプルアップまたはプルダウン抵抗
を接続し、他の半導体集積回路のプルアップまたはプル
ダウン抵抗は切離す。従って半導体集積回路だけでイン
ピーダンス整合をとることができるためプリント基板に
実装するインピーダンス整合用の抵抗素子を無くすこと
ができる。
【０００６】
【実施例】次に本発明の実施例について説明する。
【０００７】図１は本発明の第１の実施例を示すブロッ
ク図で、１は半導体集積回路本体、２は電源ライン、３
は論理部、４は論理部３の入力ライン、５は論理部３の
出力ライン、６はＧＮＤライン、７はヒューズ、８は抵
抗である。また、抵抗８の１方はヒューズ７を通して入
力ライン４に接続され、もう１方はＧＮＤライン６に接
続されている。
ク図で、１は半導体集積回路本体、２は電源ライン、３
は論理部、４は論理部３の入力ライン、５は論理部３の
出力ライン、６はＧＮＤライン、７はヒューズ、８は抵
抗である。また、抵抗８の１方はヒューズ７を通して入
力ライン４に接続され、もう１方はＧＮＤライン６に接
続されている。
【０００８】次に本発明の動作について説明する。
【０００９】ヒューズ７が溶断されていない時、入力ラ
イン４は抵抗８を通してＧＮＤに接続されるため、終端
された状態にある。またヒューズ７が溶断されている
時、入力ライン４はＧＮＤと切り離される。ヒューズ７
の溶断は入力ライン４に通常の使用状態より高い過電圧
を加え大電流をヒューズ７に流すことにより行なう。以
上により論理部３の入力ライン４に終端抵抗を設ける
か、設けないかを半導体集積回路の使用者が自由に決め
ることが可能となる。なお、ヒューズ７は通常の使用状
態の時に流れる電流では溶断しない値に設定されており
また、論理部３は入力ライン４に加えられた過電圧では
破壊しない耐圧を持つものとする。
イン４は抵抗８を通してＧＮＤに接続されるため、終端
された状態にある。またヒューズ７が溶断されている
時、入力ライン４はＧＮＤと切り離される。ヒューズ７
の溶断は入力ライン４に通常の使用状態より高い過電圧
を加え大電流をヒューズ７に流すことにより行なう。以
上により論理部３の入力ライン４に終端抵抗を設ける
か、設けないかを半導体集積回路の使用者が自由に決め
ることが可能となる。なお、ヒューズ７は通常の使用状
態の時に流れる電流では溶断しない値に設定されており
また、論理部３は入力ライン４に加えられた過電圧では
破壊しない耐圧を持つものとする。
【００１０】図２は本発明の使用例を示すブロック図
で、１０は信号を出力する半導体集積回路、１１〜１３
は第１の実施例で説明した半導体集積回路、１４は半導
体集積回路１０の出力信号を半導体集積回路１１〜１３
の入力に伝える信号ラインである。信号ライン１４でイ
ンピーダンス整合をとる必要が生じた時はサーキットテ
クノロジーＶｏｌ．７ Ｎｏ．３（１９９２）の１９７
ページの図１９に示されているいるように半導体集積回
路１０から一番離れた半導体集積回路１３の入力に抵抗
素子を実装し終端する。これを本発明で実現する時は半
導体集積回路１１、１２の位置にヒューズ７を溶断し、
抵抗を切り離した半導体集積回路１を実装し半導体集積
回路１３の位置にヒューズ７を溶断せず抵抗が切り離さ
れていない半導体集積回路１を実装することでおこなう
ことができる。
で、１０は信号を出力する半導体集積回路、１１〜１３
は第１の実施例で説明した半導体集積回路、１４は半導
体集積回路１０の出力信号を半導体集積回路１１〜１３
の入力に伝える信号ラインである。信号ライン１４でイ
ンピーダンス整合をとる必要が生じた時はサーキットテ
クノロジーＶｏｌ．７ Ｎｏ．３（１９９２）の１９７
ページの図１９に示されているいるように半導体集積回
路１０から一番離れた半導体集積回路１３の入力に抵抗
素子を実装し終端する。これを本発明で実現する時は半
導体集積回路１１、１２の位置にヒューズ７を溶断し、
抵抗を切り離した半導体集積回路１を実装し半導体集積
回路１３の位置にヒューズ７を溶断せず抵抗が切り離さ
れていない半導体集積回路１を実装することでおこなう
ことができる。
【００１１】以上説明した通り本発明によればプリント
基板に抵抗素子を実装すること無しでインピーダンス整
合をとることができる。
基板に抵抗素子を実装すること無しでインピーダンス整
合をとることができる。
【００１２】また、本実施例では抵抗をＧＮＤに接続し
たプルダウン抵抗を使用しているが抵抗を電源に接続し
たプルアップ抵抗を使用しても同様に本発明を実現可能
である。
たプルダウン抵抗を使用しているが抵抗を電源に接続し
たプルアップ抵抗を使用しても同様に本発明を実現可能
である。
【００１３】次に本発明の他の実施例について説明す
る。
る。
【００１４】図３は本発明の第２の実施例を示すブロッ
ク図で３０は半導体集積回路本体、２は電源ライン、３
は論理部、４は論理部３の入力ライン、５は論理部３の
出力ライン、６はＧＮＤライン、３３はデコーダ回路、
３１、３２はデコーダ回路の入力ラインａ，ｂ、３４〜
３６はＭＯＳトランジスタＡ〜Ｃ、３７〜３９は抵抗Ａ
〜Ｃである。また、デコーダ回路３３の出力はＭＯＳト
ランジスタＡ３４〜ＭＯＳトランジスタＣ３６のゲート
に接続され、ＭＯＳトランジスタＡ３４〜ＭＯＳトラン
ジスタＣ３６のドレインは入力ライン４に接続され、ド
レインはそれぞれ抵抗Ａ３７〜抵抗Ｃ３９の一方に接続
され、抵抗Ａ３７〜抵抗Ｃ３９のもう一方はＧＮＤライ
ン６に接続されている。図４は図３の動作を示す真理値
表でＨはハイレベル、Ｌはローレベル、ＯＮはＭＯＳト
ランジスタが導通していることを示しＯＦＦはＭＯＳト
ランジスタが遮断していることを示している。
ク図で３０は半導体集積回路本体、２は電源ライン、３
は論理部、４は論理部３の入力ライン、５は論理部３の
出力ライン、６はＧＮＤライン、３３はデコーダ回路、
３１、３２はデコーダ回路の入力ラインａ，ｂ、３４〜
３６はＭＯＳトランジスタＡ〜Ｃ、３７〜３９は抵抗Ａ
〜Ｃである。また、デコーダ回路３３の出力はＭＯＳト
ランジスタＡ３４〜ＭＯＳトランジスタＣ３６のゲート
に接続され、ＭＯＳトランジスタＡ３４〜ＭＯＳトラン
ジスタＣ３６のドレインは入力ライン４に接続され、ド
レインはそれぞれ抵抗Ａ３７〜抵抗Ｃ３９の一方に接続
され、抵抗Ａ３７〜抵抗Ｃ３９のもう一方はＧＮＤライ
ン６に接続されている。図４は図３の動作を示す真理値
表でＨはハイレベル、Ｌはローレベル、ＯＮはＭＯＳト
ランジスタが導通していることを示しＯＦＦはＭＯＳト
ランジスタが遮断していることを示している。
【００１５】次に本発明の動作について説明する。
【００１６】デコーダ回路の入力ラインａ３１とデコー
ダ回路の入力ラインｂ３２の信号レベルが Ｌ Ｌ の
時、デコーダ回路３３はＭＯＳトランジスタＡ３４をＯ
ＮＭＯＳトランジスタＢ３５、ＭＯＳトランジスタＣ３
６をＯＦＦにして抵抗Ａ３７を入力ライン４に接続し、
抵抗Ｂ３８、抵抗Ｃ３９を入力ライン４から切り離す。
信号レベルが Ｈ Ｌ の時は同じく抵抗Ｂ３８を入力
ライン４に接続し、抵抗Ａ３７、抵抗Ｃ３９を入力ライ
ン４から切り離し、信号レベルが Ｌ Ｈの時は同じく
抵抗Ｃ３９を入力ライン４に接続し、抵抗Ａ３７、抵抗
Ｂ３８を入力ライン４から切り離す。信号レベルが Ｈ
Ｈ の時はＭＯＳトランジスタＡ３４〜ＭＯＳトラン
ジスタＣ３６がＯＦＦとなり抵抗Ａ３７〜抵抗Ｃ３９を
入力ライン４から切り離す。抵抗Ａ３７〜抵抗Ｃ３９は
それぞれ異なる抵抗値であるためデコーダ回路の入力ラ
インａ３１およびデコーダ回路の入力ラインｂ３２の信
号レベルを制御することで論理部３に接続される入力ラ
イン４の入力インピーダンスを変えることができる。
ダ回路の入力ラインｂ３２の信号レベルが Ｌ Ｌ の
時、デコーダ回路３３はＭＯＳトランジスタＡ３４をＯ
ＮＭＯＳトランジスタＢ３５、ＭＯＳトランジスタＣ３
６をＯＦＦにして抵抗Ａ３７を入力ライン４に接続し、
抵抗Ｂ３８、抵抗Ｃ３９を入力ライン４から切り離す。
信号レベルが Ｈ Ｌ の時は同じく抵抗Ｂ３８を入力
ライン４に接続し、抵抗Ａ３７、抵抗Ｃ３９を入力ライ
ン４から切り離し、信号レベルが Ｌ Ｈの時は同じく
抵抗Ｃ３９を入力ライン４に接続し、抵抗Ａ３７、抵抗
Ｂ３８を入力ライン４から切り離す。信号レベルが Ｈ
Ｈ の時はＭＯＳトランジスタＡ３４〜ＭＯＳトラン
ジスタＣ３６がＯＦＦとなり抵抗Ａ３７〜抵抗Ｃ３９を
入力ライン４から切り離す。抵抗Ａ３７〜抵抗Ｃ３９は
それぞれ異なる抵抗値であるためデコーダ回路の入力ラ
インａ３１およびデコーダ回路の入力ラインｂ３２の信
号レベルを制御することで論理部３に接続される入力ラ
イン４の入力インピーダンスを変えることができる。
【００１７】図５は本発明の使用例を示すブロック図
で、４０は信号を出力するユニット、３０は第２の実施
例で説明した半導体集積回路、４３はユニット４０の出
力信号を半導体集積回路３０の入力に伝える信号ケーブ
ル、４１、４２はユニット４０と信号ケーブル４３の特
性インピーダンスの値を符号で連絡する信号ケーブルで
ある。ここでユニット４０と信号ケーブル４３の特性イ
ンピーダンスの値が前記半導体集積回路３０の抵抗Ａ３
７と同じであるならば信号ケーブル４１、４２の出力レ
ベルが Ｌ Ｌ なるようユニット４０内で設定する。
ユニット４０が半導体集積回路３０に接続されるとデコ
ーダ回路の入力ラインａ３１およびデコーダ回路の入力
ラインｂ３２には Ｌ Ｌ の信号レベルが出力されて
くる。半導体集積回路３０はこの信号レベルにより抵抗
Ａ３７を入力ライン４に接続する。抵抗Ａ３７の抵抗値
はユニット４０と信号ケーブル４３の特性インピーダン
スに一致しているためインピーダンス整合をとることが
できる。以上の説明の通り本発明では半導体集積回路３
０に特性インピーダンスが異なる種々のユニット４０が
接続される場合でも信号ケーブル４１，４２の信号によ
り半導体集積回路３０の入力インピーダンスを変えてイ
ンピーダンス整合をとることができる。
で、４０は信号を出力するユニット、３０は第２の実施
例で説明した半導体集積回路、４３はユニット４０の出
力信号を半導体集積回路３０の入力に伝える信号ケーブ
ル、４１、４２はユニット４０と信号ケーブル４３の特
性インピーダンスの値を符号で連絡する信号ケーブルで
ある。ここでユニット４０と信号ケーブル４３の特性イ
ンピーダンスの値が前記半導体集積回路３０の抵抗Ａ３
７と同じであるならば信号ケーブル４１、４２の出力レ
ベルが Ｌ Ｌ なるようユニット４０内で設定する。
ユニット４０が半導体集積回路３０に接続されるとデコ
ーダ回路の入力ラインａ３１およびデコーダ回路の入力
ラインｂ３２には Ｌ Ｌ の信号レベルが出力されて
くる。半導体集積回路３０はこの信号レベルにより抵抗
Ａ３７を入力ライン４に接続する。抵抗Ａ３７の抵抗値
はユニット４０と信号ケーブル４３の特性インピーダン
スに一致しているためインピーダンス整合をとることが
できる。以上の説明の通り本発明では半導体集積回路３
０に特性インピーダンスが異なる種々のユニット４０が
接続される場合でも信号ケーブル４１，４２の信号によ
り半導体集積回路３０の入力インピーダンスを変えてイ
ンピーダンス整合をとることができる。
【００１８】次に本発明の他の実施例について説明す
る。
る。
【００１９】図６は本発明の第３の実施例を示すブロッ
ク図で５０は半導体集積回路本体、２は電源ライン、３
は論理部、４は論理部３の入力ライン、５は論理部３の
出力ライン、６はＧＮＤライン、３３はデコーダ回路、
３１、３２はデコーダ回路の入力ラインａ，ｂ、５１〜
５３はＭＯＳトランジスタＤ〜Ｆ、５４〜５６は抵抗Ｄ
〜Ｆである。また、デコーダ回路３３の出力はＭＯＳト
ランジスタＤ５４〜ＭＯＳトランジスタＦ５６のゲート
に接続され、ＭＯＳトランジスタＤ５１〜ＭＯＳトラン
ジスタＦ３６のソースは論理部３の出力５７に接続さ
れ、ドレインはそれぞれ抵抗Ｄ５４〜抵抗Ｆ５６の一方
に接続され、抵抗Ｄ５４〜抵抗Ｆ５６のもう一方は出力
ライン５に接続されている。
ク図で５０は半導体集積回路本体、２は電源ライン、３
は論理部、４は論理部３の入力ライン、５は論理部３の
出力ライン、６はＧＮＤライン、３３はデコーダ回路、
３１、３２はデコーダ回路の入力ラインａ，ｂ、５１〜
５３はＭＯＳトランジスタＤ〜Ｆ、５４〜５６は抵抗Ｄ
〜Ｆである。また、デコーダ回路３３の出力はＭＯＳト
ランジスタＤ５４〜ＭＯＳトランジスタＦ５６のゲート
に接続され、ＭＯＳトランジスタＤ５１〜ＭＯＳトラン
ジスタＦ３６のソースは論理部３の出力５７に接続さ
れ、ドレインはそれぞれ抵抗Ｄ５４〜抵抗Ｆ５６の一方
に接続され、抵抗Ｄ５４〜抵抗Ｆ５６のもう一方は出力
ライン５に接続されている。
【００２０】次に本発明の動作について説明する。
【００２１】デコーダ回路の入力ラインａ３１とデコー
ダ回路の入力ラインｂ３２の信号レベルが Ｌ Ｌ の
時、デコーダ回路３３はＭＯＳトランジスタＤ５１をＯ
ＮＭＯＳトランジスタＥ５２、ＭＯＳトランジスタＦ５
３をＯＦＦにして抵抗Ｄ５４を論理部３の出力５７に接
続し、抵抗Ｅ５５、抵抗Ｆ５６を論理部３の出力５７か
ら切り離す。信号レベルが Ｈ Ｌ の時は同じくＭＯ
ＳトランジスタＥ５２をＯＮ ＭＯＳトランジスタＤ５
１、ＭＯＳトランジスタＦ５３をＯＦＦにして抵抗Ｅ５
５を論理部３の出力５７論理部３の出力５７に接続し、
抵抗Ｄ５４、抵抗Ｆ５５を論理部３の出力５７５から切
り離す。信号レベルが Ｌ Ｈ の時は同じくＭＯＳト
ランジスタＦ５３をＯＮ ＭＯＳトランジスタＤ５１、
ＭＯＳトランジスタＥ５２をＯＦＦにして抵抗Ｆ５６を
論理部３の出力５７に接続し、抵抗Ｄ５４、抵抗Ｅ５５
を論理部３の出力５７から切り離す。信号レベルが Ｈ
Ｈ の時はＭＯＳトランジスタＤ５１〜ＭＯＳトランジ
スタＦ５３がＯＮとなり抵抗Ｄ５４〜抵抗Ｆ５６を論理
部３の出力５７に接続する。抵抗Ｄ５４〜抵抗Ｆ５６は
それぞれ異なる抵抗値であるためデコーダ回路の入力ラ
インａ３１およびデコーダ回路の入力ラインｂ３２の信
号レベルを制御することで半導体集積回路本体５０の出
力インピーダンスを変えることができる。
ダ回路の入力ラインｂ３２の信号レベルが Ｌ Ｌ の
時、デコーダ回路３３はＭＯＳトランジスタＤ５１をＯ
ＮＭＯＳトランジスタＥ５２、ＭＯＳトランジスタＦ５
３をＯＦＦにして抵抗Ｄ５４を論理部３の出力５７に接
続し、抵抗Ｅ５５、抵抗Ｆ５６を論理部３の出力５７か
ら切り離す。信号レベルが Ｈ Ｌ の時は同じくＭＯ
ＳトランジスタＥ５２をＯＮ ＭＯＳトランジスタＤ５
１、ＭＯＳトランジスタＦ５３をＯＦＦにして抵抗Ｅ５
５を論理部３の出力５７論理部３の出力５７に接続し、
抵抗Ｄ５４、抵抗Ｆ５５を論理部３の出力５７５から切
り離す。信号レベルが Ｌ Ｈ の時は同じくＭＯＳト
ランジスタＦ５３をＯＮ ＭＯＳトランジスタＤ５１、
ＭＯＳトランジスタＥ５２をＯＦＦにして抵抗Ｆ５６を
論理部３の出力５７に接続し、抵抗Ｄ５４、抵抗Ｅ５５
を論理部３の出力５７から切り離す。信号レベルが Ｈ
Ｈ の時はＭＯＳトランジスタＤ５１〜ＭＯＳトランジ
スタＦ５３がＯＮとなり抵抗Ｄ５４〜抵抗Ｆ５６を論理
部３の出力５７に接続する。抵抗Ｄ５４〜抵抗Ｆ５６は
それぞれ異なる抵抗値であるためデコーダ回路の入力ラ
インａ３１およびデコーダ回路の入力ラインｂ３２の信
号レベルを制御することで半導体集積回路本体５０の出
力インピーダンスを変えることができる。
【００２２】なお、前記実施例では抵抗の接続、切離し
のためのスイッチング素子としてヒューズ素子またはデ
コーダ回路によつて駆動されるＭＯＳトランジスタを使
用していたがスイッチング素子として電気的に書き込み
可能なＲＯＭのメモリセルに使われるフローテイングゲ
ートタイプのＭＯＳトランジスタを使用しても同様に本
発明を実現できる。
のためのスイッチング素子としてヒューズ素子またはデ
コーダ回路によつて駆動されるＭＯＳトランジスタを使
用していたがスイッチング素子として電気的に書き込み
可能なＲＯＭのメモリセルに使われるフローテイングゲ
ートタイプのＭＯＳトランジスタを使用しても同様に本
発明を実現できる。
【００２３】
【発明の効果】半導体集積回路の入力インピーダンスを
変化させることでインピーダンス整合をとることができ
るため、プリント基板上にインピーダンス整合用の抵抗
素子を実装しなくても済、小型化が図れるという効果が
ある。
変化させることでインピーダンス整合をとることができ
るため、プリント基板上にインピーダンス整合用の抵抗
素子を実装しなくても済、小型化が図れるという効果が
ある。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の使用例を示すブロック図である。
【図３】本発明の他の実施例を示すブロック図である。
【図４】図３の機能を示す真理値表である。
【図５】図３の使用例を示すブロック図である。
【図６】本発明の他の実施例を示すブロック図である。
１…半導体集積回路本体、 ２…電源ライン、 ３…論理部、 ４…入力ライン、 ５…出力ライン、 ６…ＧＮＤライン、 ７…ヒューズ、 ８…抵抗、 １０…半導体集積回路、 １１〜１３…半導体集積回路、 １４…信号ライン、 ３０…半導体集積回路本体、 ３１…入力ラインａ、 ３２…入力ラインｂ、 ３３…デコーダ回路、 ３４〜３６…ＭＯＳトランジスタＡ〜Ｃ、 ３７〜３９…抵抗Ａ〜Ｃ、 ４０…ユニット、 ４１〜４３…信号ケーブル、 ５０…半導体集積回路本体、 ５１〜５３…ＭＯＳトランジスタＤ〜Ｆ、 ５４〜５６…抵抗Ｄ〜Ｆ。
Claims (3)
- 【請求項１】入力信号ラインにプルアップまたはプルダ
ウン抵抗を持つ半導体集積回路において前記抵抗の接続
切離しができる手段を有することを特徴とする半導体
集積回路。 - 【請求項２】入力信号ラインにプルアップまたはプルダ
ウン抵抗を持つ半導体集積回路において前記抵抗の抵抗
値を変化させる手段を有することを特徴とする半導体集
積回路。 - 【請求項３】出力信号ラインにダンピング抵抗を持つ半
導体集積回路において前記抵抗の抵抗値を変化させる手
段を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148794A JPH07221272A (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148794A JPH07221272A (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221272A true JPH07221272A (ja) | 1995-08-18 |
Family
ID=11779409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148794A Pending JPH07221272A (ja) | 1994-02-03 | 1994-02-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221272A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150321A (ja) * | 2003-11-14 | 2005-06-09 | Mitsubishi Electric Corp | 半導体装置 |
| US7538995B2 (en) | 2003-12-04 | 2009-05-26 | Nec Electronics Corporation | Semiconductor integrated circuit device |
-
1994
- 1994-02-03 JP JP1148794A patent/JPH07221272A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005150321A (ja) * | 2003-11-14 | 2005-06-09 | Mitsubishi Electric Corp | 半導体装置 |
| US7538995B2 (en) | 2003-12-04 | 2009-05-26 | Nec Electronics Corporation | Semiconductor integrated circuit device |
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