JPH07302144A

JPH07302144A - インタフェース回路

Info

Publication number: JPH07302144A
Application number: JP6093288A
Authority: JP
Inventors: 芳文 ▲高▼田; Yoshifumi Takada; Masakazu Yamamoto; 雅一山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-05-02
Filing date: 1994-05-02
Publication date: 1995-11-14
Also published as: US5661416A

Abstract

(57)【要約】【目的】高速動作時における低消費電力を実現しつ
つ、リンギングなどの波形歪を最小限に抑える。【構成】出力回路４ａの出力部をプッシュプル回路
（ＮＭＯＳ１５、１６）で構成する。プッシュプル回路
の電源電圧ＶＴＴを終端電圧ＶＴＴと同じにする。ＤＡ
ＴＡがローからハイにの切り替わるとき、バスネットの
不整合点で発生した反射ノイズは、オン状態の出力トラ
ンジスタ１６によって吸収される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機などにおい
て論理信号を伝送するインタフェース回路に関し、特に
複数の入力回路、出力回路の間において信号の伝送を行
うバス系のインタフェース回路に関する。

【０００２】

【従来の技術】従来の論理素子間のインタフェース回路
としては、ＥＣＬ(Ｅmitter ＣoupledＬogic）、ＴＴＬ
（Ｔransistor Ｔransistor Ｌogic）、およびＣＭＯＳ
（Ｃomplementary Ｍetal Ｏxide Ｓemiconductor）を
使用したインタフェース回路などがあり、それぞれ回路
速度、消費電力などの点を考慮して使い分けがなされて
きた。

【０００３】現在、主にマイクロプロセッサ系のインタ
フェース回路に要求される性能として、１００ＭＨｚ以
上の高速動作と低電圧、低消費電力に対応する必要性が
挙げられる。これらの要求に対応する新たなインタフェ
ース回路として、特開平４−２２５２７５号公報に記載
のＧＴＬ（Ｇunning Ｔransceiver Ｌogic）と呼ばれる
インタフェース回路などが提案されている。このＧＴＬ
はネット端において約１．２Ｖ〜２．０Ｖ台の終端電圧
で終端し、信号レベルが１Ｖ程度と低振幅となるインタ
フェース回路であり、従来のインタフェース回路に比べ
て高速動作時における低消費電力を実現している。

【０００４】

【発明が解決しようとする課題】図１２は、従来のイン
タフェース回路の構成であり、出力回路（ドライバ）と
して前述したＧＴＬが使用され、出力回路４ａの詳細な
回路構成を示す。図において、インタフェース回路は、
複数の論理回路素子１ａ〜１ｄと終端抵抗２ａ、２ｂと
それらを接続する伝送線路３ａ〜３ｅから構成される。
また、ＶＴＴは終端電圧であり、ＧＴＬでは約１．２Ｖ
〜２．０Ｖである。

【０００５】上記した伝送線路３ａ〜３ｅには、回路素
子の接続端子を介して、伝送線に信号を出力する出力回
路４ａ、４ｂと、伝送線から信号を受信する入力回路
（レシーバ）５と、信号を出力しまた受信する両機能を
有する入出力回路６（入力回路６ａ、出力回路６ｂ）が
接続されている。そして、例えば出力回路４ａから入力
回路５に、あるいは出力回路４ｂから入出力回路６内の
入力回路６ａにデータが伝送される。

【０００６】出力回路４ａにおいて、５１はＤＡＴＡと
ＥＮＡＢＬＥの否定信号（以下、これを￣ＥＮＡＢＬＥ
で表す）が入力されるオアゲート、５２、５３、５４は
インバータ、５５、５６はオーバシュートを防止するた
めのＮＭＯＳ、５７はオープンドレインのＮＭＯＳであ
る。出力回路４ａが信号を送信しないときは、￣ＥＮＡ
ＢＬＥをハイレベル（Ｈ）にする。これによりＮＭＯＳ
５７のゲートがローレベル（Ｌ）になり、ＮＭＯＳ５７
はオフし、出力回路４ａはハイインピーダンス状態にな
って、伝送線の信号レベルに対し影響を与えない。

【０００７】いま、出力回路４ａから入力回路５に信号
を送信する場合を例にしてその動作を説明する。このと
きは、出力回路４ｂと、入出力回路６内の出力回路６ｂ
が伝送線の信号レベルに対し影響を与えないようにする
ために各回路の￣ＥＮＡＢＬＥをハイレベル（Ｈ）にす
る。一方、出力回路４ａの￣ＥＮＡＢＬＥをローレベル
（Ｌ）にする。ＤＡＴＡのハイ、ローレベルに応じて、
オアゲート５１、インバータ５２を介したロー、ハイレ
ベルの信号でＮＭＯＳ５７はオフ、オンし、そのドレイ
ンにはハイ（ＶＴＴ）、ローレベル（ＶＳＳ）の信号が
出力される。この信号が伝送線路を伝搬して入力回路５
に入力される。

【０００８】上記した動作説明から明らかなように、信
号がローからハイに切り替わったときに、ＮＭＯＳ５７
はオープンドレインであるので急速にターンオフし、信
号波形の歪を発生させる。図１３は、従来のインタフェ
ース回路であるＧＴＬを用いたバスネットにおいて、受
信論理回路素子内の一つの接続端子における信号波形の
例を示す。図に示すように、信号波形がローからハイに
切り替わったときに発生するリンギングがなかなか収束
しないことが分かる。

【０００９】すなわち、送信する出力回路４ａのＤＡＴ
Ａ信号をローからハイに切り替えたとき、波形は終端に
向かって伝送していくが、その過程において各負荷点な
どのインピーダンス不整合点において反射波が発生す
る。このとき、すべての出力回路（４ｂなど）は高い出
力インピーダンス状態であるハイ出力となっているた
め、反射波のエネルギーは出力回路部分において吸収さ
れずに、多重反射を長時間繰り返す。これにより大きな
リンギングが発生し、この結果バスネットの高速転送が
妨げられることになる。

【００１０】上述したようなＧＴＬを用いたバスネット
の欠点を回避するために、切り替え時間を鈍らせるなど
の回路の工夫が必要となる。図１２においては、このた
めにトランジスタ５５、５６が設けられ、ＮＭＯＳ５７
を急速にオフにしないようにしている。しかし、このた
めに回路ディレィが増加し、高速化が損なわれたり、切
り替え時間を鈍らせるための特別な回路が必要になる。
このように、従来のインタフェース回路であるＧＴＬで
は、ローからハイに切り替えたとき波形歪が大きくなる
という問題がある。

【００１１】本発明の目的は、高速動作時における低消
費電力などのＧＴＬの長所を損なうことなく、リンギン
グなどの波形歪を最小限に抑えたインタフェース回路を
提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、信号を伝送する伝送線路と、該伝送線
路から信号を受信する入力回路、該伝送線路に信号を送
信する出力回路または信号を送受信する入出力回路を有
し該伝送線路に接続される複数の回路素子と、該伝送線
路を終端する終端回路とを備えたインタフェース回路に
おいて、該出力回路の出力部をプッシュプル回路で構成
し、該プッシュプル回路の電源電圧を、前記回路素子内
部の回路電源電圧より低い電位とすることを特徴とし、
また、プッシュプル回路の電源電圧を終端回路の終端電
圧と同じ電位にすることを特徴としている。さらに、プ
ッシュプル回路を構成する電源側のトランジスタのオン
時における出力インピーダンスによって、伝送線路上の
反射波を吸収することを特徴としている。

【００１３】

【作用】出力回路の出力部をプッシュプル回路とするこ
とにより、出力レベルがハイ、ローの何れの状態でも、
必ず何れか一方のトランジスタがオン状態となる。この
ために回路はある一定の出力インピーダンスを有するこ
とになる。ＧＴＬにおいて問題となるローからハイへの
切り替わりにおいて、バスネットの各不整合点で発生し
た反射ノイズのエネルギーは、このオン状態の出力トラ
ンジスタによってある程度吸収されるため、波形のリン
ギングの収束性が良くなる。また、プッシュプル回路の
ハイ出力時においてオンとなる側のトランジスタの出力
インピーダンスは、回路に接続した伝送線路の特性イン
ピーダンスの３倍以下としたとき、その点においてリン
ギングなどのノイズのエネルギーの半分以上を吸収する
こととなる。これによって、ノイズの収束性が従来に比
べて大幅に改善される。

【００１４】本発明の出力回路において、プッシュプル
回路の電源電圧を約１.２〜２.０Ｖ台の終端電源電圧
（ＶＴＴ）と一致させた場合、ハイ出力時において回路
に直流電流は流れない。このため、本発明のインタフェ
ース回路の消費電力の直流分は、ＧＴＬの場合と同じく
ロー出力時のみで発生し、ハイ出力時には電力を消費し
ない。従って、本発明は、高速動作時においても低消費
電力であるというＧＴＬに利点を損なわない。

【００１５】また、複数の出力回路を接続するバスネッ
トの場合、信号を送信する出力回路以外の出力回路の出
力トランジスタがオンしていると、ネットに余分な電流
を流すため、信号レベルに対し悪影響を及ぼすことにな
る。このため、複数の出力回路を有するバスネットの出
力回路は、プッシュプルの両側のトランジスタを共にオ
フ状態にしてネットに余分な電流が流れない状態にする
ための手段を用意することにより、信号に悪影響を与え
ることを回避することができる。

【００１６】

【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。図１は、本発明の出力回路を含むインタ
フェース回路の構成を示す。本実施例のインタフェース
回路は、図１２で説明した従来例と同様に、複数の論理
回路素子１ａ〜１ｄと、終端抵抗２ａ、２ｂとそれらを
接続する伝送線路３ａ〜３ｅから構成され、伝送線路は
終端電圧ＶＴＴで終端されている。

【００１７】また、上記した伝送線路３ａ〜３ｅには、
回路素子の接続端子を介して、伝送線に信号を出力する
出力回路（ドライバ）４ａ、４ｂと、伝送線路から信号
を受信する入力回路（レシーバ）５と、信号を出力しま
た受信する両機能を有する入出力回路６（入力回路６
ａ、出力回路６ｂ）が接続されている。

【００１８】さて、本実施例の出力回路４ａ（４ｂまた
は６ｂ）の構成について説明すると１１、１２はインバ
ータ、１３、１４はノアゲートである。１５、１６はＮ
チャネルＭＯＳであり、これでプッシュプル回路（出力
部）を構成している。ＮＭＯＳ１６のドレインは電源電
圧ＶＴＴ（終端回路の電圧ＶＴＴと同電位）に接続さ
れ、ＮＭＯＳ１５のソースはＶＳＳに接続されている。
また、電源電圧ＶＴＴは、論理回路素子内部の回路電源
電圧（ＶＣＣ＝３Ｖあるいは３．３Ｖ）より低い電圧
（例えば、１．２Ｖ）にする。これにより、後述するよ
うに消費電力を少なくすることができる。

【００１９】従来例で述べたように、バスネットを構成
した場合、信号を送信する出力回路以外の出力回路は、
伝送線路の信号レベルに対し影響を与えないようにしな
ければならない。つまり、出力部の両トランジスタ１
５、１６をオフ状態として高インピーダンス状態にする
必要がある。そのために、それぞれの出力回路は、ＥＮ
ＡＢＬＥ制御信号を持っている。そして、信号を送信し
ないときは、その出力回路のＥＮＡＢＬＥ信号はローレ
ベルにされる。従って、インバータ１１、ノアゲート１
３、１４を介してＮＭＯＳ１５、１６ゲートはローにな
り、ＮＭＯＳ１５、１６はオフするので、高インピーダ
ンス状態になる。このように本実施例では、プッシュプ
ル回路を高インピーダンス状態に設定できるので、信号
を送信しないときに伝送線路上の信号に対して悪影響を
与えない。

【００２０】信号を送信するときは、ＥＮＡＢＬＥ制御
信号をハイレバルにする。ＤＡＴＡのハイ、ローに応じ
て出力部の両トランジスタ１５、１６がプッシュプル動
作する。すなわち、ＤＡＴＡがハイのとき、インバータ
１２、ノアゲート１４を介してＮＭＯＳ１６のゲートが
ハイとなってオンし、端子１７はハイ（ＶＴＴ）となっ
てＤＡＴＡのハイが出力される。ＤＡＴＡがローのとき
は、ノアゲート１３を介してＮＭＯＳ１５のゲートがハ
イとなってオンし、端子１７にはロー（ＶＳＳ）が出力
される。

【００２１】このように、本実施例の出力回路の出力部
をプッシュプル回路で構成しているので、出力レベルが
ハイ、ローの何れの状態でも、必ず何れか一方のトラン
ジスタがオン状態となるために、出力回路は、ある一定
の出力インピーダンスを有することになる。そして、前
述したＧＴＬで問題となるローからハイへの切り替わり
において、バスネットの各不整合点で発生した反射ノイ
ズのエネルギーは、オン状態の出力トランジスタ１６に
よって吸収されるため、波形のリンギングの収束性が良
くなる。

【００２２】また、プッシュプル回路の電源電圧を、終
端電圧（ＶＴＴは約１.２〜２.０Ｖ）と一致させると、
ハイ出力時においてはＮＭＯＳ１６のドレインはＶＴＴ
に、そのソースはＶＴＴになるので、回路に直流電流は
流れない。従って、本発明のインタフェース回路の消費
電力の直流分は、ＧＴＬの場合と同様に、ロー出力時
（ＮＭＯＳ１５がオン）のみで発生し、ハイ出力時には
電力を消費しない。また、ＶＴＴがＶＣＣより低い電圧
であるので、従来に比べて消費電力が少ない。従って、
本発明では、高速動作時においても低消費電力であると
いうＧＴＬの利点が活かされている。

【００２３】図２は、本発明が適用されたインタフェー
ス回路の構成を示す。図において、２１ｂは図１の例え
ば出力回路４ａであり、２１ｃは入力回路、２１ａは入
出力回路である。２３ａから２３ｄは、それぞれ特性イ
ンピーダンスＺ０の伝送線路である。伝送線路は、終端
抵抗２２ａ、２２ｂ（ＲＴ）を介して終端電圧ＶＴＴ
（ＧＴＬでは１．２Ｖ）に終端されている。この終端抵
抗ＲＴは特性インピーダンスＺ０に等しくし、終端での
反射が生じない。

【００２４】また、出力回路２１ｂにおいて（図１の４
ａとする）、プッシュプル回路の電源側のトランジスタ
１６のオン時における出力インピーダンス（Ｒ０）を、
伝送線路の特性インピーダンスＺ０に一致させことによ
り反射信号が吸収される。

【００２５】また、本実施例では、プッシュプル回路の
電源側のトランジスタ１６のオン時における出力インピ
ーダンス（Ｒ０）を、伝送線路の特性インピーダンスＺ
０の３倍以下にする。いま、Ｒ０＝３Ｚ０とすると、反
射係数は（Ｒ０−Ｚ０）／（Ｒ０＋Ｚ０）＝（３Ｚ０−
Ｚ０）／（３Ｚ０＋Ｚ０）＝２Ｚ０／４Ｚ０＝１／２と
なる。つまり、Ｒ０＝３Ｚ０となる出力インピーダンス
で、反射信号のエネルギーの１／２を吸収することにな
る。このように反射信号の１／２を吸収することによっ
て、ノイズの収束性が従来に比べて大幅に改善される。

【００２６】図３は、複数個の同一の論理構成要素を、
コネクタを介して接続したインタフェース回路に、本発
明を適用した構成を示す。このようなバスネットは、同
じ論理構成要素を複数有する電子計算機などにおいて採
られるものである。そして、各論理回路素子３１ａ〜３
１ｄ内の出力回路３１１〜３１４に、図１で説明した本
発明の出力回路が適用されている。

【００２７】各論理回路素子３１ａ〜３１ｄは、信号伝
送経路となる伝送線路３３ａ〜３３ｅに対して、伝送線
路３３ｆ〜３３ｉおよびコネクタ３４ａ〜３４ｄを介し
て接続される。また、伝送線路３３ａ〜３３ｅの両端は
終端抵抗３２ａ、３２ｂに接続され、終端電圧ＶＴＴで
終端されている。なお、具体的には論理回路素子３１ａ
〜３１ｄは、例えばカード、ボードであり、コネクタ３
４ａ〜３４ｄを介してバックプレーンに接続される。

【００２８】上記したネット構成において、伝送線路３
３ｆ〜３３ｉは伝送線路３３ａ〜３３ｅとの分岐点にお
いて信号の切り替えエネルギーをほぼ１／３ずつに、つ
まり分岐点の３本の各伝送線に分割するような反射ノイ
ズが発生する。図４（ａ）は、伝送線路４１、４２、４
３の等価回路である。各伝送線路の特性インピーダンス
をＺ０としたときの、点Ａでの反射係数は次のようにな
る。点Ａで分岐した２本の伝送線路４２、４３の特性イ
ンピーダンスは、図４（ｂ）に示すように（１／２）Ｚ
０となるので、点Ａでの反射係数は、｛（１／２）Ｚ０
−Ｚ０｝／｛（１／２）Ｚ０＋Ｚ０｝＝−（１／２）Ｚ
０／（３／２）Ｚ０＝−１／３となる。この結果、図４
（ａ）に示すように分岐点Ａにおいて１／３ずつの反射
ノイズが発生する。

【００２９】このような分岐点が複数存在するときノイ
ズの多重反射が発生する。そしてこのノイズエネルギー
は、信号を送信した出力回路の出力インピーダンスによ
って吸収され、従来の終端抵抗のみの場合に比べて格段
にノイズの収束性が良い。

【００３０】図５は、図３のインタフェース回路におけ
る接続端子Ｂで測定した信号波形を示す。この波形は、
図１３で示す従来のインタフェース回路による信号波形
に比べて、振動ノイズが明らかに小さくなっている。な
お、図５のインタフェース回路のネット構成は、従来の
ものと同じネット構成にして信号波形を観測した。

【００３１】本発明のプッシュプル回路はＮＭＯＳで構
成しているので、動作速度が速くまた高集積密度で構成
することが可能となる。

【００３２】次に、本発明が高速動作時において低消費
電力である点を以下具体的に説明する。図６は、本発明
の消費電力の概算を計算するためのモデルである。図に
おいて、バスの両端が終端抵抗Ｒｔ＝５０Ωを介してＶ
ＴＴ＝１．２Ｖに終端され、ＮＭＯＳプッシュプル回路
がＶＴＴ＝１.２Ｖに接続されている。ＣＬは容量負荷
（１００ｐＦ）、ＩＯＨは出力がハイレベルのときの出
力電流（０ｍＡ）、ＶＯＨは出力がハイレベルのときの
電位（１.２Ｖ）、ΔＶは信号の振幅、ＩＯＬは出力が
ローレベルのときの出力電流（４０ｍＡ）、ＶＯＬは出
力がローレベルのときの電位（０.２Ｖ）であり、終端
抵抗Ｒｔに２０ｍＡの電流が流れるものとして、消費電
力を求める（なお、この計算方法は、山田通裕：「イン
タフェースの高速化」電子情報通信学会誌Ｖol.７６
Ｎo.７１９９３年７月ｐｐ７２１−７２５に記載の方
法を引用する）。

【００３３】消費電力Ｗ（Ｔotal）は、出力部の消費電
力Ｗ（Ｄevice）と終端抵抗の消費電力Ｗ（Ｒesister）
の和となる。

【００３４】Ｗ（Ｔotal）＝Ｗ（Ｄevice）＋Ｗ（Ｒesi
ster）Ｗ（Ｄevice）は、Ｗ（Ｄevice）＝Ｗ（ＤＣ）＋Ｗ（Ａ
Ｃ）であり、Ｗ（ＤＣ）は、Ｗ（ＤＣ）＝ＩＯＬ・ＶＯ
Ｌ・(１−Ｄｕｔｙ）＋ＩＯＨ・(ＶＴＴ−ＶＯＨ)・Ｄu
tyであり、Ｗ（ＡＣ）は、Ｗ（ＡＣ）＝０.５・ｆ・Ｃ
Ｌ・（ΔＶ）²であり、Ｗ（Ｒesister）は、Ｗ（Ｒesis
ter）＝０.５・（１−Ｄuty）・Ｒｔ・ＩＯＬ²＋０.５
・Ｄuty・Ｒｔ・ＩＯＨ²である。

【００３５】ここで、Ｄutyは出力がハイレベルの期間
の割合であり、ｆは動作周波数である。

【００３６】上記した数値条件で計算すると消費電力は
以下のようになる。すなわち、Ｗ（Ｄevice）＝４.０＋０.０５・ｆ（ＭＨｚ）〔ｍ
Ｗ〕Ｗ（Ｒesister）＝２０〔ｍＷ〕Ｗ（Ｔotal）＝Ｗ（Ｄevice）＋Ｗ（Ｒesister）＝２４＋０.０５・ｆ（ＭＨｚ）〔ｍＷ〕となる。

【００３７】図７は、ＧＴＬ（両端終端）の消費電力の
概算を計算するためのモデルである。図において、バス
の両端が終端抵抗Ｒｔ＝５０Ωを介してＶＴＴ＝１.２
Ｖに終端されている。容量負荷ＣＬ、信号の振幅ΔＶ、
出力電流ＩＯＬ、電位ＶＯＬは、前述したものと同様で
あり、それぞれ図中に示す値をとるものとする。

【００３８】消費電力Ｗ（Ｔotal）は、出力部の消費電
力Ｗ（Ｄevice）と終端抵抗の消費電力Ｗ（Ｒesister）
の和、Ｗ（Ｔotal）＝Ｗ（Ｄevice）＋Ｗ（Ｒesister）
となる。

【００３９】Ｗ（Ｄevice）＝Ｗ（ＤＣ）＋Ｗ（ＡＣ）
であり、Ｗ（ＤＣ）＝ＩＯＬ・ＶＯＬ・(１−Ｄuty）で
あり、Ｗ（ＡＣ）＝０.５・ｆ・ＣＬ・(ΔＶ）²であ
り、Ｗ（Ｒesister）＝０.５・(１−Ｄuty）・Ｒｔ・Ｉ
ＯＬ²である。

【００４０】上記した数値条件で計算するとＧＴＬの消
費電力は以下のようになる。すなわち、Ｗ（Ｄevice）＝４.０＋０.０５・ｆ（ＭＨｚ）〔ｍ
Ｗ〕Ｗ（Ｒesister）＝２０〔ｍＷ〕Ｗ（Ｔotal）＝Ｗ（Ｄevice）＋Ｗ（Ｒesister）＝２４＋０.０５・ｆ（ＭＨｚ）〔ｍＷ〕となる。この
ように、本発明ではＧＴＬと同様に消費電力が少ない。

【００４１】参考までに、Ｔ−ＬＶＴＴＬの場合の消費
電力を計算する。Ｔ−ＬＶＴＴＬは従来のＬＶＴＴＬ回
路に終端抵抗を付けたインタフェース回路である（その
詳細は、田口眞男、松井範幸「１００ＭＨｚ時代に向
け，バス系の小振幅インタフェースを比較する」日経エ
レクトロニクス１９９３．９．２７ｎｏ．５９１ｐｐ
２６９−２９０を参照）。

【００４２】図８は、Ｔ−ＬＶＴＴＬの消費電力の概算
を計算するためのモデルである。出力部はＣＭＯＳのプ
ッシュプル回路で構成され、ＰＭＯＳがＶＣＣ（＝３.
３Ｖ)に接続されている。バスの両端は、終端抵抗Ｒｔ
＝５０Ωを介してＶＴＴ＝１.５Ｖ（＝ＶＣＣ／２≒３.
３／２）に終端されている。

【００４３】図中の各記号は上記定義したものと同様で
あり、また図中に示す値をとるものとして、その消費電
力を計算すると、Ｗ（Ｔotal）＝Ｗ（Ｄevice）＋Ｗ（Ｒesister）Ｗ（Ｄevice）＝Ｗ（ＤＣ）＋Ｗ（ＡＣ）Ｗ（ＤＣ）＝ＩＯＬ・ＶＯＬ・(１−Ｄuty）＋ＩＯＨ・
(ＶＣＣ−ＶＯＨ）・Ｄuty Ｗ（ＡＣ）＝０.５・ｆ・ＣＬ・(ΔＶ）² Ｗ（Ｒesister）＝０.５・(１−Ｄuty）・Ｒｔ・ＩＯＬ
²＋０.５・Ｄuty・Ｒｔ・ＩＯＨ² であるから、Ｗ（Ｄevice）＝２３＋０.０５・ｆ（ＭＨｚ）〔ｍＷ〕Ｗ（Ｒesister）＝１０〔ｍＷ〕Ｗ（Ｔotal）＝Ｗ（Ｄevice）＋Ｗ（Ｒesister）＝３３＋０.０５・ｆ（ＭＨｚ）〔ｍＷ〕となる。図９
は、本発明、ＧＴＬ、Ｔ−ＬＶＴＴＬにおける、クロッ
ク周波数ｆに対する１回路当たりのＬＳＩ内消費電力を
示す図である。以上のことから、本発明はＴ−ＬＶＴＴ
Ｌに比べても消費電力が少ないことが理解されよう。

【００４４】上記したモデルは、プッシュプル回路の電
源電圧ＶＴＴを１.２Ｖにした場合の例である。図１０
は、プッシュプル回路の電源電圧をＶＰＰとしたときの
消費電力の概算を計算するための他のモデルである（な
お、この場合のインタフェース回路の構成は、図１の出
力回路の電源電圧ＶＴＴをＶＰＰに置き換えたものとな
る）。図中の各記号は上記定義したものと同様であり、
また図中に示す値をとるものとして、消費電力は以下の
式で計算される。ただし、ＺＯＨは、ハイレベルのとき
のＮＭＯＳのインピーダンスである。

【００４５】ＶＯＨ＝（ＶＰＰ＋ＶＴＴ）／２ＩＯＨ＝（ＶＰＰ−ＶＴＴ）／（ＺＯＨ＋０.５・Ｒ
ｔ） ΔＶ＝ＶＯＨ−ＶＯＬＷ（Ｔotal）＝Ｗ（Ｄevice）＋Ｗ（Ｒesister）Ｗ（Ｄevice）＝Ｗ（ＤＣ）＋Ｗ（ＡＣ）Ｗ（ＤＣ）＝ＩＯＬ・ＶＯＬ・(１−Ｄuty）＋ＩＯＨ・
(ＶＰＰ−ＶＯＨ）・Ｄuty Ｗ（ＡＣ）＝０.５・ｆ・ＣＬ・(ΔＶ）² Ｗ（Ｒesister）＝０.５・(１−Ｄuty）・Ｒｔ・ＩＯＬ
²＋０.５・Ｄuty・Ｒｔ・ＩＯＨ² 図１１は、プッシュプル回路の電源電圧ＶＰＰを、１.
２Ｖ（これはＶＴＴに等しい）から３Ｖに変化させたと
きの１回路当たりの消費電力の変化を示す。この図１１
から明らかなように、電源電圧ＶＰＰが２.２Ｖ以下な
らば、前述したＶＰＰ＝ＶＴＴ（１.２Ｖ）の場合に比
べてＬＳＩ内消費電力（Ｗ（Ｄevice)）で２倍以下に抑
えることができる。また、終端抵抗分（Ｗ（Ｒesiste
r)）を含めた合計の消費電力でも、ＶＰＰ＝ＶＴＴ
（１.２Ｖ）の場合に比べて１.５倍以下に抑えることが
できる。従って、プッシュプル回路の電源電圧ＶＰＰを
２.２Ｖ以下にすることにより、ＧＴＬの利点を損なう
ことなく消費電力を少なくすることが可能となる。

【００４６】

【発明の効果】以上、説明したように、請求項１記載の
発明によれば、プッシュプル回路の電源電圧ＶＴＴを回
路電源電圧ＶＣＣより低い電位としているので、回路電
源電圧ＶＣＣで動作する従来のインタフェース回路に比
べて消費電力を少なくすることができる。

【００４７】請求項２記載の発明によれば、プッシュプ
ル回路の電源電圧ＶＴＴを終端回路の終端電圧と同電位
にしているので、従来のＧＴＬと同様に、より一層消費
電力を少なくすることができる。つまり、出力回路がハ
イレベルを出力する時において、プッシュプル回路の電
源側のトランジスタに直流電流は流れないので、ハイ出
力時には電力を消費しない。本発明のインタフェース回
路の消費電力の直流分は、ＧＴＬの場合と同じくロー出
力時のみで発生し、従って本発明では、高速動作時にお
いても低消費電力であるというＧＴＬの利点が活かされ
ている。

【００４８】請求項３記載の発明によれば、出力回路が
ローからハイに切り替わったときでも、出力回路の出力
インピーダンスが所定の値を持っているので、伝送線路
上の反射ノイズを減衰することができ、出力回路の出力
が高速に切り替わっても、振動の少ない安定した信号振
幅を得ることができる。

【図面の簡単な説明】

【図１】本発明の出力回路を含むインタフェース回路の
構成を示す。

【図２】本発明が適用されたインタフェース回路の構成
を示す。

【図３】複数個の同一の論理構成要素をコネクタを介し
て接続したインタフェース回路に、本発明を適用した構
成を示す。

【図４】（ａ）は伝送線路の等価回路、（ｂ）は（ａ）
の等価インピーダンスを示す。

【図５】図３のインタフェース回路における接続端子Ｂ
で測定した信号波形を示す。

【図６】本発明の消費電力の概算を計算するためのモデ
ルである。

【図７】ＧＴＬの消費電力の概算を計算するためのモデ
ルである。

【図８】Ｔ−ＬＶＴＴＬの消費電力の概算を計算するた
めのモデルである。

【図９】本発明、ＧＴＬ、Ｔ−ＬＶＴＴＬにおける、ク
ロック周波数ｆに対する１回路当たりのＬＳＩ内消費電
力を示す図である。

【図１０】プッシュプル回路の電源電圧をＶＰＰとした
ときの消費電力の概算を計算するための他のモデルであ
る。

【図１１】プッシュプル回路の電源電圧ＶＰＰを１．２
Ｖから３Ｖに変化させたときの１回路当たりの消費電力
の変化を示す。

【図１２】従来のインタフェース回路の構成を示す。

【図１３】従来のインタフェース回路であるＧＴＬを用
いたバスネットにおいて、受信論理回路素子内の一つの
接続端子における信号波形の例を示す。

【符号の説明】

１ａ〜１ｄ論理回路素子２ａ、２ｂ終端抵抗３ａ〜３ｅ伝送線路４ａ、４ｂ出力回路５入力回路６入出力回路１１、１２インバータ１３、１４ノアゲート１５、１６ＮＭＯＳ

Claims

【特許請求の範囲】

【請求項１】信号を伝送する伝送線路と、該伝送線路
から信号を受信する入力回路、該伝送線路に信号を送信
する出力回路または信号を送受信する入出力回路を有し
該伝送線路に接続される複数の回路素子と、該伝送線路
を終端する終端回路とを備えたインタフェース回路にお
いて、該出力回路の出力部をプッシュプル回路で構成
し、該プッシュプル回路の電源電圧を、前記回路素子内
部の回路電源電圧より低い電位とすることを特徴とする
インタフェース回路。
【請求項２】前記プッシュプル回路の電源電圧を、前
記終端回路の終端電圧と同じ電位にすることを特徴とす
る請求項１記載のインタフェース回路。
【請求項３】前記プッシュプル回路を構成する電源側
のトランジスタのオン時における出力インピーダンスに
よって、前記伝送線路上の反射波を吸収することを特徴
とする請求項１記載のインタフェース回路。