JP2001175372A

JP2001175372A - 半導体装置およびこれを用いたシステム

Info

Publication number: JP2001175372A
Application number: JP36445099A
Authority: JP
Inventors: Hideaki Nagaoka; 英昭長岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2001-06-29
Also published as: US6288962B1

Abstract

(57)【要約】【課題】レベル遷移時間が短い信号をリンギングを生
じさせることなく伝送することのできる入出力インタフ
ェースを提供する。【解決手段】正規信号を伝達する正規伝送線路（３）
に対し、この正規信号と相補なかつ同期したダミー信号
を伝達する１対のダミー信号線（４，５）を１つの組と
して配設する。受信側デバイス（２）において正規信号
（ＮＤＴ）の論理レベルに応じてダミー信号線（４，
５）の一方を選択的に結合することにより、受信側にお
いてリンギングが逆相で発生して互いに打消しあい、応
じて正規信号のリンギングを抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置および
それを用いたシステムに関し、特に、高速動作するシス
テムを構成するための半導体装置の入出力インタフェー
スの構成に関する。より特定的には、信号レベル遷移時
間を短縮してもリンギングを生じさせることのないイン
タフェースの構成に関する。

【０００２】

【従来の技術】図２１は、従来のデータ処理システムの
構成の一例を概略的に示す図である。図２１において、
データバスＤＢに処理装置（ＣＰＵ）ＰＣと複数のメモ
リデバイスＭ１−Ｍｎが共通に結合される。処理装置
（ＣＰＵ）ＰＣが、データバスＤＢを介してメモリデバ
イスＭ１−Ｍｎにアクセスする。近年、この処理装置
（ＣＰＵ）ＰＣの内部動作速度の向上に伴い、メモリデ
バイスＭ１−Ｍｎのデータの転送速度も高速化されてい
る。

【０００３】図２２は、メモリデバイスＭ１−Ｍｎの１
ビットのデータ出力部の構成の一例を示す図である。図
２２において、データ出力回路は、出力イネーブル信号
ＯＥと内部データ信号ＤＡＴＡとを受け、出力データの
論理レベルを決定する論理決定部９００と、この論理決
定部９００の出力信号のタイミングを調整するタイミン
グ調整部９０２と、タイミング調整部９０２の出力信号
に従って伝送線路９０６を駆動する出力部９０４を含
む。

【０００４】論理決定部９００は、出力イネーブル信号
ＯＥを反転するインバータ９００ａと、出力イネーブル
信号ＯＥと内部データＤＡＴＡとを受けるＮＡＮＤ回路
９００ｂと、インバータ９００ａの出力信号と内部デー
タＤＡＴＡとを受けるＮＯＲ回路９００ｃを含む。

【０００５】図２１に示すように、一般にメモリシステ
ムにおいては、データバスＤＢに複数のメモリデバイス
Ｍ１−Ｍｎが結合される。したがって、このデータバス
ＤＢ（データ転送線路９０６）上でデータの衝突が生じ
るのを防止するため、出力イネーブル信号ＯＥが用いら
れる。この論理決定部９００においては、出力イネーブ
ル信号ＯＥがＬレベルのときには、ＮＡＮＤ回路９００
ｂの出力信号はＨレベルとなり、一方、ＮＯＲ回路９０
０ｃの出力信号はＬレベルとなり、内部データＤＡＴＡ
の転送は行なわれない。一方、出力イネーブル信号ＯＥ
がＨレベルとなると、ＮＡＮＤ回路９００ｂおよびＮＯ
Ｒ回路９００ｃがインバータとして動作し、それぞれ内
部データＤＡＴＡを反転して次段のタイミング調整部９
０２へ与える。

【０００６】出力ドライバ９０４は、ＰチャネルＭＯＳ
トランジスタ（絶縁ゲート型電界効果トランジスタ）９
０４ａと、ＮチャネルＭＯＳトランジスタ９０４ｂを含
む。

【０００７】タイミング調整部９０２は、ＮＡＮＤ回路
９００ｂの出力信号のタイミング調整を行なって出力ド
ライバ９０４のＰチャネルＭＯＳトランジスタ９０４ａ
のゲートへ駆動信号を与える第１のタイミング調整回路
９０２ａと、ＮＯＲ回路９００ｃの出力信号を受け、タ
イミング調整を行なって出力ドライバ９０４のＮチャネ
ルＭＯＳトランジスタ９０４ｂのゲートへタイミング調
整された信号を与える第２のタイミング調整回路９０２
ｂを含む。このタイミング調整部９０２は、出力ドライ
バ９０４のＭＯＳトランジスタ９０４ａおよび９０４ｂ
が同時に導通状態となり、貫通電流が流れるのを防止す
るために、論理決定部９００から与えられた信号のタイ
ミングを調整する。すなわち、第１のタイミング調整回
路９０２ａは、出力ドライバ９０４のＭＯＳトランジス
タ９０４ａが早くオフ状態へ移行するように、その出力
信号の立上がりを早く、かつ立下がりを遅くするように
信号波形を調整する。第２のタイミング調整回路９０２
ｂは、出力ドライバ９０４のＭＯＳトランジスタ９０４
ｂが、同様、早くオフ状態へ移行するために、その出力
信号の立下がりを早くし、かつ立上がりを遅くするよう
にタイミングを調整する。これにより、出力ドライバ９
０４においては、オフ状態へ移行すべきＭＯＳトランジ
スタが高速でオフ状態となり、貫通電流が流れる経路が
高速で遮断され、貫通電流が生じるのを防止することが
できる。

【０００８】出力信号ＯＥがＬレベルのときには、ＮＡ
ＮＤ回路９００ｂの出力信号がＨレベル、ＮＯＲ回路９
００ｃの出力信号がＬレベルであり、出力ドライバ９０
４においては、ＭＯＳトランジスタ９０４ａおよび９０
４ｂがともにオフ状態となり、この出力回路は、ハイイ
ンピーダンス状態となる。すなわち、このデータ出力回
路は、トライステート出力回路である。

【０００９】図２３は、１ビットのデータの入力部の構
成の一例を示す図である。図２３において、入力回路
は、伝送線路９０６からの書込データとチップセレクト
信号ＣＳとを受けるＮＯＲ回路９１０と、ＮＯＲ回路９
１０の出力信号を反転して内部回路へ伝達するインバー
タ９１２を含む。チップセレクト信号ＣＳは、メモリデ
バイスが選択され、書込データを受けることが要求され
ていることを示す。ＮＯＲ回路９１０にチップセレクト
信号ＣＳを与えることにより、入力信号を活性化させる
か否かを決定し、かつ入力論理しきい値の調整により伝
送線路９０６から与えられた論理レベルの判定レベルを
調整する。次段のインバータ９１２は、ＮＯＲ回路９１
０から与えられた書込データの立上がりおよび立下がり
の遅延の調節を行なっている。ＮＯＲ回路９１０は、Ｍ
ＯＳトランジスタで構成され、ＭＯＳトランジスタのゲ
ートに伝送線路９０６からの信号およびチップセレクト
信号ＣＳを受ける。ＭＯＳトランジスタのゲートは、ゲ
ート絶縁膜により他の内部ノードから電気的に切り離さ
れている。したがって、伝送線路９０６は、電気的には
終端されておらずフローティングの状態である。

【００１０】

【発明が解決しようとする課題】データ処理システムに
おいては、メモリデバイスは、ボード上に配置され、ボ
ード上配線により相互接続される。そして、図２１に示
すデータバスＤＢはボード上配線であり、また他の制御
信号またはクロック信号などは、ボード上配線を介して
伝達される。このボート上配線は、メモリデバイスの内
部配線に比べて線幅が大きく、比較的大きな寄生インピ
ーダンスおよび寄生キャパシタンス（ボードとの間の寄
生容量等）を有する。

【００１１】図２４は、伝送線路の寄生インピーダンス
の分布を概略的に示す図である。図２４において、伝送
線路には、単位長さあたりの寄生抵抗Ｒｕ、単位長さあ
たりのインダクタンスＬｕ、および単位長さあたりの寄
生容量Ｃｕが存在する。寄生抵抗Ｒｕおよびインダクタ
ンスＬｕは直列に接続され、一方、寄生容量Ｃｕは、伝
送線路と接地ノードの間（基板との間）に接続される。
このような伝送線路におけるインピーダンスの分布の場
合、抵抗値Ｒが無視できる場合には、特性インピーダン
スＺは次式で表わされる。

【００１２】Ｚ＝√（Ｌｕ／Ｃｕ）このような特性インピーダンスを有する伝送線路の単位
長さあたりの伝搬遅延時間ｔｐｄｕは、次式で表わされ
る。

【００１３】ｔｐｄｕ＝√（Ｌｕ・Ｃｕ）図２２に示す出力回路は、特性インピーダンスＺを有す
る伝送線路を介して高速でデータを転送する必要があ
る。図２２に示す出力ドライバ９０４に含まれるＭＯＳ
トランジスタ９０４ａおよび９０４ｂのサイズ（ゲート
幅とゲート長の比）を大きく、すなわちＭＯＳトランジ
スタの等価抵抗（導通状態時のチャネル抵抗）を小さく
することにより、伝送信号のレベル遷移時間が短くな
り、データ転送速度を速くすることができる。しかしな
がら、このような高速のデータ転送を行なった場合、伝
送線路の寄生インダクタンスおよび寄生キャパシタンス
により、この出力ドライバのＭＯＳトランジスタ９０４
ａおよび９０４ｂの等価抵抗と伝送線路のインピーダン
スとをマッチングさせなければ、末端すなわちデータ入
力側で、信号の反射が生じ、リンギングが発生するとい
う問題が生じる。

【００１４】図２５は、伝送線路の反射係数および透過
係数を示す図である。図２５において、特性インピーダ
ンスＺ１を有する伝送線路９２０と特性インピーダンス
Ｚ２を有する伝送線路９２２が接続される。信号を伝送
線路９２０から９２２へ伝送する場合を示す。この伝送
線路９２０と伝送線路９２２の間の反射係数Γは、次式
で表わされる。

【００１５】Γ＝（Ｚ２−Ｚ１）／（Ｚ２＋Ｚ１）透過係数は、１＋Γで与えられる。このように、信号振
幅と反射係数Γとを乗算した振幅を有する信号が、伝送
線路９２０および９２２の境界部で反射される。反射係
数Γが正の場合は、同相の反射が生じ、負の場合には逆
相の反射が生じる。

【００１６】図２６に示すように、特性インピーダンス
Ｚが５０Ωであり、全体の信号伝搬遅延時間Ｔｄが３ｎ
ｓである伝送線路９２４を介して、図２２に示す出力ド
ライバ９０４から信号を伝送する場合を考える。出力ド
ライバ９０４に含まれるＭＯＳトランジスタ９０４ａお
よび９０４ｂは、等価抵抗（導通時のチャネル抵抗）が
Ｒである。伝送線路９２４は、信号受信側の入力初段の
ＭＯＳトランジスタ９２６のゲートに接続される。入力
ＭＯＳトランジスタ９２６の入力インピーダンスは無限
大である。出力段ＴＡにおける反射係数ΓＡは、次式で
表わされる。

【００１７】ΓＡ＝（Ｒ−Ｚ）／（Ｒ＋Ｚ）一方、伝送線路９２４の信号受信側末端ＴＢにおける反
射係数ΓＢは、次式で表わされる。

【００１８】ΓＢ＝（∞−Ｚ）／（∞＋Ｚ）＝１この図２６に示す信号伝送線路の送信側末端部Ａおよび
受信側末端部Ｂにおける信号波形を図２７および図２８
に示す。図２７（Ａ）および（Ｂ）は、Ｒ＜Ｚの条件下
における信号送信側末端ＴＡおよび信号受信側末端ＴＢ
における信号波形を示す図である。まず、信号出力時、
信号送信側末端ＴＡの電位は、ＭＯＳトランジスタ９０
４ａの等価抵抗Ｒと伝送線路９２４の特性インピーダン
スＺとの抵抗分割により決定される電位レベルとなる。
この電位が伝送線路９２４を伝搬し、伝送線路９２４の
伝搬時間Ｔｄ経過後にデータ受信側末端ＴＢに到達す
る。データ受信側末端ＴＢにおいて、反射係数ΓＢ＝１
で反射が起こり、その信号振幅が２倍となる。反射波
は、さらに、伝搬時間Ｔｄ経過後データ送信側末端ＴＡ
に到達し、反射係数ΓＡで反射が生じ、この反射波の振
幅が低下する（逆相の反射）。この反射波が再び伝搬時
間Ｔｄ経過後信号受信側末端ＴＢに到達し、全反射信号
によりその低下幅が２倍となり、再び信号送信側末端Ｔ
Ａに伝送される。以降、この動作が繰返される。

【００１９】したがって、特性インピーダンスＺが、Ｍ
ＯＳトランジスタ９０４ａの等価抵抗Ｒよりも大きい場
合には、信号受信側末端ＴＢにおいてリンギングが生じ
る。このリンギングが、Ｈレベルを判定する最低レベル
ＶＩＨｍｉｎを超えて変化した場合、信号受信側では、
正確な信号の論理レベルを判定することができず、この
リンギングが安定化するまで入力信号論理レベル判定を
待ち合わせる必要がある。信号の立下がり時にも同様リ
ンギングが発生する。

【００２０】したがって、出力ドライバ９０４において
出力ＭＯＳトランジスタ９０４ａおよび９０４ｂの等価
抵抗Ｒを小さくし、大きな電流駆動力で伝送線路９２４
を駆動した場合、この線路受信末端側において大きなリ
ンギクングが生じる。出力ドライバ９０４においてＭＯ
Ｓトランジスタ９０４ｂがオン状態となった場合には、
接地電圧レベルを超えて低下するアンダーシュートによ
るリンギングが同様生じる。

【００２１】図２８は、信号伝送線路９２７の特性イン
ピーダンスＺよりも、出力ドライバ９０４の出力ＭＯＳ
トランジスタ９０４ａおよび９０４ｂの等価抵抗Ｒが大
きい場合の信号送信側末端ＴＡおよび信号受信側末端Ｔ
Ｂの信号波形を示す図である。信号送受信系の関係は、
図２６に示すものと同じである。図２８に示すように、
特性インピーダンスＺよりも等価抵抗Ｒが大きい場合、
まず信号送信側末端ＴＡにおいて、等価抵抗Ｒと特性イ
ンピーダンスＺの抵抗分割により決定される電位レベル
の信号が出力される。この電位が、信号受信側末端ＴＢ
に伝達され、反射係数ΓＢ＝１で反射され、その振幅が
２倍となる。この反射幅が再び時間Ｔｄ経過後、信号送
信側末端ＴＡに伝達され、再び反射係数ΓＡで反射され
る。このとき、反射係数ΓＡは、正であり、同相の反射
が生じ、信号送信側末端ＴＡにおいて、信号電圧レベル
が上昇する。以降、この反射を繰返すことにより、信号
受信側末端Ｂにおいて、徐々にその信号電圧レベルが上
昇する。図２８に示す場合には、リンギングは生じず、
信号受信側末端ＴＢにおいて入力信号の電圧レベルが徐
々に上昇している。しかしながら、等価抵抗Ｒが大きい
ため、出力ドライバ９０４ａの電流駆動力は小さく（サ
イズが小さく）、この伝送線路９２４を高速で駆動する
ことができず、高速の信号伝送を行なうことができなく
なるという問題が生じる。

【００２２】すなわち、このリンギングの発生を防止す
るために出力ドライバ９０４に含まれるＭＯＳトランジ
スタ９０４ａおよび９０４ｂの等価抵抗Ｒを大きくした
場合信号のレベル遷移時間が長くなり、伝送線路９０６
を介しての信号転送レートを大きくすることができず、
高速動作する処理システムを構築することができなくな
るという問題が生じる。

【００２３】データ受信側伝送路末端ＴＢにおけるリン
ギングを防止するために等価抵抗Ｒを伝送線路９２４の
特性インピーダンスＺにマッチングさせ（Ｒ＝Ｚ）、デ
ータ送信側伝送路末端ＴＢにおける反射係数ΓＡを０と
し、データ受信側伝送路末端Ｂでの反射係数ΓＢを１と
することにより、リンギングの発生を防止することがで
きる。しかしながら、このようなインピーダンスマッチ
ングを実現した場合、出力ＭＯＳトランジスタ９０４ａ
および９０４ｂの等価抵抗Ｒが大きくなり、出力ＭＯＳ
トランジスタ９０４ａおよび９０４ｂの電流駆動力は小
さくなるため、立上がりおよび立下がりの急峻な信号を
送ることができなくなる。したがって、図２９に示すよ
うに、立上がりおよび立下がりの鈍った信号を送信／受
信する必要が生じ、この信号が所定の論理レベルを超え
るまで、入力信号の論理判定を待ち合わせる（時間ｔ
ｄ）必要が生じ、高速のデータ／信号転送を実現するこ
とができなくなるという問題が生じる。すなわち、信号
のデータ／信号のレベルの遷移時間が長く、応じて伝送
線路における信号／データの転送レートを大きくするこ
とができない。

【００２４】この問題を解決するためにいくつかの高速
入出力インタフェースが提案されているが、未だいずれ
も根本的な解決には至っていない。

【００２５】図３０（Ａ）は、従来の高速入出力インタ
フェースの構成を概略的に示す図である。図３０（Ａ）
において、送信側デバイス９３０と受信側デバイス９４
０は、相補信号を伝達する伝送線路９３２および９３４
により結合される。これらの伝送線路９３２および９３
４上には、電源電圧ＶＣＣと接地電圧ＧＮＤの間で変化
する信号が伝達される。

【００２６】送信側デバイス９３０は、内部回路から与
えられた信号の論理を、相補信号を生成するように変換
する出力論理変換回路９３０ａと、出力論理変換回路９
３０ａの出力信号に従って伝送線路９３２を駆動する出
力ドライブ回路９３０ｂと、出力論理変換回路９３０ａ
から出力信号に従って伝送線路９３４を駆動する出力ド
ライブ回路９３０ｃを含む。これらの出力ドライブ回路
９３０ｂおよび９３０ｃは、互いに相補な信号を伝送線
路９３２および９３４上に伝達する。

【００２７】受信側デバイス９４０は、これらの伝送線
路９３２および９３４を介して伝送される相補信号を差
動増幅して論理レベルを判定して内部回路へ信号を与え
る差動センス回路９４０ａを含む。

【００２８】すなわち、相補信号を伝送線路９３２およ
び９３４を介して伝送し、これらの相補信号を受信側デ
バイス９４０においては差動センス回路９４０ａにより
差動センスすることにより、小振幅信号を伝達すること
が可能となり、高速の信号転送を実現することを図る。

【００２９】しかしながら、このような高速入出力イン
タフェースの構成においても、インピーダンスマッチン
グがとれていない場合には、受信側デバイスの入力部に
おいてリンギングが発生する。したがって、図３０
（Ｂ）に示すように、差動センス回路９４０ａの入力段
でリンギングが発生し、これらの相補信号の論理レベル
が反転した場合、差動センス回路９４０ａにおいて入力
信号の論理レベルの誤判定が生じ、誤った内部信号が生
成される可能性がある。したがって、このような高速入
出力インタフェースにおいても、リンギングが十分に減
衰した安定な状態で論理レベルの判定を行なう必要があ
り、高速の入出力インタフェースを確立するのが困難と
なる。

【００３０】上述のようなリンギングの問題は、通常の
メモリシステムおよびデータ処理システムに限定され
ず、他の信号を高速で伝達するシステムにおいて生じ
る。またメモリデバイスについても、データのみなら
ず、クロック信号、制御信号およびアドレス信号などの
伝送においても、同様リンギングの問題が生じる。

【００３１】それゆえ、この発明の目的は、送信信号の
レベル遷移時間を短縮してもリンギングを生じることの
ない入出力インタフェース回路を備える半導体装置およ
びこれを用いたシステムを提供することである。

【００３２】この発明の他の目的は、簡易な回路構成
で、高速で信号の伝送を行なうことのできる、高速動作
するシステムを実現する入出力インタフェース回路を備
える半導体装置を提供することである。

【００３３】

【課題を解決するための手段】この発明は、要約すれ
ば、１つの信号伝送のために、送信信号を伝送する正規
信号線と、この正規信号線と同一の信号伝達特性を有
し、かつ正規信号と相補な信号を伝達する第１および第
２のダミー信号線とを組として配設する。

【００３４】すなわち、請求項１に係る半導体装置シス
テムは、第１の半導体装置と第２の半導体装置とに結合
され、少なくとも第１および第２の半導体装置の一方か
ら他方へデジタル信号を伝達するための第１の信号線
と、この第１の信号線と同一の信号伝達特性を有し、デ
ジタル信号と相補な第１のダミー信号をデジタル信号と
同一方向に伝達する第１のダミー信号線と、第１の信号
線と同一の信号伝達特性を有し、デジタル信号と相補な
第２のダミー信号をデジタル信号と同一方向に伝達する
第２のダミー信号線を備える。これら第１の信号線なら
びに第１および第２のダミー信号線は組をなして配設さ
れる。

【００３５】請求項２に係る半導体装置システムは、請
求項１のシステムにおいて、第１のダミー信号はデジタ
ル信号とその信号変化範囲の電圧レベルが異なり、また
第２のダミー信号は、デジタル信号および第１のダミー
信号とその信号変化範囲の電圧レベルが異なる。

【００３６】請求項３に係る半導体装置システムは、請
求項１のシステムにおいて、第１および第２の半導体装
置の少なくとも一方が、デジタル信号が第１の方向に変
化するとき第１の信号線と第１のダミー信号線とを結合
し、かつデジタル信号が第１の方向と逆の第２の方向に
変化するとき第１の信号線と第２のダミー信号線とを結
合するための手段を備える。

【００３７】請求項４に係る半導体装置システムは、請
求項３のシステムにおいて、第１および第２の半導体装
置の少なくとも一方がさらに、デジタル信号が第１の方
向に変化するとき第１の信号線と第２のダミー信号線と
を切離し、かつデジタル信号が第２の方向に変化すると
き第１の信号線と第１のダミー信号線とを切離すための
手段を備える。

【００３８】請求項５に係る半導体装置システムは、請
求項１のシステムにおいて、デジタル信号が第１の電圧
とこれより高い第２の電圧の間で変化し、第１のダミー
信号は、第２の電圧よりも高い第３の電圧レベルと第２
の電圧レベルの間で変化し、かつ第２のダミー信号は第
１の電圧よりも低い第４の電圧と第１の電圧レベルの間
で変化する。

【００３９】請求項６に係る半導体装置システムは、請
求項１のシステムにおいて、第１および第２の半導体装
置の少なくとも一方は、第１の信号線上のデジタル信号
に応答して第１および第２のダミー信号線を相補的に第
１の信号線に電気的に結合するための手段を備える。

【００４０】請求項７に係る半導体装置システムは、請
求項１のシステムにおいて、第１および第２の半導体装
置の少なくとも一方が、内部信号に従ってデジタル信号
を生成して第１の信号線上に出力する正規出力回路と、
内部信号に応答してデジタル信号と相補な信号を生成し
て第１のダミー信号として第１のダミー信号線上に出力
する第１のダミー出力回路と、内部信号に応答してデジ
タル信号と相補な信号を生成して第２のダミー信号とし
て第２のダミー信号線上に出力するための第２のダミー
出力回路とを備える。

【００４１】請求項８に係る半導体装置システムは、請
求項７のシステムにおいて、デジタル信号ならびに第１
および第２のダミー信号の振幅は同じであり、正規出力
回路は、第１の信号線を第１の電圧レベルに駆動するた
めの第１のトランジスタと、この第１の信号線を第２の
電圧レベルに駆動するための第２のトランジスタとを含
み、第１のダミー出力回路は、第１のトランジスタの導
通時導通し、第１のダミー信号線を第１の信号線と逆の
方向に駆動するための第１のダミー出力トランジスタを
含み、第２のダミー出力回路は第２のトランジスタの導
通時導通し、第２のダミー信号線を第１の信号線と逆の
方向に駆動するための第２のダミー出力トランジスタを
含む。第１のトランジスタと第１のダミートランジスタ
の等価抵抗は互いに等しく、かつ第２のトランジスタと
第２のダミートランジスタの等価抵抗は互いに等しい。

【００４２】請求項９に係る半導体装置システムは、請
求項７のシステムにおいて、正規出力回路は、第１の信
号線を第１の電圧レベルに駆動するための第１の出力ト
ランジスタと、第１の信号線を第１の電圧レベルと異な
る第２の電圧レベルに駆動するための第２の出力トラン
ジスタとを含む。第１のダミー出力回路は、第２の出力
トランジスタの導通時導通し、第１のダミー信号線を第
１の信号線と逆の方向に駆動する第１のダミー出力トラ
ンジスタを含み、第２のダミー出力回路は、第１の出力
トランジスタの導通時導通し、第２のダミー信号線を第
１の信号線と逆の方向に駆動する第２のダミー出力トラ
ンジスタを含む。第１および第２のダミートランジスタ
各々の等価抵抗は、対応のダミー信号線の特性インピー
ダンスに等しい。

【００４３】請求項１０に係る半導体装置システムは、
請求項７のシステムにおいて、正規出力回路が、第１の
信号線を第１の電圧レベルに駆動するための第１のトラ
ンジスタと、第１の信号線を第２の電圧レベルに駆動す
るための第２のトランジスタとを含む。第１のダミー出
力回路は、第１のトランジスタの導通時導通し、第１の
ダミー信号線を第１の信号線と逆の方向に駆動する第１
のダミー出力トランジスタを含む。第２のダミー出力回
路は第２のトランジスタの導通時導通し、第２のダミー
信号線を第１の信号線と逆の方向に駆動する第２のダミ
ー出力トランジスタを含む。デジタル信号は第１の振幅
ＡＭＢを有し、第１のダミー信号は第２の振幅ＡＭＡを
有し、かつ第２のダミー信号は第３の振幅ＡＭＣを有
し、第１の信号線は第１の特性インピーダンスＺを有す
る。また、第１および第２のトランジスタは等価抵抗Ｒ
ＰＢ，ＲＭＢをそれぞれ有し、また第１および第２のダ
ミー出力トランジスタは、第３および第４の等価抵抗Ｒ
ＮＡおよびＲＰＣを有する。これらのパラメータは以下
の関係を満たす。

【００４４】（ｉ）ＡＭＡ＞ＡＭＢのとき；ＡＮＢ・（Ｚ−ＲＰＢ）／（Ｚ＋ＲＰＢ）＜ＡＭＢ・
（Ｚ−ＲＮＡ）／（Ｚ＋ＲＮＡ）、かつＡＭＢ・（Ｚ−
ＲＰＢ）²／（Ｚ＋ＲＰＢ）²＞ＡＭＡ・（Ｚ−ＲＮＡ）
²／（Ｚ＋ＲＮＡ）｝² （ｉｉ）ＡＭＡ＞ＡＭＢのとき；ＡＭＢ・（Ｚ−ＲＰＢ）／（Ｚ＋ＲＰＢ）＞ＡＭＡ・
（Ｚ−ＲＮＡ）／（Ｚ＋ＲＮＡ）、かつＡＭＢ・（Ｚ−
ＲＰＢ）²／（Ｚ＋ＲＰＢ）²＜ＡＭＡ・（Ｚ−ＲＮＡ）
²／（Ｚ＋ＲＮＡ）²、（ｉｉｉ）ＡＭＢ＞ＡＭＣのとき；ＡＭＣ・（Ｚ−ＲＰＣ）／（Ｚ＋ＲＰＣ）＜ＡＭＢ・
（Ｚ−ＲＮＢ）／（Ｚ＋ＲＮＢ）、かつＡＭＣ・（Ｚ−
ＲＰＣ）²／（Ｚ＋ＲＰＢ）²＞ＡＭＢ・（Ｚ−ＲＮＢ）
²／（Ｚ＋ＲＮＢ）²、（ｉｖ）ＡＭＢ＜ＡＭＣのとき；ＡＭＣ・（Ｚ−ＲＰＣ）／（Ｚ＋ＲＰＣ）＞ＡＭＢ・
（Ｚ−ＲＮＢ）／（Ｚ＋ＲＮＢ）、かつＡＭＣ・（Ｚ−
ＲＰＣ）²／（Ｚ＋ＲＰＣ）²＜ＡＭＢ・（Ｚ−ＲＮＢ）
²／（Ｚ＋ＲＮＢ）²。

【００４５】請求項１１に係る半導体装置システムは、
請求項７のシステムにおいて、正規出力回路が内部信号
と出力タイミング信号とに従ってデジタル信号を生成す
る手段を含み、第１のダミー出力回路は、内部信号およ
び出力タイミング信号の電圧レベルを変換するための第
１のレベル変換回路と、第１のレベル変換回路の出力信
号に従って第１のダミー信号を生成する手段とを含む。
第２のダミー出力回路は、内部信号および出力タイミン
グ信号の電圧レベルを変換するための第２のレベル変換
回路と、第２のレベル変換回路の出力信号に従って第２
のダミー信号を生成する手段とを含む。

【００４６】請求項１２に係る半導体装置システムは、
請求項７のシステムにおいて、正規出力回路は、内部信
号と出力タイミング信号とに従って内部デジタル信号を
生成する論理決定手段と、この論理決定手段からの内部
デジタル信号に従ってデジタル信号を生成して第１の信
号線上に伝達する手段とを含む。第１のダミー出力回路
は論理決定手段の出力信号の電圧レベルを変換するため
の第１のレベル変換回路と、第１のレベル変換回路の出
力信号に従って第１のダミー信号を生成する手段を含
む。第２のダミー出力回路は論理決定手段の出力信号の
電圧レベルを変換するための第２のレベル変換回路と、
第２のレベル変換回路の出力信号に従って第２のダミー
信号を生成する手段を含む。

【００４７】請求項１３に係る半導体装置システムは、
請求項３のシステムにおいて、結合手段が、デジタル信
号に応答して第１の信号線および第１のダミー信号線を
同一導電型の第１のスイッチングトランジスタをそれぞ
れ介して入力回路手段に結合する内部ノードに結合し、
かつこのデジタル信号に応答して第１の信号線および第
２のダミー信号線を同一導電型の第２のスイッチングト
ランジスタをそれぞれ介して内部ノードに結合するため
の手段を含む。第１および第２のスイッチングトランジ
スタは互いに相補的に導通する。

【００４８】請求項１４に係る半導体装置システムは、
請求項３のシステムにおいて、デジタル信号が、第１お
よび第２の電圧レベルの間で変化し、第１のダミー信号
が第２の電圧レベルとこの第２の電圧レベルよりも高い
第３の電圧レベルの間で変化し、第２のダミー信号が第
１の電圧レベルとこの第１の電圧レベルよりも低い第４
の電圧レベルの間で変化する。結合手段は、第１の信号
線に結合され、デジタル信号を第３および第４の電圧レ
ベルの間で変化する信号に変換するレベル変換回路と、
このレベル変換手段の出力信号に応答して第１のダミー
信号線と第１の信号線とを結合する第１のスイッチング
トランジスタと、このレベル変換回路の出力信号に応答
して第２のダミー信号線と第１の信号線とを結合する第
２のスイッチングトランジスタとを含む。これら第１お
よび第２のスイッチングトランジスタは、互いに相補的
に導通する。

【００４９】請求項１５に係る半導体装置システムは、
請求項３のシステムにおいて、デジタル信号が第１およ
び第２の電圧レベルの間で変化し、第１のダミー信号が
第２の電圧レベルとこの第２の電圧レベルよりも高い第
３の電圧レベルの間で変化する。第２のダミー信号は第
１の電圧レベルとこの第１の電圧レベルよりも低い第４
の電圧レベルの間で変化する。結合手段は、このデジタ
ル信号を受けるように結合され、受けたデジタル信号を
第３の電圧レベルと第１の電圧レベルの間で変化する信
号に変換する第１のレベル変換回路と、デジタル信号を
第２および第４の電圧レベルの間で変化する信号に変換
する第２のレベル変換回路と、第１のレベル変換手段の
出力信号に応答して第１のダミー信号線を第１の信号線
に結合する第１のスイッチング素子と、第２のレベル変
換回路の出力信号に応答して第１の信号線を第２のダミ
ー信号線に電気的に結合する第２のスイッチング素子を
含む。これら第１および第２のスイッチング素子は互い
に相補的に導通する。

【００５０】請求項１６に係る半導体装置は、内部信号
に従ってデジタル信号を生成して第１の信号線に出力す
るための正規出力回路と、内部信号に応答してデジタル
信号と相補な信号を生成して第１のダミー信号として第
１のダミー信号線上に出力する第１のダミー出力回路
と、内部信号に応答してデジタル信号と相補な信号を生
成して第２のダミー信号として第２ダミー信号線上に出
力する第２のダミー出力回路とを備える。第１の信号
線、第１のダミー信号線および第２のダミー信号線は同
一の信号伝達特性を有する。

【００５１】請求項１７に係る半導体装置は、請求項１
６の装置において、第１のダミー信号はデジタル信号と
信号変化範囲の電圧レベルが異なり、第２のダミー信号
はデジタル信号および第１のダミー信号と信号変化範囲
の電圧レベルが異なる。

【００５２】請求項１８に係る半導体装置は、請求項１
６の装置において、第１の信号、第１のダミー信号およ
び第２のダミー信号の振幅が同じである。正規出力回路
は、第１の信号線を第１の電圧レベルに駆動するための
第１のトランジスタと、第１の信号線を第２の電圧レベ
ルに駆動するための第２のトランジスタとを含む。第１
のダミー出力回路は、第１のトランジスタの導通時導通
し第１のダミー信号線を第１の信号線と逆の方向に駆動
する第１のダミー出力トランジスタを含む。第２のダミ
ー出力回路は、第２のトランジスタの導通時導通し、第
２のダミー信号線を第１の信号線と逆の方向に駆動する
第２のダミー出力トランジスタを含む。第１のトランジ
スタと第１のダミートランジスタの等価抵抗は互いに等
しく、かつ第２のトランジスタと第２のダミートランジ
スタの等価抵抗は互いに等しい。

【００５３】請求項１９に係る半導体装置は、請求項１
６の装置において、正規出力回路は、第１の信号線を第
１の電圧レベルに駆動するための第１のトランジスタ
と、第１の信号線を第２の電圧レベルに駆動するための
第２のトランジスタとを含む。第１のダミー出力回路
は、第２のトランジスタの導通時導通し、第１のダミー
信号線を第１の信号線と逆の方向に駆動する第１のダミ
ー出力トランジスタを含み、第２のダミー出力回路は、
第１のトランジスタの導通時導通し、第２のダミー信号
線を第１の信号線と逆方向に駆動する第２のダミー出力
トランジスタを含み、第１のダミートランジスタと第２
のダミートランジスタの等価抵抗は対応のダミー信号線
の特性インピーダンスに等しい。

【００５４】請求項２０に係る半導体装置は、請求項１
６の装置において、正規出力回路は、第１の信号線を第
１の電圧レベルに駆動するための第１のトランジスタ
と、第１の信号線を第２の電圧レベルに駆動するための
第２のトランジスタとを含む。第１のダミー出力回路は
第１のトランジスタの導通時導通し、第１のダミー信号
線を第１の信号線と逆の方向に駆動する第１のダミー出
力トランジスタを含む。第２のダミー出力回路は第２の
トランジスタの導通時導通し、第２のダミー信号線を第
１の信号線と逆の方向に駆動する第２のダミー出力トラ
ンジスタを含む。デジタル信号は第１の振幅ＡＭＢを有
し、第１のダミー信号は第２の振幅ＡＭＡを有し、かつ
第２のダミー信号は第３の振幅ＡＭＣを有し、第１の信
号線は特性インピーダンスＺを有する。これらのパラメ
ータは以下の関係を満たす：（ａ）ＡＭＡ＞ＡＭＢのとき；ＡＭＢ・（Ｚ−ＲＰＢ）／（Ｚ＋ＲＰＢ）＜ＡＭＡ・
（Ｚ−ＲＮＡ）／（Ｚ＋ＲＮＡ）、かつＡＭＢ・（Ｚ−
ＲＰＢ）²／（Ｚ＋ＲＰＢ）²＞ＡＭＡ・（Ｚ−ＲＮＡ）
²／（Ｚ＋ＲＮＡ）²、（ｂ）ＡＭＡ＜ＡＭＢのとき；ＡＭＢ・（Ｚ−ＲＰＢ）／（Ｚ＋ＲＰＢ）＞ＡＭＡ・
（Ｚ−ＲＮＡ）／（Ｚ＋ＲＮＡ）、かつＡＭＢ・（Ｚ−
ＲＰＢ）²／（Ｚ＋ＲＰＢ）²＜ＡＭＡ・（Ｚ−ＲＮＡ）
²／（Ｚ＋ＲＮＡ）²、（ｃ）ＡＭＢ＞ＡＭＣのとき；ＡＭＣ・（Ｚ−ＲＰＣ）／（Ｚ＋ＲＰＣ）＜ＡＭＢ・
（Ｚ−ＲＮＢ）／（Ｚ＋ＲＮＢ）、かつＡＭＣ・（Ｚ−
ＲＰＣ）²／（Ｚ＋ＲＰＣ）²＞ＡＭＢ・（Ｚ−ＲＮＢ）
²／（Ｚ＋ＲＮＢ）²、（ｄ）ＡＭＢ＜ＡＭＣのとき；ＡＭＣ・（Ｚ−ＲＰＣ）／（Ｚ＋ＲＰＣ）＞ＡＭＢ・
（Ｚ−ＲＮＢ）／（Ｚ＋ＲＮＢ）、かつＡＭＣ・（Ｚ−
ＲＰＣ）²／（Ｚ＋ＲＰＣ）²＜ＡＭＢ・（Ｚ−ＲＮＢ）
²／（Ｚ＋ＲＮＢ）²。

【００５５】ここで、ＲＰＢおよびＲＮＢは、第１およ
び第２のトランジスタの等価抵抗を示し、ＲＮＡおよび
ＲＰＣは、それぞれ第１および第２のダミートランジス
タの等価抵抗を示す。

【００５６】請求項２１に係る半導体装置は、請求項１
６の装置において、正規出力回路は内部信号と出力タイ
ミング信号とに従ってデジタル信号を生成する手段を含
む。第１のダミー出力回路は内部信号および出力タイミ
ング信号の電圧レベルを変換するための第１のレベル変
換回路と、第１のレベル変換回路の出力信号に従って第
１のダミー信号を生成する手段を含む。第２のダミー出
力回路は内部信号および出力タイミング信号の電圧レベ
ルを変換するための第２のレベル変換回路と、第２のレ
ベル変換回路の出力信号に従って第２のダミー信号を生
成する手段を含む。

【００５７】請求項２２に係る半導体装置は、請求項１
６の装置において、正規出力回路が、内部信号と出力タ
イミング信号とに従って内部デジタル信号を生成する論
理決定手段と、この論理決定手段の出力信号に従ってデ
ジタル信号を生成して出力する手段を含む。第１のダミ
ー出力回路は、論理決定手段の出力信号の電圧レベルを
変換するための第１のレベル変換回路と、この第１のレ
ベル変換回路の出力信号に従って第１のダミー信号を生
成する手段を含む。第２のダミー出力回路は、論理決定
手段の出力信号の電圧レベルを変換するための第２のレ
ベル変換回路と、第２のレベル変換回路の出力信号に従
って第２のダミー信号を生成する手段を含む。

【００５８】請求項２３に係る半導体装置は、第１の信
号線を介して与えられるデジタル信号に結合される正規
入力ノードと、この第１の信号線と同じ信号伝達特性を
有する第１のダミー信号線に結合される第１のダミー入
力ノードと、第１の信号線と同一の信号伝達特性を有す
る第２のダミー信号線に結合される第２のダミー入力ノ
ードと、第１の信号線から正規入力ノードに与えられる
デジタル信号が第１の方向に変化するとき第１の信号線
と第１のダミー信号線とを電気的に結合し、かつこのデ
ジタル信号が第１の方向と逆の第２の方向に変化すると
き第１の信号線と第２のダミー信号線とを電気的に結合
するための手段を備える。

【００５９】請求項２４に係る半導体装置は、請求項２
３の装置がさらに、デジタル信号が第１の方向に変化す
るとき第１の信号線と第２のダミー信号線とを電気的に
切離し、かつデジタル信号が第１の方向と逆の第２の方
向に変化するとき第１の信号線と第１のダミー信号線と
を電気的に切離す手段を備える。

【００６０】請求項２５に係る半導体装置は、請求項２
３の装置において、結合手段が、デジタル信号に応答し
て第１の信号線および第１のダミー信号線を同一導電型
のスイッチングトランジスタをそれぞれ介して入力回路
に結合する内部ノードに結合し、かつデジタル信号に応
答して第１の信号線および第２のダミー信号線を同一導
電型の第２のスイッチングトランジスタをそれぞれ介し
て内部ノードに結合するための手段を含む。これらの第
１および第２のスイッチングトランジスタは互いに相補
的に導通する。

【００６１】請求項２６に係る半導体装置は、請求項２
３の装置において、デジタル信号が第１および第２の電
圧レベルの間で変化し、第１のダミー信号が第２の電圧
レベルとこの第２の電圧レベルよりも高い第３の電圧レ
ベルの間で変化する。第２のダミー信号は第１の電圧レ
ベルとこの第１の電圧レベルよりも低い第４の電圧レベ
ルの間でデジタル信号と相補的に変化する。第１のダミ
ー信号もデジタル信号と相補的に変化する。結合手段
は、正規入力ノードに与えられるデジタル信号を第３の
電圧レベルと第４の電圧レベルの間で変化する信号に変
換するレベル変換回路と、レベル変換回路の出力信号に
応答して、第１のダミー信号線を第１の信号線に電気的
に結合する第１のスイッチング素子と、レベル変換回路
の出力信号に応答して第１の信号線を第２のダミー信号
線に電気的に結合する第２のスイッチングトランジスタ
とを備える。第１および第２のスイッチングトランジス
タは、互いに相補的に導通する。

【００６２】請求項２７に係る半導体装置は、請求項２
３の装置において、デジタル信号が第１および第２の電
圧レベルの間で変化し、第１のダミー信号が第２の電圧
レベルとこの第２の電圧レベルよりも高い第３の電圧レ
ベルの間で変化し、第２のダミー信号が第１の電圧レベ
ルとこの第１の電圧レベルより低い第４の電圧レベルの
間で変化する。結合手段は、デジタル信号を第１の電圧
レベルおよび第３の電圧レベルの間で変化する信号に変
換する第１のレベル変換回路と、デジタル信号を第２お
よび第４の電圧レベルの間で変化する信号に変換する第
２のレベル変換回路と、第１のレベル変換回路の出力信
号に応答して第１のダミー信号線と第１の信号線とを電
気的に結合する第１のスイッチング素子と、第２のレベ
ル変換回路の出力信号に応答して第１の信号線と第２の
ダミー信号線とを電気的に結合するための第２のスイッ
チング素子とを含む。これら第１および第２のスイッチ
ング素子は、互いに相補的に導通する。また、第１およ
び第２のダミー信号はデジタル信号と相補な信号であ
る。

【００６３】伝送線路は長さおよび電気的特性が等しい
同一の信号伝達特性を有する場合、そのリンギング特性
は等しくなる。反射係数が同じであり、信号伝搬遅延時
間も等しくなる。この特性を利用することにより、送信
すべきデジタル信号と相補な信号を伝達する第１および
第２のダミー信号線を並設する。これにより、信号受信
側デバイスにおいては、第１および第２のダミー信号線
を選択的に正規信号線に電気的に結合することにより、
逆方向のリンギングを相殺させることができ、デジタル
信号の不要なリンギングを打ち消すことができる。これ
により、リンギングの発生を抑制して、高速の信号転送
を実現することができる。

【００６４】

【発明の実施の形態】［実施の形態１］図１（Ａ）は、
この発明の実施の形態１に従う入出力インタフェース回
路を備える半導体装置システムの構成を概略的に示す図
である。図１（Ａ）においては、送信側デバイス１と受
信側デバイス２の間に、正規データＴＮＤを伝達する正
規データ伝送線路３と、この正規データＮＤＴと相補的
に変化する第１のダミーデータＤＤ１を伝送するダミー
データ伝送線路４と、正規データＮＤＴと相補的に変化
する第２のダミーデータＤＤ２を伝達するダミーデータ
伝送線路５が設けられる。正規データＮＤＴは電源電圧
ＶＣＣと接地電圧ＧＮＤの間で変化し、第１のダミーデ
ータＤＤ１は、高電圧ＶＰＰ（＝２・ＶＣＣ）と電源電
圧ＶＣＣの間で変化する。第２のダミーデータＤＤ２
は、接地電圧ＧＮＤと負電圧ＶＢＢ（＝−ＶＣＣ）の間
で変化する。したがって、正規データＮＤＴとダミーデ
ータＤＤ１およびＤＤ２の振幅はすべて等しくＶＣＣで
ある。なお、以下の説明においては、伝送される信号と
してデータを一例として説明するが、この伝送される信
号はデータの他に、動作タイミングを与えるクロック信
号ＣＬＫまたは種々の制御信号であってもよい。

【００６５】送信側デバイス１は、ダミーデータ伝送線
路４を駆動する入出力ドライバ１ａと、正規データ伝送
線路３を駆動する正規出力ドライバ１ｂと、ダミーデー
タ伝送線路５をドライブするダミー出力ドライバ１ｃ
と、内部回路から与えられる内部信号に従ってこれらの
出力ドライバ１ａ−１ｃを駆動する出力レベル変換回路
１ｄを含む。この出力レベル変換回路１ｄは、内部回路
から与えられる内部データ（およびタイミング信号）を
受けてそれぞれレベル変換を行なって、正規出力ドライ
バ１ｂへ与えられる信号と同期しかつ相補的に変化する
ダミー信号を生成してダミー出力ドライバ１ａおよび１
ｃへ与える。したがって、ダミーデータ伝送線路４およ
び５には、正規データ伝送線路３を介して伝達される正
規データＮＤと同期しかつ相補的に変化するダミーデー
タＤＤ１およびＤＤ２が伝達される。これらのダミーデ
ータ伝送線路４および５と正規データ伝送線路３は、配
線長、信号伝搬時間、特性インピーダンス、および伝送
信号振幅などの伝送線路の条件（信号伝達特性）はすべ
て等しく、リンギング特性は互いに等しい。

【００６６】受信側デバイス２は、正規データ伝送線路
３および５に結合され、選択的に正規データ伝送線路３
をダミーデータ伝送線路４または５に接続するスイッチ
ング回路２ａを含む。このスイッチング回路２ａは、正
規データＮＤＴが電源電圧ＶＣＣレベルから接地電圧Ｇ
ＮＤレベルに立下がるときには、ダミーデータ伝送線路
４を正規データ伝送線路３から切離し、この正規データ
伝送線路３とダミーデータ伝送線路５とを電気的に接続
する。またスイッチング回路２ａは、正規データＮＤＴ
が接地電圧ＧＮＤレベルから電源電圧ＶＣＣレベルに立
上がるときには、ダミーデータ伝送線路５を正規データ
伝送線路３から切離し、かつ正規データ伝送線路３をダ
ミーデータ伝送線路４に電気的に接続する。したがって
ダミーデータ伝送線路４および５は、相補的にスイッチ
ング回路２ａにより正規データ伝送線路３に電気的に結
合される。

【００６７】図１（Ｂ）は、この受信側デバイス２の入
力信号波形を示す。ＷＡ、ＷＢおよびＷＣがそれぞれダ
ミーデータＤＤ１、正規データＮＤＴおよびダミーデー
タＤＤ２の受信波形を示す。

【００６８】先に説明したように、データ伝送線路３−
５の信号伝達特性はすべて等しくされており、これらの
リンギング特性は等しい。したがって受信側デバイス２
においてスイッチング回路２ａを用いてリンギングを打
ち消すようにダミーデータ伝送線路４および５を選択的
に正規データ伝送線路３に電気的に結合することにより
レベル遷移時間の短いデータ信号波形であってもリンギ
ングを打ち消すことができる。

【００６９】すなわち、図１（Ｂ）に示すように、正規
データＮＤＴが接地電圧ＧＮＤから電源電圧ＶＣＣレベ
ルに立上がるときには、この正規データ伝送線路３は、
ダミーデータ伝送線路４に電気的に結合され、ダミーデ
ータ伝送線路５から電気的に切離される。ダミーデータ
ＤＤ１は、正規データ伝送線路３上を伝達される正規デ
ータＮＤＴとは相補なデータ信号であり、したがってリ
ンギングが逆相で発生する。したがってこれらのダミー
データ伝送線路４および正規データ伝送線路３を電気的
に接続することにより、正規データＮＤＴの立上がり時
に発生するリンギングを相殺することができる。

【００７０】また、正規データＮＤＴが電源電圧ＶＣＣ
レベルから接地電圧ＧＮＤレベルに立下がるときには、
この正規データ伝送線路３をダミーデータ伝送線路５に
電気的に結合しかつダミーデータ伝送線路４から電気的
に切離す。この場合、正規データＮＤＴとダミーデータ
ＤＤ２の振幅が同じであるため、逆相で同じ振幅のリン
ギングが発生し、これらのリンギングを相殺することが
できる。

【００７１】この場合、同一の伝送線路に複数の半導体
デバイスが並列に結合される場合、および伝送線路がボ
ードのスルーホールを介して複数のレイヤを経由して配
設される場合などのように複雑な反射が生じる場合であ
っても、正規データ伝送線路と同一の信号伝達特性を有
するダミーデータ伝送線路を正規データ伝送線路と全く
同様に配置することにより、リンギングを排除すること
ができる。

【００７２】上述の説明では、送信側デバイス１から受
信側デバイス２へデータが伝達されている。しかしなが
ら、この伝送線路３−５は、双方向バスであっても何ら
問題は生じない。送受信デバイスに出力レベル変換回路
およびダミー出力ドライバとスイッチング回路２ａとの
両者を設けることにより、この双方向のデータ伝達を実
現することができる。

【００７３】また、送信側デバイス１および受信側デバ
イス２は、メモリデバイスであってもよく、またプロセ
サであってもよい。信号／データを送受信するデバイス
を含むシステムであればよい。

【００７４】以上のように、この発明の実施の形態１に
従えば、正規信号伝送線路と同一の信号伝達特性を有す
るダミーデータ伝送線路を１対併設し、これらのダミー
データ線路対に正規データ／信号と相補なデータ／信号
を伝達することにより、受信側でこれらのダミーデータ
伝送線路を選択的に正規データ伝送線路に電気的に接続
することにより、リンギングの発生を防止することがで
きる。したがって、この伝送線路の送信側デバイスの出
力ドライバに含まれるトランジスタのサイズ（チャネル
幅とチャネル長の比）を大きくして、出力ドライブトラ
ンジスタの電流駆動力を大きくして、出力信号波形のレ
ベル遷移時間を短くすることができ、応じて高速のデー
タ／信号の転送を行なうことができる。これにより、高
速動作するシステムを実現することができる。

【００７５】また、この入出力インタフェースをシステ
ムの動作速度を規定するクロック信号に適用することに
より、高速クロック信号を伝達することができ、システ
ム全体の動作速度を向上させることができる。

【００７６】［実施の形態２］図２（Ａ）は、この発明
の実施の形態２に従う入出力インタフェース回路の構成
を示す図である。図２（Ａ）に示す構成においては、ダ
ミーデータ伝送線路４を介して伝達されるダミーデータ
ＤＤ１は、高電圧ＶＰＰ（ＶＰＰ≠ＶＣＣ）と電源電圧
ＶＣＣの間で変化し、ダミーデータ伝送線路５を介して
伝達されるダミーデータＤＤ２は、接地電圧ＧＮＤと負
電圧ＶＢＢ（ＶＢＢ≠−ＶＣＣ）の間で変化する。正規
データＮＤＴは、電源電圧ＶＣＣと接地電圧ＧＮＤの間
で変化する。データ伝送線路３−５は、それぞれ、特性
インピーダンスＺを有する。

【００７７】出力レベル変換回路１ｄによりレベル変換
された信号が出力ドライバ１ａ−１ｃに与えられる。ダ
ミー出力ドライバ１ａは、高電圧ＶＰＰと電源電圧ＶＣ
Ｃとを動作電源電圧として動作する。正規出力ドライバ
１ｂは、電源電圧ＶＣＣと接地電圧ＧＮＤを動作電源電
圧として動作する。出力ドライバ１ｃは、接地電圧ＧＮ
Ｄと負電圧ＶＢＢを動作電源電圧として動作する。これ
らの出力ドライバ１ａ−１ｃの動作電源電圧に応じて出
力レベル変換回路１ｄが電圧レベル変換を行なう。

【００７８】ダミー出力ドライバ１ａにおいて、ダミー
データ伝送線路４を高電圧ＶＰＰレベルに駆動するため
のＰチャネルＭＯＳトランジスタＱａは、等価抵抗（導
通時のチャネル抵抗）Ｒｐａを有し、ダミーデータ伝送
線路４を電源電圧ＶＣＣレベルに駆動するためのＮチャ
ネルＭＯＳトランジスタＱｂは、等価抵抗Ｒｎａを有す
る。正規出力ドライバ１ｂにおいて、正規データ伝送線
路３を電源電圧ＶＣＣレベルに駆動するためのＰチャネ
ルＭＯＳトランジスタＱｃは、等価抵抗Ｒｐｂを有し、
正規データ伝送線路３を接地電圧ＧＮＤレベルに駆動す
るＮチャネルＭＯＳトランジスタＱｄは、等価抵抗Ｒｎ
ｂを有する。

【００７９】ダミー出力ドライバ１ｃにおいて、ダミー
データ伝送線路５を接地電圧レベルに駆動するＰチャネ
ルＭＯＳトランジスタＱｅは、等価抵抗Ｒｐｃを有し、
ダミーデータ伝送線路５を負電圧ＶＢＢレベルに駆動す
るＮチャネルＭＯＳトランジスタＱｆは、等価抵抗Ｒｎ
ｃを有する。

【００８０】この図２（Ａ）に示すように、送信側デバ
イス１の出力ドライバのＭＯＳトランジスタの等価抵抗
を調整することにより、ダミーデータ伝送線路４および
５を伝達されるダミーデータＤＤ１およびＤＤ２の振幅
が、正規データ伝送線路３を介して伝達される正規デー
タＮＤＴの振幅と異なる場合においても、正確に、図２
（Ｂ）に示すように、リンギングを打消すことができ
る。すなわち、図２（Ｂ）に示すように、ダミーデータ
ＤＤ１およびＤＤ２の波形ＷＡおよびＷＣの受信側での
リンギングが、正規データＮＤＴの受信側での波形ＷＢ
に生じるリンギングと逆相で生じ、かつこれらのリンギ
ングの振幅が同じまたは所定の関係を満足すれば、正確
に、リンギングを排除することができる。

【００８１】この送信側デバイス１および受信側デバイ
ス２がダイナミック型半導体記憶装置のような場合、ワ
ード線を選択するための高電圧ＶＰＰおよび基板バイア
スを行なうための負電圧ＶＢＢが内部で発生される。し
たがって、２・ＶＣＣおよび−ＶＣＣのようなインタフ
ェース専用の電圧を利用することなく内部で発生される
高電圧ＶＰＰおよび負電圧ＶＢＢを利用して、データ／
信号の入出力（送受信）を行なうことができる。次い
で、リンギングを確実に打消すための条件について説明
する。

【００８２】特性インピーダンスＺの伝送線路に、等価
抵抗Ｒを有する出力ドライブトランジスタから接地電圧
ＧＮＤから電源電圧ＶＣＣへ立上がる信号を出力した場
合、データ受信側デバイスでは、この伝送線路の伝搬時
間ｔｐｄ後に、ＶＣＣ・（Ｚ−Ｒ）／（Ｚ＋Ｒ）＝ＶＣＣ・Γ の大きさのオーバーシュートが生じる。このオーバーシ
ュートが受信側で反射されて送信側末端へ伝送され、再
びそこで反射されて伝搬時間ｔｐｄ後に、次式で示され
る大きさを有するアンダーシュートが発生する。

【００８３】ＶＣＣ・（Ｚ−Ｒ）²／（Ｚ＋Ｒ）²＝ＶＣＣ・Γ² 最初のオーバーシュートは、送信側末端部における等価
抵抗Ｒと伝送線路の特性インピーダンスのインピーダン
スミスマッチングにより反射が生じ同相の信号がデータ
伝送線路に重畳されることに起因する。アンダーシュー
トは、このオーバーシュートが受信側末端で反射されて
受信側末端部で再び反射され、逆相の波形が伝送線路を
介して返送されることにより生じる。

【００８４】したがって、ダミーデータＤＤ１およびＤ
Ｄ２の振幅が正規データＮＤの振幅と等しくない条件の
ときには、誤動作を引起こす主要要因となる１回目のオ
ーバーシュートおよびアンダーシュートを最小限に抑制
するように、出力ドライバ１ａ−１ｃに含まれるＭＯＳ
トランジスタＱａ−Ｑｆの等価抵抗を決定すればよい。

【００８５】図３に受信側の入力波形をより詳細に示
す。図３に示すように、まず正規データＮＤＴにおいて
は、１回目のオーバーシュート量はＢ１である。オーバ
ーシュートＢ１は反射されて、時間２・ｔｐｄ経過後、
アンダーシュートが生じ、このアンダーシュート量はＢ
２である。一方、ダミーデータＤＤ１は、高電圧ＶＰＰ
から電源電圧ＶＣＣレベルに低下するため、アンダーシ
ュートが生じ、このアンダーシュート量がＡ１であり、
次いでこのアンダーシュートが反射されて、時間２・ｔ
ｐｄ経過後、オーバーシュートとなる。このオーバーシ
ュート量はＡ２である。正規データＮＤＴの立上がり時
におけるリンギングを抑制するためには、正規データＮ
ＤＴにオーバーシュートとアンダーシュート両者が発生
しないようにオーバーシュート量Ｂ１およびＡ２とアン
ダーシュート量Ａ１およびＢ２の大きさを調整する。

【００８６】また、正規データＮＤＴの立下がり時にお
いても、同様、正規データＮＤＴにおいては、大きさｂ
１のアンダーシュートが生じ、続いて大きさｂ２のオー
バーシュートが生じる。このとき、ダミーデータＤＤ２
においては、大きさｃ１のオーバーシュートが生じ、続
いて、大きさｃ２のアンダーシュートが生じる。したが
ってこれらをできるだけ相殺できるようにすることによ
り、受信側での、正規データＮＤＴのリンギングを抑制
することができる。

【００８７】すなわち、図４（Ａ）に示すように、ダミ
ーデータＤＤ１の振幅（ＶＰＰ−ＶＣＣ）が、正規デー
タＮＤＴの振幅ＶＣＣよりも大きい場合には、ダミーデ
ータＤＤ１のアンダーシュート量が正規データＮＤのオ
ーバーシュート量よりも大きくなる。したがってこの場
合には、図４（Ａ）に示すように、正規データＮＤＴ
が、電源電圧ＶＣＣへ徐々に近づくように、すなわち、
Ａ１＞Ｂ１かつＢ２＞Ａ２という条件を満たすように出
力ドライバのトランジスタの等価抵抗を設定する。

【００８８】一方、ダミーデータＤＤ２の振幅｜ＶＢＢ
｜が正規データＮＤＴの振幅ＶＣＣよりも大きい場合に
は、ダミーデータＤＤ２の１回目のオーバーシュート量
は、正規データＮＤＴの１回目のアンダーシュート量よ
りも大きい。したがって、この場合には、ｃ１＞ｂ１、
かつｂ２＞ｃ２という条件を満たすように出力ドライバ
のトランジスタの等価抵抗を設定する。この条件下で
は、図４（Ａ）に示すように、正規データ受信側での合
成波形は、接地電圧ＧＮＤに徐々に近づくようになり、
リンギングは生じない。

【００８９】一方、ダミーデータＤＤ１の振幅が、正規
データＮＤＴの振幅よりも小さい場合には、正規データ
ＮＤＴの１回目のオーバーシュート量は、ダミーデータ
ＤＤ１の１回目のアンダーシュート量よりも大きい。こ
の場合には、Ｂ１＞Ａ１、かつＡ２＞Ｂ２という条件を
満たすように出力ドライバのＭＯＳトランジスタの等価
抵抗を設定する。この時には、正規データＮＤＴの合成
波形は、図４（Ｂ）に示すように電源電圧ＶＣＣを超え
た後徐々に電源電圧ＶＣＣに到達し、リンギングは生じ
ない。

【００９０】同様、正規データＮＤＴの振幅ＶＣＣがダ
ミーデータＤＤ２の振幅｜ＶＢＢ｜よりも大きい場合に
は、正規データＮＤの１回目のアンダーシュート量が、
ダミーデータＤＤ２の１回目のオーバーシュート量より
も大きくなる。したがって、この場合には、ｂ１＞ｃ
１、かつｃ２＞ｂ２という条件を満たすように、出力ド
ライバのＭＯＳトランジスタの等価抵抗を決定する。こ
の条件下では、図４（Ｂ）に示すように、正規データ
は、接地電圧ＧＮＤを超えてから、徐々に接地電圧ＧＮ
Ｄに到達し、リンギングは発生しない。

【００９１】図４（Ａ）および（Ｂ）に示すような波形
を実現するために、正規データＮＤＴの振幅ＶＣＣと、
ダミーデータＤＤ１の振幅（ＶＰＰ−ＶＣＣ）およびダ
ミーデータ｜ＶＢＢ｜との大小関係に応じて、出力ドラ
イバの等価抵抗値を設定する。ダミーデータＤＤ１およ
びＤＤ２と正規データＮＤＴの振幅が互いに等しい場合
には、出力ドライバ１ａ−１ｃの等価抵抗はすべて等し
くされる。これにより、オーバーシュート量およびアン
ダーシュート量はすべて同じとなり、正確にリンギング
の発生は抑制される。以上から、次の関係式が導き出さ
れる。

【００９２】（ｉ）（ＶＰＰ−ＶＣＣ）＞ＶＣＣのと
き：Ｂ１＝ＶＣＣ・（Ｚ−Ｒｐｂ）／（Ｚ＋Ｒｐｂ）＜（Ｖ
ＰＰ−ＶＣＣ）・（Ｚ−Ｒｎａ）／（Ｚ＋Ｒｎａ）＝Ａ
１、かつＢ２＝ＶＣＣ・（Ｚ−Ｒｐｂ）²／（Ｚ＋Ｒｐｂ）²＞
（ＶＰＰ−ＶＣＣ）・（Ｚ−Ｒｎａ）²／（Ｚ＋Ｒｎ
ａ）²＝Ａ２、（ｉｉ）（ＶＰＰ−ＶＣＣ）＜ＶＣＣのとき：Ｂ１＝ＶＣＣ・（Ｚ−Ｒｐｂ）／（Ｚ＋Ｒｐｂ）＞（Ｖ
ＰＰ−ＶＣＣ）・（Ｚ−Ｒｎａ）／（Ｚ＋Ｒｎａ）＝Ａ
１、かつＢ２＝ＶＣＣ・（Ｚ−Ｒｐｂ）²／（Ｚ＋Ｒｐｂ）²＜
（ＶＰＰ−ＶＣＣ）・（Ｚ−Ｒｎａ）²／（Ｎ＋Ｒｎ
ａ）²＝Ａ２、（ｉｉｉ）ＶＣＣ＞｜ＶＢＢ｜のとき：ｃ１＝｜ＶＢＢ｜・（Ｚ−Ｒｐｃ）／（Ｚ＋Ｒｐｃ）＜
ＶＣＣ・（Ｚ−Ｒｎｂ）／（Ｚ＋Ｒｎｂ）＝ｂ１、かつｃ２＝｜ＶＢＢ｜・（Ｚ−Ｒｐｃ）²／（Ｚ＋Ｒｐｃ）²
＞ＶＣＣ・（Ｚ−Ｒｎｂ）²／（Ｚ＋Ｒｎｂ）²＝ｂ２、（ｉｖ）ＶＣＣ＜｜ＶＢＢ｜のとき：ｃ１＝｜ＶＢＢ｜・（Ｚ−Ｒｐｃ）／（Ｚ＋Ｒｐｃ）＞
ＶＣＣ・（Ｚ−Ｒｎｂ）／（Ｚ＋Ｒｎｂ）＝ｂ１、かつｃ２＝｜ＶＢＢ｜・（Ｚ−Ｒｐｃ）²／（Ｚ＋Ｒｐｃ）²
＜ＶＣＣ・（Ｚ−Ｒｎｂ）²／（Ｚ＋Ｒｎｂ）²＝ｂ２ここで、次の関係式が満たされている。

【００９３】以上のように、この発明の実施の形態２に
従えば、ダミーデータＤＤ１およびＤＤ２と正規データ
ＮＤＴの振幅が異なる場合、電源電圧および接地電圧の
一方側でのみ受信側入力ノードで信号が変化するよう
に、ダミーデータおよび正規データのアンダーシュート
量およびオーバーシュート量を調整しており、半導体装
置内部の内部電圧発生回路から生成される電圧を利用し
て、ダミーデータを生成することができ、電源構成を簡
略化することができる。

【００９４】［実施の形態３］図５（Ａ）は、この発明
の実施の形態３に従う入出力インタフェース回路の構成
を概略的に示す図である。この図５（Ａ）に示す入出力
インタフェース回路の構成においては、送信側デバイス
１の出力ドライブトランジスタＱｂ、Ｑｃ、Ｑｄおよび
Ｑｅの等価抵抗は、先の実施の形態２と同様に定められ
る。加えて、ダミー出力ドライバ１ａに含まれるＭＯＳ
トランジスタＱａの等価抵抗Ｒｐａが、ダミーデータ伝
送線路４の特性インピーダンスＺに等しくなるように設
定される。また、ダミー出力ドライバ１ｃにおいて、Ｎ
チャネルＭＯＳトランジスタＱｆの等価抵抗Ｒｎｃが、
ダミーデータ伝送線路５の特性インピーダンスＺと等し
くなるように設定される。正規データ伝送線路３は、特
性インピーダンスＺを有している。

【００９５】したがって、ＰチャネルＭＯＳトランジス
タＱａがオン状態となり、ダミーデータ伝送線路４を電
源電圧ＶＣＣから高電圧ＶＰＰレベルに駆動する場合、
反射は生じず、何らリンギングは発生しない。同様、ま
た出力ドライバ１ｃにおいても、ＮチャネルＭＯＳトラ
ンジスタＱｆがオン状態となり、ダミーデータ伝送線路
５が、接地電圧ＧＮＤから負電圧ＶＢＢレベルへ駆動さ
れる場合においても、このダミーデータ伝送線路５にお
いてはリンギングは発生しない。すなわち、ダミーデー
タＤＤ１およびＤＤ２は、正規データＮＤと相補なデー
タである。ダミーデータ伝送線路４は、その電圧レベル
が上昇する場合、正規データ伝送線路３と切離される。
リンギングがダミーデータ伝送線路４において発生した
場合、このリンギングが次のサイクルの動作に悪影響を
及ぼし、高速動作ができなくなる可能性がある。また同
様、ダミーデータ伝送線路５においても、正規データＮ
ＤＴの立上がり時においては、正規データ伝送線路３か
ら切離され、そこにリンギングが発生した場合、そのリ
ンギングが打消されないため、次のサイクルの動作に悪
影響を及ぼす可能性がある。

【００９６】したがって、これらのダミーデータ伝送線
路４の電圧レベルを上昇させるためのＭＯＳトランジス
タＱａの等価抵抗およびダミーデータ伝送線路５の電圧
レベルを低下させるためのＭＯＳトランジスタＱｆの等
価抵抗Ｒｎｃをともにデータ伝送線路の特性インピーダ
ンスＺと等しく設定する。この場合、図５（Ｂ）に示す
ように、反射係数は０となり、反射波は生じず、ダミー
データＤＤ１は電圧レベルが緩やかに上昇し、またダミ
ーデータＤＤ２は電圧レベルが緩やかに低下する。ダミ
ーデータＤＤ１の立上がり波形およびダミーデータＤＤ
２の立下がり波形は、正規データＮＤＴのリンギング防
止のために利用されず、また受信側デバイス２の内部回
路で利用されることもない。したがって、これらのＭＯ
ＳトランジスタＱａおよびＱｆの等価抵抗Ｒｐａおよび
Ｒｎｃを大きくしても、何ら高速動作性には影響は及ぼ
さず、遷移時間を長くすることによりリンギングの発生
を防止する。不要なリンギングが次のサイクルの動作に
悪影響を及ぼすことが抑制され、高速な信号／データの
転送がリンギングの発生を伴うことなく実現することが
できる。

【００９７】［実施の形態４］本実施の形態４において
は、送信側デバイス１の出力回路の具体的構成について
説明する。

【００９８】（出力回路の構成１）図６は、送信側デバ
イスの出力回路の第１の構成を概略的に示す図である。
図６においては、内部データＤＡＴＡに従って正規デー
タが生成されて送信される。

【００９９】図６において、内部データＤＡＴＡおよび
出力イネーブル信号ＯＥは、電源電圧ＶＣＣおよび接地
電圧ＧＮＤの間で変化するデジタル信号である。

【０１００】ダミー出力ドライバ１ａに対して設けられ
る出力部は、内部データＤＡＴＡを高電圧ＶＰＰと電源
電圧ＶＣＣの間で変化する信号に変換しかつその内部デ
ータＤＡＴＡの論理レベルを反転させた信号を生成する
レベル変換回路１０と、出力イネーブル信号ＯＥを高電
圧ＶＰＰと電源電圧ＶＣＣの間の変化する信号に変換す
るレベル変換回路１１と、レベル変換回路１０および１
１の出力信号に従って内部データの論理レベルを判定し
て内部ダミーデータ信号を生成するダミー論理決定部１
６と、ダミー論理決定部１６からの内部ダミーデータ信
号のタイミング（立上がり／立下がり時間）をそれぞれ
調整するダミータイミング調整回路１９および２０を含
む。

【０１０１】ダミータイミング調整回路１９が、ダミー
出力ドライバ１９のＰチャネルＭＯＳトランジスタＱａ
のゲートへ、その出力信号を与え、ダミータイミング調
整回路２０が、その出力信号をダミー出力ドライバ１ａ
のＮチャネルＭＯＳトランジスタＱｂのゲートへ与え
る。タイミング調整回路１９および２０は、ダミー出力
ドライバ１ａにおける貫通電流が生じるのを防止するた
めに、これらの出力ＭＯＳトランジスタＱａおよびＱｂ
のオフ状態への移行を速くし、かつオン状態への移行を
遅くする。

【０１０２】正規出力ドライバ１ｂに対する出力部は、
内部データＤＡＴＡを受けるバッファ回路１２と、出力
イネーブル信号ＯＥを受けるバッファ回路１３と、バッ
ファ回路１２および１３の出力信号に従って内部データ
ＤＡＴＡの論理レベルを判定して内部データ信号を生成
する論理決定回路１７と、論理決定回路１７からの内部
データ信号を受けてタイミング調整を行なって正規出力
ドライバ１ｂのＭＯＳトランジスタＱｃおよびＱｄをそ
れぞれ駆動するタイミング調整回路２１および２２を含
む。

【０１０３】バッファ回路１２および１３は、それぞ
れ、電源電圧ＶＣＣと接地電圧ＧＮＤを動作電源電圧と
して受ける。これらのバッファ回路１２および１３は、
ダミーデータを生成するためのレベル変換に対するタイ
ミングを調整するために設けられる。タイミング調整回
路２１および２２は、出力ドライバ１ｂにおいて貫通電
流が発生するのを防止するように出力ＭＯＳトランジス
タＱｃおよびＱｄのオン／オフのタイミング調整を行な
う。

【０１０４】ダミー出力ドライバ１ｃに対しては、内部
データＤＡＴＡを受け、接地電圧ＧＮＤと負電圧ＶＢＢ
の間で変化する信号に変換し、内部データＤＡＴＡと論
理レベルが逆の信号を生成するレベル変換回路１４と、
出力イネーブル信号ＯＥを接地電圧ＧＮＤと負電圧ＶＢ
Ｂの間で変化する信号に変換するレベル変換回路１５
と、レベル変換回路１４および１５の出力信号に従っ
て、内部ダミーデータ信号の論理レベルを判定し内部ダ
ミー信号を生成する論理決定回路１８と、論理決定回路
１８からの内部ダミーデータ信号それぞれに対しタイミ
ング調整を行なってダミー出力ドライバ１ｃのＰチャネ
ルＭＯＳトランジスタＱｆを駆動するタイミング調整回
路２３および２４とが設けられる。

【０１０５】タイミング調整回路２３および２４は、ダ
ミー出力ドライバ１ｃにおける貫通電流が生じるのを防
止するように、ＭＯＳトランジスタＱｅおよびＱｆのゲ
ートに与えられる信号のタイミングを調整する。

【０１０６】論理決定回路１６−１８は、先の図２２に
示す論理決定回路と同様の構成を備える。論理決定回路
１６は、高電圧ＶＰＰおよび電源電圧ＶＣＣを動作電源
電圧として動作し、同様、タイミング調整回路１９およ
び２０も、それぞれ、高電圧ＶＰＰおよび電源電圧ＶＣ
Ｃを動作電源電圧として受ける。論理決定回路１８、タ
イミング調整回路２３および２４は、接地電圧ＧＮＤと
負電圧ＶＢＢを動作電源電圧として受ける。

【０１０７】レベル変換回路１０および１４は、内部デ
ータＤＡＴＡの論理レベルを反転している。したがっ
て、バッファ回路１２から出力される内部データ信号と
論理レベルが異なっており、容易に、ダミーデータ伝送
線路４および５上に伝達されるダミーデータと正規デー
タ伝送線路３上に伝達される正規データを互いに相補な
データ信号とすることができる。また、バッファ回路１
２および１３を設けて、レベル変換回路１０および１１
および１４および１５のレベル変換に要する時間に対す
る時間調整を行なっており、ダミーデータ伝送線路４お
よび５上に伝送されるダミーデータと正規データ伝送線
路３上に伝達される正規データを同期させることができ
る。

【０１０８】図７は、図６に示すレベル変換回路１０の
構成の一例を示す図である。図７において、レベル変換
回路１０は、入力信号ＩＮ（内部データＤＡＴＡ）を、
高電圧ＶＰＰと接地電圧ＧＮＤの間で変化する信号に変
換する初段レベル変換回路１０ａと、初段レベル変換回
路１０ａの出力信号を受けて高電圧ＶＰＰと電源電圧Ｖ
ＣＣの間で変化する信号に変換する最終レベル変換回路
１０ｂを含む。

【０１０９】初段レベル変換回路１０ａは、高電圧ＶＰ
Ｐを受ける高電圧ノードとノードＮＤ１の間に接続さ
れ、かつそのゲートがノードＮＤ２に接続されるＰチャ
ネルＭＯＳトランジスタＱ１と、高電圧ノードとノード
ＮＤ２の間に接続されかつそのゲートがノードＮＤ１に
接続されるＰチャネルＭＯＳトランジスタＱ２と、ノー
ドＮＤ１と接地電圧ＧＮＤを受ける接地ノードの間に接
続されかつそのゲートに入力信号ＩＮ（内部データＤＡ
ＴＡ）を受けるＮチャネルＭＯＳトランジスタＱ３と、
電源電圧ＶＣＣおよび接地電圧ＧＮＤを動作電源電圧と
して受け、入力信号ＩＮを反転するインバータＩＶ１
と、ノードＮＤ２と接地ノードとの間に接続されかつそ
のゲートにインバータＩＶ１の出力信号を受けるＮチャ
ネルＭＯＳトランジスタＱ４を含む。

【０１１０】最終レベル変換回路１０ｂは、高電圧ノー
ドとノードＮＤ３の間に接続されかつそのゲートが出力
ノードＮＤ４に接続されるＰチャネルＭＯＳトランジス
タＱ５と、高電圧ノードと出力ノードＮＤ４の間に接続
されかつそのゲートがノードＮＤ３に接続されるＰチャ
ネルＭＯＳトランジスタＱ６と、ノードＮＤ３と電源電
圧ＶＣＣを受ける電源ノードの間に接続されかつそのゲ
ートがノードＮＤ１に接続されるＮチャネルＭＯＳトラ
ンジスタＱ７と、出力ノードＮＤ４と電源ノードの間に
接続されかつそのゲートがノードＮＤ２に接続されるＮ
チャネルＭＯＳトランジスタＱ８を含む。

【０１１１】入力信号ＩＮが接地電圧ＧＮＤレベルのと
きには、初段レベル変換回路１０ａにおいて、ＭＯＳト
ランジスタＱ３がオフ状態、ＭＯＳトランジスタＱ４が
オン状態となる。ノードＮＤ２が接地電圧ＧＮＤレベル
へ駆動され、ＭＯＳトランジスタＱ１がオン状態とな
り、ノードＮＤ１が高電圧ＶＰＰレベルに駆動されてＭ
ＯＳトランジスタＱ２がオフ状態となる。したがって、
初段レベル変換回路１０ａにおいては、ノードＮＤ１が
高電圧ＶＰＰレベル、ノードＮＤ２が接地電圧ＧＮＤレ
ベルとなる。

【０１１２】この状態において、最終断レベル変換回路
１０ｂにおいては、ＭＯＳトランジスタＱ７がゲートに
ノードＮＤ１の高電圧ＶＰＰを受けてオン状態、ＭＯＳ
トランジスタＱ８がそのゲートのノードＮＤ２の上の接
地電圧を受けてオフ状態となる。ノードＮＤ３は、ＭＯ
ＳトランジスタＱ７により、電源電圧ＶＣＣレベルに駆
動され、ＭＯＳトランジスタＱ６がオン状態となり、出
力ノードＮＤ４は高電圧ＶＰＰレベルに駆動される。出
力ノードＮＤ４が高電圧ＶＰＰレベルに駆動されると、
ＭＯＳトランジスタＱ５がオフ状態となる。したがっ
て、接地電圧レベルの入力信号ＩＮ（Ｌレベル）は、高
電圧ＶＰＰレベルの出力信号ＯＵＴ（Ｈレベル）に変換
される。

【０１１３】一方、入力信号ＩＮが電源電圧ＶＣＣレベ
ルの場合には、ノードＮＤ１が接地電圧レベルにＭＯＳ
トランジスタＱ３により駆動されて、ＭＯＳトランジス
タＱ２がオン状態となり、ノードＮＤ２が高電圧ＶＰＰ
レベルに駆動される。トランジスタＱ１およびＱ４はオ
フ状態である。

【０１１４】最終レベル変換回路１０ｂにおいては、Ｍ
ＯＳトランジスタＱ７がそのゲートに、ノードＮＤ１の
接地電圧を受けてオフ状態、ＭＯＳトランジスタＱ８が
ゲートにノード２上の高電圧ＶＰＰを受けてオン状態と
なり、出力ノードＮＤ４は、電源電圧ＶＣＣレベルに駆
動される。出力ノードＮＤ４が電源電圧ＶＣＣレベルに
駆動されると、ＭＯＳトランジスタＱ５がオン状態とな
り、ノードＮＤ３は高電圧ＶＰＰレベルに駆動されてＭ
ＯＳトランジスタＱ６がオフ状態となる。したがって、
電源電圧ＶＣＣレベルの入力信号ＩＮ（Ｈレベル）から
は、電源電圧ＶＣＣレベルの信号ＯＵＴ（Ｌレベルが生
成される。したがって、電源電圧ＶＣＣと接地電圧ＧＮ
Ｄの間で変化する入力信号ＩＮ（内部データＤＡＴＡ）
が、高電圧ＶＰＰと電源電圧ＶＣＣの間で変化する出力
信号ＯＵＴに変換される。またこのとき、併せて、入力
信号ＩＮの論理レベルと出力信号ＯＵＴの論理レベルが
反転している。

【０１１５】ノードＮＤ１をＭＯＳトランジスタＱ８の
ゲートに接続し、ノードＮＤ２をＭＯＳトランジスタＱ
７のゲートに接続した場合、図６に示すレベル変換回路
１１が得られる（論理レベルの変換は行なわれない）。

【０１１６】図８は、図６に示すレベル変換回路１４の
構成の一例を示す図である。図８において、レベル変換
回路１４は、電源電圧ＶＣＣと接地電圧ＧＮＤの間で変
化する入力信号ＩＮ（内部データＤＡＴＡ）を電源電圧
ＶＣＣと負電圧ＶＢＢの間で変化する信号に変換する初
段レベル変換回路１４ａと、この初段レベル変換回路１
４ａの出力信号を接地電圧ＧＮＤと負電圧ＶＢＢの間で
変化する信号に変換する最終レベル変換回路１４ｂを含
む。

【０１１７】初段レベル変換回路１４ａは、電源電圧Ｖ
ＣＣを供給する電源ノードとノードＮＤ５の間に接続さ
れかつそのゲートに入力信号ＩＮを受けるＰチャネルＭ
ＯＳトランジスタＱ１０と、電源ノードとノードＮＤ６
の間に接続されかつそのゲートに入力信号ＩＮをインバ
ータＩＶ２を介して受けるＰチャネルＭＯＳトランジス
タＱ１１と、ノードＮＤ５と負電圧ＶＢＢを受ける負電
圧ノードの間に接続されかつそのゲートがノードＮＤ６
に接続されるＮチャネルＭＯＳトランジスタＱ１２と、
ノードＮＤ６と負電圧ノードの間に接続されかつそのゲ
ートがノードＮＤ５に接続されるＮチャネルＭＯＳトラ
ンジスタＱ１３を含む。

【０１１８】最終レベル変換回路１４ｂは、接地ノード
とノードＮＤ７の間に接続されかつそのゲートがノード
ＮＤ５に接続されるＰチャネルＭＯＳトランジスタＱ１
４と、接地ノードとノードＮＤ８の間に接続されかつそ
のゲートがノードＮＤ６に接続されるＰチャネルＭＯＳ
トランジスタＱ１５と、ノードＮＤ７と負電圧ノードの
間に接続されかつそのゲートがノードＮＤ８に接続され
るＮチャネルＭＯＳトランジスタＱ１６と、ノードＮＤ
８と負電圧ノードの間に接続されかつそのゲートがノー
ドＮＤ７に接続されるＮチャネルＭＯＳトランジスタＱ
１７を含む。

【０１１９】インバータＩＶ２は、電源電圧ＶＣＣと接
地電圧とを動作電源電圧として受ける。

【０１２０】入力信号ＩＮが接地電圧ＧＮＤレベルのと
きには、ＰチャネルＭＯＳトランジスタＱ１０がオン状
態、ＰチャネルＭＯＳトランジスタＱ１１がオフ状態と
なる。応じてノードＮＤ５が電源電圧ＶＣＣレベルに駆
動され、ＭＯＳトランジスタＱ１３がオン状態となり、
ノードＮＤ６は負電圧ＶＢＢレベルに駆動される。この
ノードＮＤ６が負電圧レベルＶＢＢレベルに駆動される
と、ＮチャネルＭＯＳトランジスタＱ１２はオフ状態と
なる。

【０１２１】最終レベル変換回路１４ｂにおいては、ノ
ードＮＤ５が電源電圧ＶＣＣレベル、ノードＮＤ６が負
電圧ＶＢＢレベルであるため、ＰチャネルＭＯＳトラン
ジスタＱ１４がオフ状態、ＰチャネルＭＯＳトランジス
タＱ１５がオン状態となり、ノードＮＤ８は接地電圧Ｇ
ＮＤレベルとなる。このノードＮＤ８が接地電圧ＧＮＤ
レベルとなると、ＭＯＳトランジスタＱ１６がオン状態
となり、ノードＮＤ７が負電圧ＶＢＢレベルへ駆動さ
れ、応じてＭＯＳトランジスタＱ１７がオフ状態とな
る。したがって、接地電圧ＧＮＤレベルの入力信号ＩＮ
（Ｌレベル）から、接地電圧ＧＮＤレベルの出力信号Ｏ
ＵＴ（Ｈレベル）が生成される。この出力信号ＯＵＴの
Ｈレベルは、接地電圧ＧＮＤレベルであり、入力信号Ｉ
Ｎの論理レベルが反転されている。

【０１２２】入力信号ＩＮが、電源電圧ＶＣＣレベルの
ときには、ＭＯＳトランジスタＱ１１がオン状態、ＭＯ
ＳトランジスタＱ１０がオフ状態となり、ノードＮＤ６
は電源電圧ＶＣＣレベルに駆動され、一方、ノードＮＤ
５は負電圧ＶＢＢレベルに駆動され、その電圧レベルが
ラッチされる。この状態においては、ＭＯＳトランジス
タＱ１５がオフ状態、ＭＯＳトランジスタＱ１４がオン
状態となり、ノードＮＤ７が接地電圧ＧＮＤレベルとな
り、応じてＭＯＳトランジスタＱ１７がオン状態とな
り、ノードＮＤ８からの出力信号ＯＵＴが負電圧ＶＢＢ
レベルとなる。ＭＯＳトランジスタＱ１６がオフ状態と
なり、ノードＮＤ７およびＮＤ８はそれぞれ接地電圧Ｇ
ＮＤおよび負電圧ＶＢＢレベルに保持される。したがっ
て電源電圧ＶＣＣレベルの入力信号ＩＮ（Ｈレベル）
が、負電圧ＶＢＢレベルの出力信号ＯＵＴ（Ｌレベル）
に変換される。

【０１２３】なお、ノードＮＤ５をＰチャネルＭＯＳト
ランジスタＱ１５のゲートに接続し、かつノードＮＤ６
をＭＯＳトランジスタＱ１４のゲートに接続すれば、入
力信号ＩＮの電源電圧ＶＣＣレベルおよび接地電圧ＧＮ
Ｄレベルそれぞれに対応して、接地電圧ＧＮＤレベルお
よび負電圧ＶＢＢレベルの出力信号ＯＵＴを生成するレ
ベル変換回路１５が得られる。

【０１２４】なお、図７および図８に示すレベル変換回
路の構成は単なる一例であり、他のインバータ型レベル
変換回路およびセンスアンプ型レベル変換回路の構成を
利用することができる。たとえば、入力信号ＩＮと中間
電圧（＝ＶＣＣ／２）とを差動段で比較し、この差動段
の出力信号を交差結合されたＭＯＳトランジスタでラッ
チする構成が利用されてもよい（たとえばラッチ型差動
増幅回路を利用する）。

【０１２５】以上のように、この出力回路の構成１に従
えば、内部データをタイミング信号とともに、並行にレ
ベル変換を行ないかつダミーデータ信号に対しては論理
反転を行なっているため、容易に正規データに同期した
相補なダミーデータを生成することができる。

【０１２６】［出力回路の構成２］図９は、出力回路の
第２の構成を示す図である。この図９に示す出力回路の
構成においては、内部データＤＡＴＡと出力イネーブル
信号ＯＥとに従ってこの出力回路から出力するデータの
論理を決定する論理決定回路２５が、ダミーデータおよ
び正規データに共通に設けられる。この論理決定部２５
が、共通に設けられるため、ダミーデータ伝送線路４お
よび５に対して設けられるドライバ２０および２４に対
してレベル変換機能付きインバータバッファ回路１１ａ
および１５ａが設けられる。インバータバッファ回路１
１ａは高電圧ＶＰＰと電源電圧ＶＣＣとを両動作電源電
圧として受ける。インバータバッファ回路１５ａは接地
電圧ＧＮＤと負電圧ＶＢＢとを両動作電源電圧として受
ける。他の構成は、図６に示す構成と同じであり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。

【０１２７】この論理決定回路２５は、電源電圧ＶＣＣ
と接地電圧ＧＮＤを動作電源電圧として受けて動作す
る。ダミーデータ生成に際しては、この論理決定回路２
５により決定された論理レベルの信号をレベル変換およ
び論理レベル反転を行なった後タイミング調整を行なっ
てダミーデータを生成している。したがって、図６に示
す構成に比べて、ダミーデータＤＤ１およびＤＤ２およ
び正規データＮＤＴ別々に論理決定回路を設ける必要が
なく、回路数を低減することができ、応じてレイアウト
面積を低減することができる。この出力回路の動作は、
単に論理決定回路２５により論理レベルが決定された信
号（振幅は電源電圧ＶＣＣレベル）が、それぞれバッフ
ァ回路１０−１５ａへ与えられるだけであり、先の図６
に示す出力回路と動作は同様であり、正規データＮＤＴ
に同期しかつ論理レベルが反転されたダミーデータＤＤ
１およびＤＤ２を生成する。例えば、正規出力ドライバ
１ｂがＨレベルの信号を出力するときには、ダミー出力
ドライバ１ａおよび１ｃがＬレベルの信号を出力する。

【０１２８】なお、正規出力ドライバ１ｂが、出力ハイ
インピーダンスのとき、ダミー出力ドライバ１ａおよび
１ｃも出力ハイインピーダンスとするためには、インバ
ータバッファ回路１０，１１ａ、１４、および１５ａを
レベル変換機能付きＥＸＯＲ回路で構成し、出力イネー
ブル信号ＯＥをこれらのＥＸＯＲ回路へ与えればよい。

【０１２９】以上のようにこの発明の実施の形態４に従
えば、送信側デバイスにおいて内部データからレベル変
換されかつ論理レベルが反転されたダミーデータを作成
しており、容易に正規データＮＤＴに同期しかつ論理レ
ベルが反転されたダミーデータＤＤ１およびＤＤ２を生
成することができる。

【０１３０】［実施の形態５］本実施の形態５において
は、受信側デバイスの入力初段のスイッチング回路の構
成について説明する。

【０１３１】（スイッチング回路の構成１）図１０は、
この発明の実施の形態５に従うスイッチング回路２ａの
構成の一例を示す図である。このスイッチング回路２ａ
は、先の図１に示すように、受信側デバイス２の入力部
に設けられる入力インタフェース回路を構成する。

【０１３２】図１０において、スイッチング回路２ａ
は、正規データ伝送線路３に結合される入力ノード３０
に与えられるデジタル信号を受け、電源電圧ＶＣＣおよ
び接地電圧ＧＮＤの間で変化するデジタル信号を高電圧
ＶＰＰと負電圧ＶＢＢの間で変化する信号に変換しかつ
その論理レベルを反転するレベル変換回路３３と、ダミ
ーデータ伝送線路４に結合される入力ノード３１と入力
ノード３０の間に結合され、レベル変換回路３３からの
出力信号に従ってこれらのダミーデータ伝送線路４およ
び正規データ伝送線路３をその内部ノード３１および３
０を介して電気的に結合するＰチャネルＭＯＳトランジ
スタ（スイッチングトランジスタ）３４と、内部ノード
３０と内部ノード３２の間に結合され、レベル変換回路
３３の出力信号に従って選択的に導通して、入力ノード
３０および３２を介して正規データ伝送線路３およびダ
ミーデータ伝送線路５を電気的に結合するＮチャネルＭ
ＯＳトランジスタ（スイッチングトランジスタ）３５を
含む。これらのスイッチングトランジスタ３４および３
５は、相補的に導通し、応じてダミーデータ伝送線路４
とダミーデータ伝送線路５は、相補的に正規データ伝送
線路３に電気的に結合される。

【０１３３】したがって、入力ノード３０に与えられる
正規データＮＤＴが、接地電圧ＧＮＤから電源電圧ＶＣ
Ｃレベルに上昇するとき、レベル変換回路３３の出力信
号は、高電圧ＶＰＰから負電圧ＶＢＢに低下し、ダミー
データ伝送線路４が正規データ伝送線路３に電気的に結
合され、一方、ダミーデータ伝送線路５は、正規データ
伝送線路３から電気的に切離される。したがって、ダミ
ーデータＤＤ１のリンギングを用いて正規データＮＤＴ
のリンギングを相殺することができる。

【０１３４】正規データＮＤＴが電源電圧ＶＣＣから接
地電圧ＧＮＤに低下するときには、レベル変換回路３３
からの出力信号は負電圧ＶＢＢから高電圧ＶＰＰに上昇
する。このときには、レベル変換回路３３の出力信号に
従ってＭＯＳトランジスタ３４がオフ状態、ＭＯＳトラ
ンジスタ３５がオン状態となり、正規データ伝送線路３
は、ダミーデータ伝送線路５に電気的に結合され、一
方、ダミーデータ伝送線路４は正規データ伝送線路３か
ら電気的に切離される。したがって、正規データＮＤＴ
の立下がり時においては、ダミーデータＤＤ２の立上が
り時に生じるリンギングを用いてこの正規データＮＤＴ
のリンギングを相殺することができる。

【０１３５】なお、ここで、高電圧ＶＰＰは、電源電圧
ＶＣＣの２倍の電源電圧（ＶＰＰ＝２・ＶＣＣ）の電圧
レベルであってもよく、また別の電圧レベル（ＶＰＰ≠
２・ＶＣＣ）であってもよい。ダミーデータＤＤ１およ
びＤＤ２の振幅に応じて、その電圧レベルが調整され
る。負電圧ＶＢＢについても同様である。したがって、
このスイッチング回路２ａの構成は、実施の形態１から
３のいずれの入出力インタフェース回路の構成に対して
も適用することができる。これは、以下に説明する他の
スイッチング回路の構成についても同様である。

【０１３６】正規データＮＤＴの論理レベルを反転する
機能を備えるレベル変換回路３３を利用し、またＰチャ
ネルＭＯＳトランジスタ３４およびＮチャネルＭＯＳト
ランジスタ３５を利用することにより、簡易な回路構成
で、正確にこの正規データＮＤＴの立上がりおよび立下
がりに応じてダミーデータ伝送線路４および５を適当に
正規データ伝送線路３に結合して、この正規データＮＤ
Ｔの立上がり時および立下がり時のリンギングを確実に
相殺することができる。

【０１３７】図１１は、図１０に示すレベル変換回路３
３の構成の一例を示す図である。図１１において、レベ
ル変換回路３３は、電源電圧ＶＣＣと接地電圧ＧＮＤの
間で変化する入力信号ＩＮを、高電圧ＶＰＰと接地電圧
ＧＮＤの間で変化する信号に変換する初段レベル変換回
路３３ａと、この初段レベル変換回路３３ａの出力信号
を高電圧ＶＰＰと負電圧ＶＢＢの間で変化する信号に変
換する最終レベル変換回路３３ｂを含む。

【０１３８】初段レベル変換回路３３ａは、高電圧ノー
ドとノードＮＤ１１の間に接続され、かつそのゲートが
ノードＮＤ１２に接続されるＰチャネルＭＯＳトランジ
スタＱ２０と、高電圧ノードとノードＮＤ１２の間に接
続されかつそのゲートがノードＮＤ１１に接続されるＰ
チャネルＭＯＳトランジスタＱ２１と、ノードＮＤ１１
と接地ノードの間に接続され、かつそのゲートに入力信
号ＩＮを受けるＮチャネルＭＯＳトランジスタＱ２２
と、ノードＮＤ１２と接地ノードの間に接続されかつそ
のゲートに入力信号ＩＮをインバータＩＶ３を介して受
けるＮチャネルＭＯＳトランジスタＱ２３を含む。

【０１３９】最終段レベル変換回路３３ｂは、高電圧ノ
ードとノードＮＤ１３の間に接続されかつそのゲートが
ノードＮＤ１１に接続されるＰチャネルＭＯＳトランジ
スタＱ２４と、高電圧ノードとノードＮＤ１４の間に接
続されかつそのゲートがノードＮＤ１２に接続されるＰ
チャネルＭＯＳトランジスタＱ２５と、ノードＮＤ１３
と負電圧ノードの間に接続されかつそのゲートがノード
ＮＤ１４に接続されるＮチャネルＭＯＳトランジスタＱ
２６と、ノードＮＤ１４と負電圧ノードの間に接続され
かつそのゲートがノードＮＤ１３に接続されるＮチャネ
ルＭＯＳトランジスタＱ２７を含む。

【０１４０】図１１に示すレベル変換回路３３におい
て、入力信号ＩＮが接地電圧ＧＮＤレベルのときには、
ＭＯＳトランジスタＱ２２がオフ状態、ＭＯＳトランジ
スタＱ２３がオン状態となり、ノードＮＤ１２が接地電
圧ＧＮＤレベル、ノードＮＤ１１が高電圧ＶＰＰレベル
になる。最終段レベル変換回路３３ｂにおいて、ノード
ＮＤ１２が接地電圧レベルであり、ノードＮＤ１１が高
電圧ＶＰＰレベルであるため、ＭＯＳトランジスタＱ２
５がオン状態、ＭＯＳトランジスタＱ２４がオフ状態と
なる。したがってノードＮＤ１４は、ＭＯＳトランジス
タＱ２５を介して高電圧ＶＰＰレベルに駆動され、一
方、ＭＯＳトランジスタＱ２６がノードＮＤ１４の電圧
レベルの上昇に応じてオン状態となり、ノードＮＤ１３
を負電圧ＶＢＢレベルに駆動する。応じて、ＭＯＳトラ
ンジスタＱ２７がオフ状態となる。したがって、接地電
圧レベルの入力信号ＩＮが高電圧ＶＰＰレベルの出力信
号ＯＵＴに変換される。

【０１４１】一方、入力信号ＩＮが電源電圧ＶＣＣレベ
ルのときには、ＭＯＳトランジスタＱ２２がオン状態、
ＭＯＳトランジスタＱ２３がオフ状態となり、ノードＮ
Ｄ１２が高電圧ＶＰＰレベル、ノードＮＤ１１が接地電
圧ＧＮＤレベルとなる。応じて、ＭＯＳトランジスタＱ
２４がオン状態、ＭＯＳトランジスタＱ２５がオフ状態
となり、ノードＮＤ１３が高電圧ＶＰＰレベルに駆動さ
れる。応じて、ＭＯＳトランジスタＱ２７がオン状態と
なり、ノードＮＤ１４は、このＭＯＳトランジスタＱ２
７を介して負電圧ＶＢＢレベルに駆動される。ノードＮ
Ｄ１４の電圧レベルの低下に応じてＭＯＳトランジスタ
Ｑ２６がオフ状態へ移行し、ノードＮＤ１４が負電圧Ｖ
ＢＢレベルに到達すると、ＭＯＳトランジスタＱ２６は
完全にオフ状態となる。したがって電源電圧ＶＣＣレベ
ルの入力信号ＩＮが負電圧ＶＢＢレベルの出力信号ＯＵ
Ｔに変換され、電圧レベルの変換および論理レベルの反
転がともに行なわれる。

【０１４２】図１０に示すスイッチング回路の構成の場
合、入力ノード３０上の正規データ信号の電圧レベルお
よび論理レベルを変換して制御信号を生成して、ダミー
データ伝送線路４および５を正規データ伝送線路３に電
気的に接続しており、簡易な回路構成で正規データの論
理レベルの変化方向に応じて正確にダミーデータ伝送線
路４および５をこの正規データのリンギングを防止する
ように正規データ伝送線路に接続することができる。

【０１４３】（スイッチング回路の構成２）図１２は、
スイッチング回路２ａの第２の構成を示す図である。こ
の図１２に示すスイッチング回路２ａは、正規データ伝
送線路３に結合される入力ノード３０を介して与えられ
る正規データＮＤＴの電圧レベルを変換するレベル変換
回路４０と、ダミーデータ伝送線路４に結合される入力
ノード３１と入力ノード３０の間に結合され、レベル変
換回路４０の出力信号に応答して、ダミーデータ伝送線
路４を正規データ伝送線路３に入力ノード３１および３
０を介して電気的に結合するＮチャネルＭＯＳトランジ
スタ４１と、入力ノード３０とダミーデータ伝送線路５
に結合される入力ノード３２の間に結合され、レベル変
換回路４０の出力信号に応答してこのダミーデータ伝送
線路５を正規データ伝送線路３にノード３０および３２
を介して電気的に結合するＰチャネルＭＯＳトランジス
タ４２を含む。

【０１４４】このレベル変換回路４０は、電源電圧ＶＣ
Ｃおよび接地電圧ＧＮＤの間で変化する信号を、高電圧
ＶＰＰおよび負電圧ＶＢＢの間で変化する信号に振幅拡
張する。論理レベルの反転は行なわない。したがって、
正規データＮＤＴが接地電圧レベルから電源電圧ＶＣＣ
レベルへ上昇するＨレベルデータのときには、レベル変
換回路４０の出力信号も同様Ｈレベルであり、Ｎチャネ
ルＭＯＳトランジスタ４１が導通し、ダミーデータ伝送
線路４が正規データ伝送線路３に結合される。逆に正規
データＮＤＴが、電源電圧ＶＣＣから接地電圧ＧＮＤレ
ベルに低下する場合には、レベル変換回路４０の出力信
号も高電圧ＶＰＰから負電圧ＶＢＢに降下し、Ｐチャネ
ルＭＯＳトランジスタ４２が導通し、ダミーデータ伝送
線路５が正規データ伝送線路３に電気的に結合される。
これらのＭＯＳトランジスタ４１および４２は互いに相
補的に導通しており、ダミーデータ伝送線路４および５
の一方が正規データ伝送線路３に電気的に結合される場
合には、他方はこの正規データ伝送線路３から分離され
ている。

【０１４５】図１２に示すように、レベル変換回路４０
が論理レベル変換機能を有していない場合には、図１０
に示すスイッチング回路の構成と逆に、ＭＯＳトランジ
スタ３４および３５の極性を逆にしたＭＯＳトランジス
タ４１および４２を利用することにより、図１０に示す
スイッチング回路と同様のスイッチング特性を有するス
イッチング回路２ａを実現することができる。

【０１４６】なおレベル変換回路４０の構成は、図１１
に示すレベル変換回路の構成において、ノードＮＤ１１
をＭＯＳトランジスタＱ２５のゲートに結合し、ノード
ＮＤ１２をＭＯＳトランジスタＱ２４のゲートに接続す
ることにより容易に実現される。

【０１４７】また他の振幅拡張機能を備えるレベル変換
回路が用いられてもよい。（スイッチング回路の構成
３）図１３は、スイッチング回路の第３の構成を示す図
である。図１３において、スイッチング回路２ａは、ダ
ミーデータ伝送線路４に結合される入力ノード３１を介
して与えられるダミーデータＤＤ１を、高電圧ＶＰＰと
接地電圧ＧＮＤの電圧レベルの間で変化する信号に変換
しかつその論理レベルを反転するレベル変換回路４５
と、このレベル変換回路４５の出力信号に応答して、入
力ノード３１を介してダミーデータ伝送線路４を正規デ
ータ伝送線路３に電気的に結合するＮチャネルＭＯＳト
ランジスタ４６と、ダミーデータ伝送線路５に結合され
る入力ノードを介して与えられるダミーデータＤＤ２
を、電源電圧ＶＣＣと負電圧ＶＢＢの間で変化する信号
に変換しかつその論理レベルを反転するレベル変換回路
４７と、レベル変換回路４７の出力信号に応答して選択
的に導通し、入力ノード３０および３２を介してダミー
データ伝送線５を正規データ伝送線路３に電気的に結合
するＰチャネルＭＯＳトランジスタ４８を含む。

【０１４８】レベル変換回路４５は、図１１に示すレベ
ル変換回路３３の最終レベル変換回路３３ｂと同様の構
成を利用することにより実現される。負電圧ＶＢＢを接
地電圧ＧＮＤレベルに変更する。相補入力信号は、高電
圧ＶＰＰおよび電源電圧ＶＣＣを動作電源電圧として受
けるインバータを用いて生成する。

【０１４９】レベル変換回路４７には、図７に示すレベ
ル変換回路１０の初段レベル変換回路１０ａの構成を利
用することができる。高電圧ＶＰＰおよび接地電圧ＧＮ
Ｄに代えて、電源電圧ＶＣＣおよび負電圧ＶＢＢを用い
る。入力信号ＩＮが接地電圧ＧＮＤと負電圧ＶＢＢレベ
ルの間で変化する場合、この初段レベル変換回路の出力
信号は、電源電圧ＶＣＣと負電圧ＶＢＢの間で変化す
る。

【０１５０】図１３に示すダミーデータＤＤ１が立下が
るときに、レベル変換回路４５の出力信号がＨレベルに
立上がり、ＭＯＳトランジスタ４６が導通し、ダミーデ
ータ伝送線路４が正規データ伝送線路３に電気的に結合
される。このときには、ダミーデータＤＤ２が、接地電
圧ＧＮＤから負電圧ＶＢＢレベルに低下し、レベル変換
回路４７の出力信号は、電源電圧ＶＣＣレベルに立上が
り、ＭＯＳトランジスタ４８がオフ状態となり、ダミー
データ伝送線路５が正規データ伝送線路３から分離され
る。

【０１５１】したがって、正規データＮＤＴが立上がる
ときには、ダミーデータ伝送線路４が正規データ伝送線
路３に電気的に結合されて、リンギングの発生が防止さ
れる。逆に、正規データＮＤＴが立下がるときには、ダ
ミーデータＤＤ１およびＤＤ２は、その電圧レベルが立
上がるため、レベル変換回路４５および４７の出力信号
レベルが立下がり、ＭＯＳトランジスタ４６がオフ状
態、ＭＯＳトランジスタ４８がオン状態となり、正規デ
ータ伝送線路３がダミーデータ伝送線路５に電気的に結
合される。したがってこの場合においてもリンギングの
発生を防止することができる。

【０１５２】図１３に示す構成の場合、正規データ伝送
線路３にはスイッチングトランジスタ４６および４８が
結合されるだけであり、入力ノード３０の寄生容量を低
減することができ、高速のデータ伝送を実現することが
できる（高速で信号が変化するため）。

【０１５３】（スイッチング回路の構成４）図１４は、
スイッチング回路２ａの第４の構成を概略的に示す図で
ある。図１４においてスイッチング回路２ａは、入力ノ
ード３１を介して与えられるダミーデータＤＤ１を受
け、高電圧ＶＰＰと接地電圧ＧＮＤの間で変化する信号
を生成するレベル変換回路５０と、このレベル変換回路
５０の出力信号に応答してダミーデータ伝送線路４を入
力ノード３１および３０を介して正規データ伝送線路３
に電気的に結合するＰチャネルＭＯＳトランジスタ５１
と、入力ノード３２を介して与えられるダミーデータＤ
Ｄ２を受け、電源電圧ＶＣＣと負電圧ＶＢＢの間で変化
する信号に変換するレベル変換回路５２と、レベル変換
回路５２の出力信号に応答して、入力ノード３０および
３２を介してダミーデータ伝送線路５を正規データ伝送
線路３に電気的に結合するＮチャネルＭＯＳトランジス
タ５３を含む。レベル変換回路５０および５２は論理レ
ベルの変換（反転）機能は備えていない。単に振幅拡張
機能を備えるだけである。これらのレベル変換回路５０
および５２は、先に説明した振幅拡張機能を有するレベ
ル変換回路（初段レベル変換回路）を用いて実現するこ
とができる。

【０１５４】正規データＮＤＴの電圧レベルが立上がる
ときには、ダミーデータＤＤ１およびＤＤ２の電圧レベ
ルが立下がる。したがって、このときには、レベル変換
回路５０および５２の出力信号の電圧レベルも低下し、
応じて、ＭＯＳトランジスタ５１がオン状態、ＭＯＳト
ランジスタ５３がオフ状態となり、正規データ伝送線路
３は、ダミーデータ伝送線路４に電気的に結合され、か
つ正規データ伝送線路３は、ダミーデータ伝送線路５か
ら電気的に分離される。

【０１５５】逆に、正規データＮＤＴの電圧レベルの立
下がり時においては、ダミーデータＤＤ１およびＤＤ２
はその電圧レベルが立上がるため、レベル変換回路５０
および５２の出力信号の電圧レベルも上昇し、応じてＭ
ＯＳトランジスタ５１がオフ状態、ＭＯＳトランジスタ
５３がオン状態となり、正規データ伝送線路３がダミー
データ伝送線路５に電気的に接続され、一方、ダミーデ
ータ伝送線路４は、正規データ伝送線路３から切離され
る。したがって、正規データＮＤＴの立上がり時には、
ダミーデータＤＤ１を用いてリンギングの相殺を行な
い、正規データＮＤＴの立下がり時においては、ダミー
データＤＤ２を用いてリンギングを相殺することができ
る。

【０１５６】図１４に示すスイッチング回路２ａは、図
１３に示すスイッチング回路２ａと、その論理レベル反
転機能がないため、応じて、スイッチングトランジスタ
として機能するＭＯＳトランジスタ４６および４８をそ
の極性を変えてＭＯＳトランジスタ５１および５３を利
用している。したがって図１４に示すスイッチング回路
２ａも、図１３に示すスイッチング回路２ａと同様の機
能を実現することができる。

【０１５７】（スイッチング回路の構成５）図１５は、
スイッチング回路２ａの第５の構成を示す図である。図
１５において、スイッチング回路２ａは、正規データ伝
送線路３と入力ノード３０の間に接続されるＣＭＯＳト
ランスミッションゲートを構成するＰチャネルＭＯＳト
ランジスタ５５およびＮチャネルＭＯＳトランジスタ５
７と、入力ノード３０上の電源電圧ＶＣＣおよび接地電
圧ＧＮＤレベルの間で変化する信号を高電圧ＶＰＰおよ
び負電圧ＶＢＢの間で変化する信号に変換しかつ論理レ
ベルを反転するレベル変換回路５４と、レベル変換回路
５４の出力信号に応答してダミーデータ伝送線路４を入
力ノード３０に電気的に結合するＰチャネルＭＯＳトラ
ンジスタ５６と、レベル変換回路５４の出力信号に応答
して、ダミーデータ伝送線路５を内部ノード３０へ電気
的に結合するＮチャネルＭＯＳトランジスタ５８を含
む。このレベル変換回路５４の出力信号は、Ｐチャネル
ＭＯＳトランジスタ５５およびＮチャネルＭＯＳトラン
ジスタ５７のゲートへ与えられる。

【０１５８】図１５に示すスイッチング回路２ａの構成
においては、正規データＮＤＴが接地電圧レベルから電
源電圧ＶＣＣレベルに上昇する場合、ＣＭＯＳトランス
ミッションゲートを構成するＰチャネルＭＯＳトランジ
スタ５５およびＮチャネルＭＯＳトランジスタ５７の一
方がオン状態にあるため、まずこの正規データＮＤＴが
入力ノード３０を介してレベル変換回路５４へ与えら
れ、その電圧レベルが変換され、かつその論理レベルも
反転される。したがって、レベル変換回路５４の出力信
号が、高電圧ＶＰＰレベルから負電圧ＶＢＢレベルへ立
上がる。このときには、ＰチャネルＭＯＳトランジスタ
５６がオン状態、ＮチャネルＭＯＳトランジスタ５８が
オフ状態となる。ＰチャネルＭＯＳトランジスタ５５が
オン状態であり、またＮチャネルＭＯＳトランジスタ５
７がオフ状態となる。したがって、ＣＭＯＳトランスミ
ッションゲートを介して入力ノードを正規データ伝送線
路３に結合しても、正確にこの正規データＮＤＴに従っ
て電圧レベル変換および論理レベル反転を行なうことが
できる。

【０１５９】図１５に示す構成の場合、正規データ伝送
線路３は、ＭＯＳトランジスタ５５または５７を介して
入力ノード３０に接続される。またダミーデータ伝送線
路４はＭＯＳトランジスタ５６を介して入力ノード３０
に電気的に結合され、またダミーデータ伝送線路５も、
ＭＯＳトランジスタ５８を介して入力ノード３０に接続
される。したがって、入力ノード３０から見て、入力ノ
ード３０に接続されるデータ伝送線路に対する信号伝達
特性を等しくすることができ、正確に内部入力ノード３
０にはリンギングの中間値が出力され、安定した波形を
内部回路へ伝達することができる。

【０１６０】すなわち、入力ノード３０とダミーデータ
伝送線路４または５の間のＭＯＳトランジスタ５６また
は５８の導通時のチャネル抵抗（等価抵抗）と入力ノー
ド３０と正規データ伝送線路３の間のＣＭＯＳトランス
ミッションゲート５５または５７の等価抵抗（ＭＯＳト
ランジスタ５５または５７の導通時のチャネル抵抗）と
が等しいため、入力ノード３０からみて、ダミーデータ
ＤＤ１またはＤＤ２と正規データＮＤＴを伝送するデー
タ伝送線路の信号伝達特性を同じとすることができ、正
確に、リンギングの中間値を入力ノード３０に出現させ
ることが可能となる。特に、入力ノード３０を、レベル
変換回路５４に結合する場合、より正確に対称的な抵抗
分布を実現することができる（レベル変換回路５４の入
力抵抗／入力容量は、これらの信号伝送線路に対し共通
となるため）。

【０１６１】（スイッチング回路の構成６）図１６は、
この発明の実施の形態５に従うスイッチング回路の第６
の構成を示す図である。図１６において、スイッチング
回路２ａは、内部入力ノード３０上の電源電圧ＶＣＣお
よび接地電圧ＧＮＤの間で変化する信号を高電圧ＶＰＰ
および負電圧ＶＢＢの間で変化する信号に変換するレベ
ル変換回路６０と、レベル変換回路６０の出力信号に応
答して正規データ伝送線路３を内部入力ノード３０に電
気的に結合するＮチャネルＭＯＳトランジスタ６１と、
レベル変換回路６０の出力信号に応答して、ＭＯＳトラ
ンジスタ６１と同相で導通し、ダミーデータ伝送線路４
を内部入力ノード３０に電気的に結合するＮチャネルＭ
ＯＳトランジスタ６２と、レベル変換回路６０の出力信
号に応答して、ＭＯＳトランジスタ６１と逆相で導通
し、正規データ伝送線路３を内部入力ノード３０に電気
的に結合するＰチャネルＭＯＳトランジスタ６３と、レ
ベル変換回路６０の出力信号に応答して、ＭＯＳトラン
ジスタ６３と同相で導通し、ダミーデータ伝送線路５を
内部入力ノード３０に電気的に結合するＰチャネルＭＯ
Ｓトランジスタ６４を含む。

【０１６２】レベル変換回路６０は、論理レベルの反転
機能は備えておらず、内部入力ノード３０上の信号と同
相の信号を生成する。内部入力ノード３０は、ＭＯＳト
ランジスタ６１および６３で構成されるＣＭＯＳトラン
スミッションゲートを介して正規データ伝送線路３に電
気的に結合される。

【０１６３】正規データＮＤＴがＬレベルからＨレベル
に立上がるとき、ＭＯＳトランジスタ６３がオン状態か
らオフ状態へ移行し、一方、ＭＯＳトランジスタ６１が
オフ状態からオン状態へ移行する。一方、正規データＮ
ＤＴがＨレベルからＬレベルに立下がるときには、ＭＯ
Ｓトランジスタ６１がオン状態からオフ状態へ移行し、
一方ＭＯＳトランジスタ６３がオフ状態からオン状態へ
移行する。したがって、内部入力ノード３０には、常時
正規データ伝送線路３を介して与えられる正規データＮ
ＤＴが、ＭＯＳトランジスタ６１および６３で構成され
るＣＭＯＳトランスミッションゲートを介して伝達され
る。ダミーデータ伝送線路４および５に結合されるＭＯ
Ｓトランジスタ６２および６４は、それぞれ正規データ
伝送線路３に対して設けられたＭＯＳトランジスタ６１
および６３と同相で導通する。したがって、この図１６
に示す構成においても、内部入力ノード３０からみて正
規データ伝送線路３およびダミーデータ伝送線路４また
は５は、同じ特性を有するＭＯＳトランジスタを介して
データが伝達される。したがって、内部入力ノード３０
上には、正確にリンギングの中間値の電圧レベルの信号
を生成することができ、リンギングを正確に相殺するこ
とができる。

【０１６４】（スイッチング回路の構成７）図１７は、
この発明の実施の形態５に従うスイッチング回路の第７
の構成を示す図である。図１７に示すスイッチング回路
２ａにおいては、論理レベル反転機能を有するレベル変
換回路５４が、内部入力ノード３０ではなく、正規デー
タ伝送線路３が結合する入力ノード６５上の信号を受け
る。他の構成は、図１５に示すスイッチング回路の構成
と同じであり、対応する部分には同一参照番号を付し、
その詳細説明は省略する。

【０１６５】図１７に示す構成においては、正規データ
ＮＤＴを受ける入力ノード６５上の信号がレベル変換回
路５４へ与えられており、ＭＯＳトランジスタ５５およ
び５７で構成されるＣＭＯＳトランスミッションゲート
における伝搬遅延がなく、より早いタイミングで正規デ
ータＮＤＴの変化に従ってダミーデータ伝送線路４また
は５を内部入力ノード３０に結合することができ、より
正確に、リンギングを相殺することができる。

【０１６６】（スイッチング回路の構成８）図１８は、
スイッチング回路の第８の構成を示す図である。図１８
に示す構成は、図１６に示すスイッチング回路の構成と
以下の点が異なる。すなわち、レベル変換回路６０が、
正規データ伝送線路３が結合する入力ノード６５上の信
号を受ける。他の構成は、図１６に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。

【０１６７】図１８に示すスイッチング回路２ａでも、
図１６に示す構成と同様の効果を得ることができる。加
えて、正規データ伝送線路３が結合する入力ノード６５
の信号をレベル変換回路６０が受けており、正規データ
ＮＤＴの変化に応じて早いタイミングでレベル変換回路
６０の出力信号を変化させることができ、正確にリンギ
ングを相殺することができる。

【０１６８】（スイッチング回路の構成９）図１９は、
スイッチング回路の第９の構成を示す図である。図１９
に示すスイッチング回路２ａは、図１３に示すスイッチ
ング回路２ａと以下の点においてその構成が異なる。す
なわち、正規データ伝送線路３と内部入力ノード３０の
間に、レベル変換回路４５の出力信号に応答して導通す
るＮチャネルＭＯＳトランジスタ６１と、レベル変換回
路４７の出力信号に応答して導通するＰチャネルＭＯＳ
トランジスタ６３が設けられる。他の構成は、図１３に
示す構成と同じであり、対応する部分には同一参照番号
を付し、その詳細説明は省略する。

【０１６９】図１９に示すスイッチング回路２ａの構成
においても、内部入力ノード３０からみた２つのデータ
伝送線路（正規データ伝送線路３とダミーデータ伝送線
路４または５）に対する電気的特性が同じであり、内部
入力ノード上でダミーデータと正規データの中間値レベ
ルの信号を生成することができ、正確にリンギングを相
殺することができる。

【０１７０】（スイッチング回路の構成１０）図２０
は、スイッチング回路の第１０の構成を示す図である。
この図２０に示すスイッチング回路２ａは、図１４に示
すスイッチング回路２ａとその構成が以下の点において
異なっている。すなわち、正規データ伝送線路３と内部
入力ノード３０の間に、レベル変換回路５０の出力信号
に応答して導通するＰチャネルＭＯＳトランジスタ５５
と、レベル変換回路５２の出力信号に応答して導通する
ＮチャネルＭＯＳトランジスタ５７が設けられる。他の
構成は、図１４に示すスイッチング回路２ａの構成と同
じであり、対応する部分には同一参照番号を付しその詳
細説明は省略する。

【０１７１】図２０に示すスイッチング回路２ａの構成
においては、ＭＯＳトランジスタ５１および５５が同時
に導通し、またＭＯＳトランジスタ５７および５３が同
時に導通する。ダミーデータの変化に応じて選択的にダ
ミーデータ伝送線路４または５を内部入力ノード３０に
結合することにより、早いタイミングでＭＯＳトランジ
スタ５１および５５をオン／オフ状態へ駆動でき、正確
にリンギングを相殺することができる。

【０１７２】以上のように、この発明の実施の形態５に
従えば、受信側デバイスにおいて、受信正規データまた
はダミーデータの論理レベルに応じて選択的にダミーデ
ータ伝送線路を正規データ伝送線路に結合するように構
成しており、簡易な構成で、正確にリンギングを相殺す
ることができる。

【０１７３】（他の適用例）上述の説明においては、送
信信号はデータであり、出力イネーブル信号に従ってそ
の論理レベルが決定されてデータの送信が行なわれてい
る。しかしながら、この半導体デバイスは、信号を送信
／受信する回路構成を有していればよく、メモリデバイ
スに限定されない。また、送信側デバイスおよび受信側
デバイスを別々に設け、データ伝送線路が一方方向のよ
うに説明している。しかしながら、このデータ伝送線路
は、双方向データ伝送線路であってもよく、また一方方
向に伝達される信号が、動作タイミングを規定するクロ
ック信号または制御信号、アドレス信号などの信号であ
ってもよい。

【０１７４】

【発明の効果】請求項１に係る発明に従えば、正規の信
号を伝達するための第１の信号線と、この正規の信号と
相補なダミー信号を伝達する１対のダミー信号線を組を
なして第１および第２の半導体装置の間に配設してお
り、正規信号の論理レベルに応じて選択的に正規信号線
とダミー信号線対の一方とを電気的に結合することによ
り、これらの信号線が同じ信号伝達特性を有しており、
容易にリンギングを相殺することができ、応じて高速で
信号を伝達することができ、高速動作するシステムを構
築することができる。

【０１７５】請求項２に係る発明に従えば、ダミー信号
対の信号変化範囲の電圧レベルを互いに異ならせてお
り、正規信号の立上がり／立下がりにおけるリンギング
に対し、これらのダミー信号に同じ電圧レベルを中心と
した逆相のリンギングを生成することができ、正確にリ
ンギングを相殺することができる。

【０１７６】請求項３に係る発明に従えば、正規信号の
変化方向に応じて選択的にダミー信号線を正規信号線に
接続しており、容易に正規信号の立上がりおよび立下が
りにおけるリンギングを相殺することができる。

【０１７７】請求項４に係る発明に従えば、ダミー信号
線の一方を正規信号線に接続するとき他方のダミー信号
線を正規信号線から切離しており、正確に正規信号と同
一電圧レベルを中心としてかつ逆相で振動するリンギン
グを正規信号に重畳することができ、正規信号のリンギ
ングを確実に相殺することができる。

【０１７８】請求項５に係る発明に従えば、ダミー信号
の一方を、正規信号の電圧レベル以上で変化し、かつダ
ミー信号の他方を正規信号の電圧レベル以下の電圧レベ
ルで変化させており、正規信号と同一電圧レベルを中心
として逆相で変化するリンギングを容易に生成すること
ができる。

【０１７９】請求項６に係る発明に従えば、受信側半導
体装置において、正規信号に応答してダミー信号線対を
相補的に正規信号線に電気的に結合しており、簡易な回
路構成で確実に正規信号のリンギングを相殺することが
できる。

【０１８０】請求項７に係る発明に従えば、送信側半導
体装置においては、内部信号に基づいて正規信号を生成
し、かつこの内部信号に従って正規信号と相補な信号を
生成してダミー信号として出力しており、簡易な回路構
成で容易に正規信号と逆相で変化するダミー信号対を生
成することができる。

【０１８１】請求項８に係る発明に従えば、正規出力回
路の出力トランジスタとダミー出力回路のダミー出力ト
ランジスタのうち同時に導通状態となるトランジスタの
等価抵抗を互いに等しくしており、正規信号およびダミ
ー信号の振幅が等しいとき、容易に同じ大きさで逆方向
のリンギングを生成することができる。

【０１８２】請求項９に係る発明に従えば、正規出力回
路の出力トランジスタの導通時導通するダミー出力回路
のトランジスタの等価抵抗を、信号線の特性インピーダ
ンスに等しくしており、不必要なダミー信号におけるリ
ンギングを容易に抑制することができ、不必要なリンギ
ングが次サイクルの動作に悪影響を及ぼすのを防止する
ことができ、応じて信号周期を短くでき、高速動作する
システムを構築することができる。

【０１８３】請求項１０に係る発明に従えば、ダミー信
号の振幅と正規信号の振幅が異なった場合でも、正規信
号がリンギングを発生せずに所定の電圧レベルに到達す
るようにダミー出力回路のトランジスタの等価抵抗を正
規出力回路のトランジスタの等価抵抗および正規信号線
のインピーダンスに関係づけており、半導体装置内部で
生成される内部電圧を利用して、ダミーデータを生成す
ることができ、電源系統を簡略化することができる。

【０１８４】請求項１１に係る発明に従えば、内部信号
と出力タイミング信号とに従って正規信号を生成し、か
つ内部信号と出力タイミング信号とをレベル変換した
後、正規信号と相補的に変化するダミー信号を生成する
ように構成しており、容易に、正規信号と同期したダミ
ー信号を生成することができる。

【０１８５】請求項１２に係る発明に従えば、内部信号
と出力タイミング信号とに従って内部正規信号を生成
し、内部正規信号に従って正規信号を生成するととも
に、内部正規信号をレベル変換した後、ダミー信号を生
成しており、内部正規信号生成部を正規出力回路および
ダミー出力回路で共有することができ、レイアウト面積
を低減することができる。

【０１８６】請求項１３に係る発明に従えば、正規信号
線およびダミー信号線を同一の導電型のスイッチングト
ランジスタをそれぞれ介して内部ノードに結合してお
り、内部ノードからみた正規信号線およびダミー信号線
に対する抵抗特性を同一とすることにより、正確に内部
ノードにリンギングの中間値を生成することができ、応
じて正確にリンギングを相殺することができる。

【０１８７】請求項１４に係る発明に従えば、正規信号
をレベル変換し、このレベル変換した信号に従って相補
的にダミー信号線対を正規信号線に電気的に結合してお
り、簡易な回路構成で正確に正規信号の論理レベルに応
じて、必要なリンギングを正規信号に重畳させることが
できる。

【０１８８】請求項１５に係る発明に従えば、正規信号
をそれぞれ別々にレベル変換するレベル変換回路をダミ
ー信号線対それぞれに対応して設け、これらのレベル変
換回路の出力信号に従って、対応のダミー信号線を正規
信号線に電気的に結合するように構成しており、簡易な
回路構成を用いて正規信号の論理レベルに応じて必要な
リンギングを正規信号に重畳させることができる。

【０１８９】請求項１６に係る発明に従えば、同じ信号
伝達特性を有する正規信号線およびダミー信号線対に対
し、正規信号と相補なダミー信号を生成して伝達するよ
うに構成しており、応じて必要なダミー信号を生成し
て、受信側で正規信号のリンギングを抑制することがで
きる。

【０１９０】請求項１７に係る発明に従えば、ダミー信
号の変化範囲の電圧レベルを正規信号の変化範囲の電圧
レベルと異ならせており、容易に送信側で同一電圧レベ
ルを中心とする逆相のリンギングを結合して、正規信号
のリンギングを相殺することができる。

【０１９１】請求項１８に係る発明に従えば、正規信号
およびダミー信号の振幅が同じとき、ダミー出力回路の
出力トランジスタとダミー出力回路のダミー出力トラン
ジスタの同時に導通する出力トランジスタおよびダミー
出力トランジスタの等価抵抗を互いに等しくしており、
容易に同じ特性を有する逆相のリンギングを受信側にお
いて生成することができる。

【０１９２】請求項１９に係る発明に従えば、正規出力
回路の出力トランジスタの導通時導通するダミー出力回
路のダミー出力トランジスタの等価抵抗を正規信号線お
よびダミー信号線の特性インピーダンスと等しくしてお
り、容易に不必要なダミー信号のリンギングの発生を防
止することができ、応じて不必要なリンギングが次サイ
クルの動作に影響を及ぼすのを防止でき、サイクル時間
を短くすることができる。

【０１９３】請求項２０に係る発明に従えば、ダミー出
力回路の出力トランジスタ、正規出力回路の出力トラン
ジスタおよび信号線の特性インピーダンスを適当に調整
しており、内部で発生される電圧を利用してダミー信号
を生成して、正規信号のリンギングを確実に抑制するこ
とができ、電源構成を簡略化することができる。

【０１９４】請求項２１に係る発明に従えば、内部信号
と出力タイミング信号とに従って正規信号を生成し、か
つこの内部信号と出力信号をレベル変換した後にダミー
信号を生成しており、容易に正規信号と同期しかつ信号
変化範囲の電圧レベルの異なるダミー信号を生成して、
正規信号と同一電圧レベルを中心として逆相のリンギン
グを生成することができる。

【０１９５】請求項２２に係る発明に従えば、内部信号
と出力タイミング信号とに従って内部正規信号を生成
し、かつこの内部正規信号に従って正規信号を生成し、
かつ内部正規信号をレベル変換してダミー信号を生成し
ており、内部正規信号生成部をダミー出力回路および正
規出力回路で共有することができ、回路構成要素数を低
減でき、応じてレイアウト面積を低減することができ
る。

【０１９６】請求項２３に係る発明に従えば、正規信号
線およびダミー信号線を選択的に結合しており、受信側
で容易に正規信号のリンギングを抑制できる。

【０１９７】請求項２４に係る発明に従えば、ダミー信
号線対を相補的に正規信号線に結合しており、必要な逆
相のリンギングのみを正規信号のリンギングに重畳する
ことができる。

【０１９８】請求項２５に係る発明に従えば、ダミー信
号線および正規信号線をスイッチングトランジスタをそ
れぞれ介して内部ノードに電気的に結合しており、内部
ノードからみてダミー信号線および制御信号線の電気的
特性を同じとすることができ、正確に内部信号および制
御信号をリンギングの中間値の波形を生成することがで
き、確実に制御信号のリンギングを抑制することができ
る。

【０１９９】請求項２６に係る発明に従えば、正規信号
をレベル変換し、このレベル変換の信号に従ってダミー
信号線対を選択的に正規信号線に結合しており、容易に
正規信号の論理レベルに応じて必要なダミー信号を正規
信号に重畳させることができる。

【０２００】請求項２７に係る発明に従えば、正規信号
に従ってそれぞれ別の電圧レベルにレベル変換し、これ
らのレベル変換された信号に従ってダミー選択線対を選
択的に正規信号線に電気的に結合しており、容易に正規
信号の論理レベルに応じて必要なダミー信号をこの正規
信号に重畳することができ、簡易な回路構成で確実に正
規信号のリンギングを抑制することができる。

【図面の簡単な説明】

【図１】（Ａ）は、この発明の実施の形態１に従う入
出力インタフェース回路の構成を概略的に示し、（Ｂ）
は、（Ａ）に示す構成の動作を示す信号波形図である。

【図２】（Ａ）は、この発明の実施の形態２に従う入
出力インタフェース回路の構成を概略的に示し、（Ｂ）
は、（Ａ）に示す入出力インタフェース回路の動作を示
す信号波形図である。

【図３】受信側デバイスの受信信号波形を示す図であ
る。

【図４】（Ａ）および（Ｂ）は、受信側の受信信号の
合成信号の波形を概略的に示す図である。

【図５】（Ａ）はこの発明の実施の形態３に従う入出
力インタフェースの構成を概略的に示し、（Ｂ）は、
（Ａ）に示す構成の動作を示す信号波形図である。

【図６】この発明の実施の形態４におけるデータ出力
回路の構成を概略的に示す図である。

【図７】図６に示すレベル変換回路の構成の一例を示
す図である。

【図８】図６に示す別のレベル変換回路の構成を概略
的に示す図である。

【図９】この発明の実施の形態４のデータ出力回路の
他の構成を示す図である。

【図１０】この発明の実施の形態５に従うスイッチン
グ回路の構成を示す図である。

【図１１】図１０に示すレベル変換回路の構成の一例
を示す図である。

【図１２】この発明の実施の形態５に従うスイッチン
グ回路の第２の構成を示す図である。

【図１３】この発明の実施の形態５のスイッチング回
路の第３の構成を示す図である。

【図１４】スイッチング回路の第４の構成を示す図で
ある。

【図１５】スイッチング回路の第５の構成を示す図で
ある。

【図１６】スイッチング回路の第６の構成を示す図で
ある。

【図１７】スイッチング回路の第７の構成を示す図で
ある。

【図１８】スイッチング回路の第８の構成を示す図で
ある。

【図１９】スイッチング回路の第９の構成を示す図で
ある。

【図２０】スイッチング回路の第１０の構成を示す図
である。

【図２１】従来のデータ処理システムの構成を概略的
に示す図である。

【図２２】図２１に示すメモリデバイスのデータ出力
部の構成を概略的に示す図である。

【図２３】図２１に示すメモリデバイスの入力部の構
成を概略的に示す図である。

【図２４】データ伝送線路のインピーダンス分布を概
略的に示す図である。

【図２５】伝送線路の反射を説明するための図であ
る。

【図２６】デバイス間の伝送線路の反射を具体的に説
明するための図である。

【図２７】図２６における伝送線路の反射波を示す図
である。

【図２８】図２６における伝送線路の反射波を示す図
である。

【図２９】システムの送信波形を示す図である。

【図３０】（Ａ）は、従来の高速通信インタフェース
システムの一例を示す図であり、（Ｂ）は、（Ａ）に示
す入出力インタフェースの問題点を示すための信号波形
図である。

【符号の説明】１送信側デバイス、１ａ，１ｃダミー出力回路、１
ｂ正規出力回路、１ｄ出力レベル変換回路、２受
信側デバイス、２ａスイッチング回路、３正規データ
伝送線路、４，５ダミーデータ伝送線路、Ｑａ−Ｑｆ
出力ＭＯＳトランジスタ、１０−１５レベル変換回
路、１６−１８論理決定回路、１９−２４タイミン
グ調整回路、２５論理決定回路、３３，４０，４５，
４７，５０，５２，５４，６０レベル変換回路、３
４，３５，４１，４２，４６，４８，５１，５３，５５
−５８，６１−６４ＭＯＳトランジスタ（スイッチン
グトランジスタ）。

Claims

【特許請求の範囲】

【請求項１】第１の半導体装置と第２の半導体装置と
に結合され、少なくとも前記第１および第２の半導体装
置の一方から他方へデジタル信号を伝達するための第１
の信号線、前記第１の半導体装置と前記第２の半導体装置とに結合
され、前記第１の信号線と同一の信号伝達特性を有し、
前記デジタル信号と相補な第１のダミー信号を前記デジ
タル信号と同一方向に伝達するための第１のダミー信号
線、および前記第１および第２の半導体装置に結合さ
れ、前記第１の信号線と同一の信号伝達特性を有し、前
記デジタル信号と相補な第２のダミー信号を前記デジタ
ル信号と同一方向に伝達するための第２のダミー信号線
を備え、前記第１の信号線ならびに前記第１および第２
のダミー信号線が組をなして配設される、半導体装置シ
ステム。
【請求項２】前記第１のダミー信号は、前記デジタル
信号とその信号変化範囲の電圧レベルが異なり、かつ前
記第２のダミー信号は、前記デジタル信号および前記第
１のダミー信号とその信号変化範囲の電圧レベルが異な
る、請求項１記載の半導体装置システム。
【請求項３】前記第１および第２の半導体装置の少な
くとも一方は、前記デジタル信号が第１の方向に変化す
るとき前記第１の信号線と前記第１のダミー信号線とを
結合し、かつ前記デジタル信号が前記第１の方向と逆の
第２の方向に変化するとき前記第１の信号線と前記第２
のダミー信号線とを結合するための結合手段を備える、
請求項１記載の半導体装置システム。
【請求項４】前記第１および第２の半導体装置の少な
くとも一方は、さらに、前記デジタル信号が前記第１の
方向に変化するとき前記第１の信号線と前記第２のダミ
ー信号線とを切離し、かつ前記デジタル信号が前記第２
の方向に変化するとき前記第１の信号線と前記第１のダ
ミー信号線とを切離すための手段を備える、請求項３記
載の半導体装置システム。
【請求項５】前記デジタル信号は、第１の電圧と前記
第１の電圧よりも高い第２の電圧の間で変化し、前記第
１のダミー信号は、前記第２の電圧よりも高い第３の電
圧レベルと前記第２の電圧レベルの間で変化し、前記第
２のダミー信号は、前記第１の電圧よりも低い第４の電
圧と前記第１の電圧レベルの間で変化する、請求項１記
載の半導体装置システム。
【請求項６】前記第１および第２の半導体装置の少な
くとも一方は、前記第１の信号線上のデジタル信号に応
答して、前記第１および第２のダミー信号線を相補的に
前記第１の信号線に電気的に結合するための手段を備え
る、請求項１記載の半導体装置システム。
【請求項７】前記第１および第２の半導体装置の少な
くとも一方は、内部信号に従って前記デジタル信号を生
成して前記第１の信号線上に出力する出力回路と、前記
内部信号に応答して前記デジタル信号と相補な信号を生
成して前記第１のダミー信号として前記第１のダミー信
号線上に出力する第１のダミー出力回路と、前記内部信
号に応答して、前記デジタル信号と相補な信号を生成し
て前記第２のダミー信号として前記第２のダミー信号線
上に出力するための第２のダミー出力回路とを備える、
請求項１記載の半導体装置システム。
【請求項８】前記デジタル信号ならびに前記第１およ
び第２のダミー信号の振幅は同じであり、前記正規出力回路は、前記第１の信号線を第１の電圧レ
ベルに駆動するための第１のトランジスタと、前記第１
の信号線を第２の電圧レベルに駆動するための第２のト
ランジスタとを含み、前記第１のダミー出力回路は、前記第１のトランジスタ
の導通時導通し、前記第１のダミー信号線を前記第１の
信号線と逆の方向に駆動するための第１のダミー出力ト
ランジスタを含み、前記第２のダミー出力回路は、前記第２のトランジスタ
の導通時導通し、前記第２のダミー信号線を前記第１の
信号線と逆の方向に駆動するための第２のダミー出力ト
ランジスタを含み、前記第１のトランジスタと前記第１
のダミートランジスタの等価抵抗は互いに等しく、かつ
前記第２のトランジスタと前記第２のダミートランジス
タの等価抵抗は互いに等しい、請求項７記載の半導体装
置システム。
【請求項９】前記正規出力回路は、前記第１の信号線
を第１の電圧レベルに駆動するための第１の出力トラン
ジスタと、前記第１の信号線を前記第１の電圧レベルと
異なる第２の電圧レベルに駆動するための第２の出力ト
ランジスタとを含み、前記第１のダミー出力回路は、前記第２の出力トランジ
スタの導通時導通し、前記第１のダミー信号線を前記第
１の信号線と逆の方向に駆動する第１のダミー出力トラ
ンジスタを含み、前記第２のダミー出力回路は、前記第１の出力トランジ
スタの導通時導通し、前記第２のダミー信号線を前記第
１の信号線と逆の方向に駆動するための第２のダミー出
力トランジスタを含み、前記第１のダミー出力トランジ
スタと前記第２のダミー出力トランジスタの等価抵抗
は、対応のダミー信号線の特性インピーダンスに等し
い、請求項７記載の半導体装置システム。
【請求項１０】前記正規出力回路は、前記第１の信号
線を第１の電圧レベルに駆動するための第１のトランジ
スタと、前記第１の信号線を第２の電圧レベルに駆動す
るための第２のトランジスタとを含み、前記第１および
第２のトランジスタは、導通時、それぞれ、等価抵抗Ｒ
ＰＢおよびＲＮＢを有し、前記第１のダミー出力回路
は、前記第１のトランジスタの導通時導通し、前記第１
のダミー信号線を前記第１の信号線と逆の方向に駆動す
る第１のダミー出力トランジスタを含み、前記第１のダ
ミー出力トランジスタは導通時第３の等価抵抗ＲＮＡを
有し、前記第２のダミー出力回路は、前記第２のトランジスタ
の導通時導通し、前記第２のダミー信号線を前記第１の
信号線と逆の方向に駆動する第２のダミー出力トランジ
スタを含み、前記第２のダミー出力トランジスタは、導
通時、等価抵抗ＲＰＣを有し、前記デジタル信号は第１の振幅ＡＭＢを有し、前記第１
のダミー信号は第２の振幅ＡＭＡを有し、かつ前記第２
のダミー信号は第３の振幅ＡＭＣを有し、かつさらに前
記第１の信号線は第１の特性インピーダンスＺを有し、
前記第１および第２のトランジスタならびに前記第１お
よび第２のダミー出力トランジスタの等価抵抗ＲＰＢ，
ＲＭＡ，ＲＮＡおよびＲＰＣは以下の関係を満たす；（ｉ）ＡＭＡ＞ＡＭＢのとき；｛（Ｚ−ＲＰＢ）／（Ｚ＋ＲＰＢ）｝・ＡＭＢ＜｛（Ｚ
−ＲＮＡ）／（Ｚ＋ＲＮＡ）｝・ＡＭＡ、｛（Ｚ−ＲＰＢ）／（Ｚ＋ＲＰＢ）｝²・ＡＭＢ＞
｛（Ｚ−ＲＮＡ）／（Ｚ＋ＲＮＡ）｝²・ＡＭＡ（ｉｉ）ＡＭＡ＜ＡＭＢのとき；｛（Ｚ−ＲＰＢ）／（Ｚ＋ＲＰＢ）｝・ＡＭＢ＞｛（Ｚ
−ＲＮＡ）／（Ｚ＋ＲＮＡ）｝・ＡＭＡ、｛（Ｚ−ＲＰ
Ｂ）／（Ｚ＋ＲＰＢ）｝²・ＡＭＢ＜｛（Ｚ−ＲＮＡ）
／（Ｚ＋ＲＮＡ）｝²・ＡＭＡ（ｉｉｉ）ＡＭＢ＞ＡＭＣのとき；｛（Ｚ−ＲＰＣ）／（Ｚ＋ＲＰＣ）｝・ＡＭＣ＜｛（Ｚ
−ＲＮＢ）／（Ｚ＋ＲＮＢ）｝・ＡＭＢ、｛（Ｚ−ＲＰ
Ｃ）／（Ｚ＋ＲＰＣ）｝²・ＡＭＣ＞｛（Ｚ−ＲＮＢ）
／（Ｚ＋ＲＮＢ）｝²・ＡＭＢ（ｉｖ）ＡＭＢ＜ＡＭＣのとき；｛（Ｚ−ＲＰＣ）／（Ｚ＋ＲＰＣ）｝・ＡＭＣ＞｛（Ｚ
−ＲＮＢ）／（Ｚ＋ＲＮＢ）｝・ＡＭＢ、｛（Ｚ−ＲＰ
Ｃ）／（Ｚ＋ＲＰＣ）｝²・ＡＭＣ＜｛（Ｚ−ＲＮＢ）
／（Ｚ＋ＲＮＢ）｝²・ＡＭＢ、請求項７記載の半導体
装置システム。
【請求項１１】前記正規出力回路は、前記内部信号と
出力タイミング信号とに従って前記デジタル信号を生成
する手段を含み、前記第１のダミー出力回路は、前記内部信号および前記
出力タイミング信号の電圧レベルを変換するための第１
のレベル変換回路と、前記第１のレベル変換回路の出力
信号に従って前記第１のダミー信号を生成する手段とを
含み、前記第２のダミー出力回路は、前記内部信号および前記
出力タイミング信号の電圧レベルを変換するための第２
のレベル変換回路と、前記第２のレベル変換回路の出力
信号に従って前記第２のダミー信号を生成する手段とを
含む、請求項７記載の半導体装置システム。
【請求項１２】前記正規出力回路は、前記内部信号と
出力タイミング信号とに従って内部デジタル信号を生成
する手段と、前記生成手段の出力信号に応答して前記デ
ジタル信号を生成して出力する手段を含み、前記第１のダミー出力回路は、前記生成手段の出力信号
の電圧レベルを変換するための第１のレベル変換回路
と、前記第１のレベル変換回路の出力信号に従って前記
第１のダミー信号を生成して出力する手段を含み、前記第２のダミー出力回路は、前記生成手段の出力信号
の電圧レベルを変換するための第２のレベル変換回路
と、前記第２のレベル変換回路の出力信号に従って前記
第２のダミー信号を生成して出力する手段とを含む、請
求項７記載の半導体装置システム。
【請求項１３】前記結合手段は、前記デジタル信号に
応答して前記第１の信号線および前記第１のダミー信号
線を同一導電型の第１のスイッチングトランジスタをそ
れぞれ介して内部ノードに結合し、かつ前記デジタル信
号に応答して前記第１の信号線および前記第２のダミー
信号線を同一導電型の第２のスイッチングトランジスタ
をそれぞれ介して前記内部ノードに結合するための手段
を含み、前記第１および第２のスイッチングトランジス
タは互いに相補的に導通される、請求項３記載の半導体
装置システム。
【請求項１４】前記デジタル信号は、第１の電圧レベ
ルと第２の電圧レベルの間で変化し、前記第１のダミー
信号は前記第２の電圧レベルと前記第２の電圧レベルよ
りも高い第３の電圧レベルの間で変化しかつ前記第２の
ダミー信号は前記第１の電圧レベルと前記第１の電圧レ
ベルよりも低い第４の電圧レベルの間で変化し、前記結合手段は、前記デジタル信号を前記第３および第
４の電圧レベルの間で変化する信号にレベル変換するレ
ベル変換手段と、前記レベル変換手段の出力信号に応答して前記第１のダ
ミー信号線と前記第１の信号線とを電気的に結合するた
めの第１のスイッチングトランジスタと、前記レベル変換手段の出力信号に応答して前記第１のス
イッチングトランジスタと相補的に導通し、前記第１の
信号線と前記第２のダミー信号線とを電気的に結合する
ための第２のスイッチングトランジスタとを含む、請求
項３記載の半導体装置システム。
【請求項１５】前記デジタル信号は第１の電圧レベル
と前記第１の電圧レベルよりも高い第２の電圧レベルの
間で変化し、前記第１のダミー信号は前記第２の電圧レ
ベルと前記第２の電圧レベルよりも高い第３の電圧レベ
ルの間で変化し、かつ前記第２のダミー信号は前記第１
の電圧レベルと前記第１の電圧レベルよりも低い第４の
電圧レベルの間で変化し、前記結合手段は、前記デジタル信号に応答して前記デジ
タル信号を前記第１および第３の電圧レベルの間で変化
する信号に変換する第１のレベル変換手段と、前記デジタル信号を前記第２および第４の電圧レベルの
間で変化する信号に変換する第２のレベル変換手段と、前記第１のレベル変換手段の出力信号に応答して前記第
１のダミー信号線と前記第１の信号線とを電気的に結合
するための第１のスイッチングトランジスタと、前記第２のレベル変換手段の出力信号に応答して前記第
１の信号線と前記第２のダミー信号線とを電気的に結合
するための第２のスイッチングトランジスタとを含み、
前記第１および第２のスイッチングトランジスタは互い
に相補的に導通する、請求項３記載の半導体装置システ
ム。
【請求項１６】内部信号に従ってデジタル信号を生成
して第１の信号線に出力するための正規出力回路と、前記内部信号に応答して前記デジタル信号と相補な信号
を生成して前記第１の信号線と同じ信号伝達特性を有す
る第１のダミー信号線上に第１のダミー信号として出力
するための第１のダミー出力回路と、前記内部信号に応答して、前記デジタル信号と相補な信
号を生成して第２のダミー信号として前記第１の信号線
と同じ信号伝達特性を有する第２のダミー信号線上に出
力する第２のダミー出力回路とを備える、半導体装置。
【請求項１７】前記第１のダミー出力回路は、前記内
部信号に従って、前記デジタル信号と信号変化範囲の電
圧レベルが異なるようにレベル変換を行なって前記第１
のダミー信号を生成する手段を含み、前記第２のダミー出力回路は、前記内部信号に従って、
前記デジタル信号および前記第１のダミー信号と信号変
化範囲の電圧レベルが異なるようにレベル変換を行なっ
て前記第２のダミー信号を生成する手段を含む、請求項
１６記載の半導体装置。
【請求項１８】前記第１の信号ならびに前記第１およ
び第２のダミー信号の振幅は同じであり、前記正規出力回路は、前記第１の信号線を第１の電圧レ
ベルに駆動するための第１のトランジスタと、前記第１
の信号線を第２の電圧レベルに駆動するための第２のト
ランジスタとを含み、前記第１のダミー出力回路は、前記第１のトランジスタ
の導通時導通し、前記第１のダミー信号線を前記第１の
信号線と逆の方向に駆動するための第１のダミー出力ト
ランジスタを備え、前記第２のダミー出力回路は、前記第２のトランジスタ
の導通時導通し、前記第２のダミー信号線を前記第１の
信号線と逆の方向に駆動する第２のダミー出力トランジ
スタを含み、前記第１のトランジスタと前記第１のダミ
ートランジスタの導通時の等価抵抗は互いに等しく、か
つ前記第２のトランジスタと前記第２のダミートランジ
スタの導通時の等価抵抗は互いに等しい、請求項１６記
載の半導体装置。
【請求項１９】前記正規出力回路は、前記第１の信号
線を第１の電圧レベルに駆動するための第１のトランジ
スタと、前記第１の信号線を第２の電圧レベルに駆動す
るための第２のトランジスタとを含み、前記第１のダミー出力回路は、前記第２のトランジスタ
の導通時導通し、前記第１のダミー信号線を前記第１の
信号線と逆の方向に駆動する第１のダミー出力トランジ
スタを含み、前記第２のダミー出力回路は、前記第１のトランジスタ
の導通時導通し、前記第２のダミー信号線を前記第１の
信号線と逆の方向に駆動する第２のダミー出力トランジ
スタを含み、前記第１のダミートランジスタと前記第２
のダミートランジスタの導通時の等価抵抗は、前記第１
の信号線が有する特性インピーダンスに等しい、請求項
１６記載の半導体装置。
【請求項２０】前記正規出力回路は、前記第１の信号
線を第１の電圧レベルに駆動するための第１のトランジ
スタと、前記第１の信号線を第２の電圧レベルに駆動す
るための第２のトランジスタとを含み、前記第１のダミー出力回路は、前記第１のトランジスタ
の導通時導通し、前記第１のダミー信号線を前記第１の
信号線と逆の方向に駆動する第１のダミー出力トランジ
スタを含み、前記第２のダミー出力回路は、前記第２のトランジスタ
の導通時導通し、前記第２のダミー信号線を前記第１の
信号線と逆の方向に駆動する第２のダミー出力トランジ
スタを含み、前記デジタル信号は第１の振幅ＡＭＢを有し、前記第１
のダミー信号は第２の振幅ＡＭＡを有し、かつ前記第２
のダミー信号は第３の振幅ＡＭＣを有し、かつ前記第１
の信号線は特性インピーダンスＺを有し、かつさらに、
前記第１および第２のトランジスタはそれぞれ等価抵抗
ＲＰＢおよびＲＭＢを有し、かつ前記第１および第２の
ダミー出力トランジスタは、等価抵抗ＲＰＢおよびＲＰ
Ｃをそれぞれ含み、前記第１および第２のトランジスタ
ならびに前記第１および第２のダミー出力トランジスタ
は、以下の関係を満たす；（ｉ）ＡＭＡ＞ＡＭＢのとき；｛（Ｚ−ＲＰＢ）／（Ｚ＋ＲＰＢ）｝・ＡＭＢ＜｛（Ｚ
−ＲＮＡ）／（Ｚ＋ＲＮＡ）｝・ＡＭＡ、｛（Ｚ−ＲＰ
Ｂ）／（Ｚ＋ＲＰＢ）｝²・ＡＭＢ＞｛（Ｚ−ＲＮＡ）
／（Ｚ＋ＲＮＡ）｝²・ＡＭＡ（ｉｉ）ＡＭＡ＜ＡＭＢのとき；｛（Ｚ−ＲＰＢ）／（Ｚ＋ＲＰＢ）｝・ＡＭＢ＞｛（Ｚ
−ＲＮＡ）／（Ｚ＋ＲＮＡ）｝・ＡＭＢ、｛（Ｚ−ＲＰ
Ｂ）／（Ｚ＋ＲＰＢ）｝²・ＡＭＢ＜｛（Ｚ−ＲＮＡ）
／（Ｚ＋ＲＮＡ）｝²・ＡＭＡ（ｉｉｉ）ＡＭＢ＞ＡＭＣのとき；｛（Ｚ−ＲＰＣ）／（Ｚ＋ＲＰＣ）｝・ＡＭＣ＜｛（Ｚ
−ＲＮＢ）／（Ｚ＋ＲＮＢ）｝・ＡＭＢ、｛（Ｚ−ＲＰ
Ｃ）／（Ｚ＋ＲＰＣ）｝²・ＡＭＣ＞｛（Ｚ−ＲＮＢ）
／（Ｚ＋ＲＮＢ）｝²・ＡＭＢ（ｉｖ）ＡＭＢ＜ＡＭＣのとき；｛（Ｚ−ＲＰＣ）／（Ｚ＋ＲＰＣ）｝・ＡＭＣ＞｛（Ｚ
−ＲＮＢ）／（Ｚ＋ＲＮＢ）｝・ＡＭＢ、｛（Ｚ−ＲＰ
Ｃ）／（Ｚ＋ＲＰＣ）｝²・ＡＭＣ＜｛（Ｚ−ＲＮＢ）
／（Ｚ＋ＲＮＢ）｝²・ＡＭＢ、請求項１６記載の半導
体装置。
【請求項２１】前記正規出力回路は、前記内部信号と
出力タイミング信号とに従って前記デジタル信号を生成
するための手段を含み、前記第１のダミー出力回路は、前記内部信号および前記
出力タイミング信号の電圧レベルを変換するための第１
のレベル変換回路と、前記第１のレベル変換回路の出力
信号に従って前記第１のダミー信号を生成する手段とを
含み、前記第２のダミー出力回路は、前記内部信号および前記
出力タイミング信号の電圧レベルを変換するための第２
のレベル変換回路と、前記第２のレベル変換回路の出力
信号に従って前記第２のダミー信号を生成するための手
段を含む、請求項１６記載の半導体装置。
【請求項２２】前記正規出力回路は、前記内部信号と
出力タイミング信号とに従って内部デジタル信号を生成
する生成手段と、前記生成手段の出力する前記内部デジ
タル信号に応答して前記デジタル信号を生成して前記第
１の信号線に出力する手段を含み、前記第１のダミー出力回路は、前記生成手段の出力信号
の電圧レベルを変換するための第１のレベル変換回路
と、前記第１のレベル変換回路の出力信号に従って前記
第１のダミー信号を生成して前記第１のダミー信号線に
出力する手段を含み、前記第２のダミー出力回路は、前記生成手段の出力する
内部デジタル信号の電圧レベルを変換するための第２の
レベル変換回路と、前記第２のレベル変換回路の出力信
号に従って前記第２のダミー信号を生成して前記第２の
ダミー信号線に出力する手段を含む、請求項１６記載の
半導体装置。
【請求項２３】デジタル信号を伝達する第１の信号線
に結合される入力ノードと、前記第１の信号線と同じ信号伝達特性を有し、前記第１
の信号線上のデジタル信号と相補な信号を伝達する第１
のダミー信号線に結合される第１のダミー入力ノード
と、前記第１の信号線と同一の信号伝達特性を有し、前記デ
ジタル信号と相補な信号を伝達する第２のダミー信号線
に結合される第２のダミー入力ノードと、前記第１の入力ノードに結合され、前記デジタル信号が
第１の方向に変化するとき第１の信号線と前記第１のダ
ミー信号線とを結合し、かつ前記デジタル信号が前記第
１の方向と逆の第２の方向に変化するとき第１の信号線
と前記第２のダミー信号線とを結合する結合手段とを備
える、半導体装置。
【請求項２４】前記第１の入力ノードに結合され、前
記デジタル信号が前記第１の方向に変化するとき前記第
１の信号線と前記第２のダミー信号線とを切離し、かつ
前記デジタル信号が前記第１の方向と逆の第２の方向に
変化するとき前記第１の信号線と前記第１のダミー信号
線とを切離すための手段とを前記結合手段はさらに備え
る、請求項２３記載の半導体装置。
【請求項２５】前記結合手段は、前記第１の入力ノー
ドの前記デジタル信号に応答して前記第１の信号線およ
び前記第１のダミー信号線をそれぞれ同一導電型のスイ
ッチングトランジスタを介して入力回路手段に結合する
内部ノードに結合し、かつ前記デジタル信号に応答して
前記第１の信号線および前記第２のダミー信号線を同一
導電型の第２のスイッチングトランジスタをそれぞれ介
して前記内部ノードに結合するための手段を含み、前記
第１および第２のスイッチングトランジスタは互いに相
補的に導通する、請求項２３記載の半導体装置。
【請求項２６】前記デジタル信号は第１の電圧レベル
と第２の電圧レベルの間で変化し、前記第１のダミー信
号は前記第２の電圧レベルと前記第２の電圧レベルより
も高い第３の電圧レベルの間で変化し、かつ前記第２の
ダミー信号は前記第１の電圧レベルと前記第１の電圧レ
ベルよりも低い第４の電圧レベルの間で変化し、前記結合手段は、前記第１の入力ノードの前記デジタル信号を前記第３の
電圧レベルと前記第４の電圧レベルの間で変化する信号
に変換するレベル変換手段と、前記レベル変換手段の出力信号に応答して前記第１のダ
ミー信号線と前記第１の信号線と電気的に結合する第１
の結合手段と、前記レベル変換手段の出力信号に応答して前記第１の結
合手段と相補的に動作し、前記第１の信号線と前記第２
のダミー信号線とを電気的に結合する第２の結合手段と
を備える、請求項２３記載の半導体装置。
【請求項２７】前記デジタル信号は第１の電圧レベル
と前記第１の電圧レベルよりも高い第２の電圧レベルの
間で変化し、前記第１のダミー信号は前記第２の電圧レ
ベルと前記第２の電圧レベルよりも高い第３の電圧レベ
ルの間で変化し、かつ前記第２のダミー信号は前記第１
の電圧レベルと前記第１の電圧レベルよりも低い第４の
電圧レベルの間で変化し、前記結合手段は、前記第１の入力ノード上のデジタル信号を前記第３の電
圧レベルと前記第１の電圧レベルの間で変化する信号に
変換する第１のレベル変換回路と、前記第１のレベル変換回路の出力信号に応答して前記第
１のダミー信号線と前記第１の信号線とを電気的に結合
する第１の結合素子と、前記デジタル信号を前記第２の電圧レベルと前記第４の
電圧レベルの間で変化する信号に変換する第２のレベル
変換回路と、前記第２のレベル変換回路の出力信号に応答して前記第
１の結合素子と相補的に導通し、前記第１の信号線と前
記第２のダミー信号線とを電気的に結合する第２の結合
素子を含む、請求項２３記載の半導体装置。