KR980010746A - 버스 구조 및 입출력 버퍼 - Google Patents

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마사오 다구치
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

본 발명은 SSTL 의 시스템에 있어서, 고속 전송 모드에서 저속 전송 모드로 전환하여 충분한 소비전력 삭감을 실현하는 것을 목적으로 한다.
신호를 전송하는 버스와 이 버스에 신호를 송출하는 경로에 설치된 신호의 반사를 방지하는 반사 방지 저항을 포함하는 장치는 종단 전압원, 종단 저항, 및 종단 전압원과 버스와의 사이에 설치되고, 제 1 모드에서는 버스를 종단 저항을 통해 종단 전압원에 접속하고, 제 2 모드에서는 버스를 종단 전압원으로부터 분단하는 스위치 수단을 포함하는 것을 특징으로 한다.

Description

버스 구조 및 입출력 버퍼
본 발명은 복수의 집적회로칩간의 입출력 인터페이스에 관한 것으로, 상세하게는 고주파수 신호에 의한 고속 데이타 전송과 저주파수 신호에 의한 저속 데이타 전송에 대응한 입출력 인터페이스에 관한 것이다.
마이크로 프로세서의 고속화에 따라서 LSI칩간의 데이타 전송에 있어서도 보다 높은 주파수를 이용한 보다 고속의 데이타 전송이 요구된다. 그러나, 종래의 LSI의 입출력 레벨인 TTL레벨이나 CM0S레벨에서는 신호 주파수가 50MHz를 초과할때부터 신호의 반사의 영향이나 크로스토크의 영향이 커지고 정상적인 데이타 전송이 곤란하게 된다.
이것을 해결하기 위해서 신호 레벨을 1V이하로 억제한 소진폭 신호를 이용하는 CTT(Center Tapped Termination)나 GTL(Gunning Trasnceiverc Logic)등의 입출력 인터페이스가 제안되고 있다. 그러나 이들의 입출력 인터페이스 방식도 주파수 한계나 칩의 소비전력등의 점에 있어서 충분히 만족시킬 수 있는 것은 아니다.
이들 문제에 대응하기 위해서, 발명자는 고속 소진폭 인터페이스 규격 SSTL(Stub Series Terminated Logic)를 제창하고, 이 규격은 JEDEC(미국전자공업회의 하부조직)에 의해서 업계 표준화 규격으로서 인지되었다. 제20도에 SSTL의 버스 구조가 도시되어 있다.
제20도에 도시된 바와 같이, SSTL에서는 특성 임피던스 Z0를 갖는 버스(10)에 특성 임피던스 Z1를 갖는 스터브 부분(배선 분기 부분)(11)을 결합할때, 양쪽간에 저항 Rs를 삽입한다. 이 저항 Rs는 Z0/2+Rs=Z1의 관계를 충족시키는 크기이다. 이 경우, 디바이스단에서 반사한 신호가 버스(10)로 복귀할때에, 스터브 부분(11)과 그 앞에서 임피던스의 정합이 취해지기 때문에 반사가 발생되지 않는다. 따라서, 전송 신호에 과도응답이 나타나지 않고 고속의 데이타 전송이 가능하여진다. 또한 SSTL에서는 제20도 에 나타낸 바와 같이 종단 전압 Vtt가 종단 저항 Rt 를 통해 버스(10)에 접속되어 있다. 종단 전압 Vtt 는 전원전압보다도 낮게 설정되고, 또한 종단 저항 Rt 의 값을 적절한 값으로 설정함으로써 버스(10)의 종단에 있어서의 신호의 반사를 방지한다.
실사용시에 종단 전압 Vtt는 약 1.5V이고, 수신기(버스로부터의 신호 입력부)에서 사용하는 참조 기준전압 Vref도 또한 약 1.5V로 설정된다. 또 종단 저항Rt는 약 50Ω, 저항 Rs는 약 25Ω이다.
상술의 SSTL 은 고속의 데이타 전송이 가능하지만, 전력 절약성이 열악하다는 문제가 있다. 일반적으로 퍼서널 컴퓨터나 EWS등에서는 예컨대 일정시간 키보드등으로부터의 입력이 없는 경우에 클록을 저속화함으로써 소비전력을 절약하는 대책이 취해지고 있다. 그러나, SSTL에 준거하는 시스템에서는 신호 입력측에서 고속 데이타 전송용의 입력 버퍼가 필요하게 되고 이것이 많은 전력을 소비하며, 또한 버스측에서는 종단 저항 Rt가 전력을 소비한다. 이러한 이유에 의해서 SSTL의 시스템에서는 단지 클록을 저속화하는 것만으로는 충분한 소비전력 저하가 달성되지 않는다.
따라서, SSTL의 시스템에 있어서 고속 전송 모드에서 저속 전송 모드로 전환하여 충분한 소비전력 삭감을 가능하게 하는 입출력 인터페이스 및 버스 구조가 필요하게 된다.
또한, 고속 데이타 전송을 가능하게 하는 SSTL의 본래의 주기능을 고려한 경우에는, SSTL의 고속 동작 특성을 더욱 향상시킬 수 있으면 매우 유용하다. 이러한 방책의 하나로서 SSTL의 시스템에 내장하는 칩에 대하여 시스템의 고속 동작 특성을 향상시키는 특징을 부여하는 것을 생각할 수 있다. 그러나, SSTL에 이용되는 칩은 용도의 다양성을 감안하여 LVTTL에 기초하는 시스템에 있어서도 사용할 수 있는 것이 바람직하다.
일반적으로는 SSTL에 이용되는 칩은 그대로 LVTTL에 적용할 수 있다. 즉, 어떤 칩을 LVTTL을 이용한 상대적으로 저속의 시스템에 내장할 수도 있으며, 동일한 칩을 SSTL을 이용한 고속인 시스템에 내장할 수도 있다. 그러나, SSTL의 고속 동작 특성을 더욱 향상시키는 특성을 칩에 부여하여 칩을 특수화시킨 경우, 그와 같은 칩은 LVTTL의 시스템에 있어서 적절히 사용할 수 없게 될 우려가 있다.
따라서, SSTL의 고속 동작 특성을 더욱 향상시키는 동시에 LVTTL의 시스템에도 사용가능한 입출력 인터페이스 및 그와 같은 입출력 인터페이스를 구비한 칩이 필요하게 된다.
따라서, 본 발명은 SSTL의 시스템에 있어서, 고속 전송 모드에서 저속 전송 모드로 전환하여 충분한 소비전력 삭감을 가능하게 하는 입출력 인터페이스 및 버스 구조를 제공하는 것을 목적으로 한다.
또 본 발명은 SSTL의 고속 동작 특성을 더욱 향상시키는 동시에 LVTTL의 시스템에도 사용가능한 입출력 인터페이스 및 그와 같은 입출력 인터페이스를 구비한 칩을 제공하는 것을 목적으로 한다.
청구범위 제1항의 발명에서는, 신호를 전송하는 버스 및 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항을 포함하는 장치는 종단 전압원, 종단 저항, 및 상기 종단 전압원과 상기 버스의 사이에 설치되며 제1모드에서는 상기 버스를 상기 종단 저항을 통해 상기 종단 전압원에 접속하고 제2모드에서는 상기 버스를 상기 종단 전압원으로부터 분단하는 스위치 수단을 구비하는 것을 특징으로 한다.
청구범위 제2항의 발명에서는, 청구범위 제1항 기재의 장치에 있어서, 상기 제1모드에서는 상기 신호를 제1주파수로 전송하고, 상기 제2모드에서는 상기 신호를 제2주파수로 전송하며, 상기 제1주파수는 상기 제2주파수보다도 높은 것을 특징으로 한다.
청구범위 제3항의 발명에서는, 청구범위 제1항 또는 제2항 기재의 장치에 있어서, 상기 스위치 수단은 제어신호에 의해서 온/오프가 제어되는 CMOS트랜지스터이고, 상기 종단 저항은 상기 CMOS트랜지스터의 내부 저항인 것을 특징으로 한다.
청구범위 제4항의 발명에서는, 청구범위 제3항 기재의 장치에 있어서, 상기 제어신호를 생성하는 프로세서를 추가로 포함하는 것을 특징으로 한다.
청구범위 제5항의 발명에서는 신호를 전송하는 버스, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항, 및 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 장치에서, 제1주파수로 상기 신호를 전송하는 제1모드에서 상기 제1주파수보다 낮은 제2주파수로 상기 신호를 전송하는 제2모드로 전환하는 방법에 있어서, 상기 신호를 전송하는 주파수를 상기 제1주파수에서 상기 제2주파수로 변화시키는 단계와, 상기 장치의 동작이 상기 제2주파수로 안정하게 동작할 때까지 대기하는 단계와, 상기 종단 전압을 상기 버스로부터 분단함으로써 상기 신호의 진폭을 증대시키는 단계를 포함하는 것을 특징으로 한다.
청구범위 제6항의 발명에서는, 신호를 전송하는 버스 및 상기 버스에 상기신호를 송출하는 경로에 설 치된 상기 신호의 반사를 방지하는 반사 방지 저항을 포함하는 장치에서, 제1주파수로 상기 신호를 전송하는 제1모드에서 상기 제1주파수보다 높은 제2주파수로 상기 신호를 전송하는 제2모드로 전환하는 방법에 있어서, 상기 버스를 종단 저항을 통해 종단 전압에 접속함으로써 상기 신호의 진폭을 감소시키는 단계와, 상기 신호의 상기 진폭이 안정될 때까지 대기하는 단계와, 상기 신호를 전송하는 주파수를 상기 제 1주파수에서 상기 제2주파수로 변화시키는 단계를 포함하는 것을 특징으로 한다.
청구범위 제7항의 발명에서는, 신호를 전송하는 버스에 접속되어 상기 신호를 수취하는 입력 버퍼 회로에 있어서, 상기 신호가 제1주파수로 전송되는 제1모드로 동작하고 상기 신호를 수취하는 제1버퍼와, 상기 신호가 상기 제1주파수보다 낮은 제2주파수로 전송되는 제2모드로 동작하고 상기 신호를 수취하는 제 2버퍼와, 상기 제1버퍼의 출력과 상기 제2버퍼의 출력을 결합하여 내부 회로에 공급하는 결합 수단을 포함하며, 상기 제2버퍼의 동작시의 소비전력은 상기 제1버퍼의 동작시의 소비전력보다 낮은 것을 특징으로 한다.
청구범위 제8항의 발명에서는, 청구범위 제7항 기재의 입력 버퍼 회로에 있어서, 상기 제1버퍼는 참조 기준전압과의 비교에 의해 상기 신호의 레벨을 판정하는 차동 증폭기이고, 상기 제2버퍼는 CMOS트랜지스터에 의한 게이트인 것을 특징으로 한다.
청구범위 제9항의 발명에서는, 청구범위 제7항 기재의 입력 버퍼 회로에 있어서, 상기 제1버퍼는 상기 제1모드외에 상기 제2모드에서도 동작하고, 참조 기준전압과의 비교에 의해 상기 신호의 레벨을 판정하는 제1차동 증폭기이고, 상기 제2버퍼는 상기 제1버퍼에 병렬로 접속되고, 상기 참조 기준전압과의 비교에 의해 상기 신호의 레벨을 판정하는 제2차동 증폭기이며, 상기 제1차동 증폭기를 구성하는 트랜지스터의 게이트폭이 상기 제2차동 증폭기를 구성하는 트랜지스터의 게이트폭보다도 넓은 것을 특징으로 한다.
청구범위 제10항의 발명에서는, 청구범위 제9항 기재의 입력 버퍼 회로에 있어서, 상기 참조 기준전압을 발생하는 참조 기준전압 내부 발생 수단과, 상기제 1모드에서는 외부에서 인가된 상기 참조 기준전압을 상기 제1버퍼 및 상기 제2버퍼에 공급하고, 상기 제2모드에서는 상기 참조 기준전압 내부발생 수단에 의해서 내부 발생된 상기 참조 기준전압을 상기 제1버퍼 및 상기 제2버퍼에 공급하는 스위치 수단을 추가로 포함하는 것을 특징으로 한다.
청구범위 제11항의 발명에서는, 신호를 전송하는 버스에 접속되는 장치의 출력 버퍼에 있어서, 상기 신호를 상기 버스에 송출하는 제1버퍼와, 상기 제1버퍼에 병렬로 접속되어 상기 신호를 상기 버스에 송출하는 제2버퍼와, 상기 제1버퍼 및 상기 제2버퍼를 구동하는 제1모드와 상기 제1버퍼만을 구동하는 제 2 모드를 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 상기 장치가 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 상기 장치가 내장되는 경우는 상기 제2모드를 사용하는 것을 특징으로 한다.
청구범위 제12항의 발명에서는, 청구범위 제11항 기재의 출력 버퍼에 있어서, 상기 구동능력 전환 수단은 제어신호를 수취하는 수단과, 상기 제어신호에 기초하여 상기 제1모드와 상기 제2모드를 전환하는 수단을 포함하는 것을 특징으로 한다.
청구범위 제13항의 발명에서는, 청구범위 제12항 기재의 출력 버퍼에 있어서, 상기 제어신호는 상기 장치의 외부에서 공급되는 것을 특징으로 한다.
청구범위 제14항의 발명에서는, 청구범위 제12항 기재의 출력 버퍼에 있어서, 상기 장치에 외부로부터 공급되는 참조 기준전압의 레벨을 판정함으로써 상기 제어신호를 생성하는 수단을 추가로 포함한다.
청구범위 제15항의 발명에서는, 청구범위 제12항 기재의 출력 버퍼에 있어서, 상기 장치에 설치된 레지스터에 격납된 정보에 기초하여 상기 제어신호가 생성되는 것을 특징으로 한다.
청구범위 제16항의 발명에서는, 청구범위 제11항 기재의 출력 버퍼에 있어서, 상기 제1버퍼 및 상기 제 2버퍼는 전원 전압과 접지 사이에 직렬 접속된 PMOS 트랜지스터와 NMOS 트랜지스터이고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터와의 사이의 접속점을 상기 제1버퍼와 상기 제2버퍼의 사이에 접속하여 상기 접속점에 나타나는 신호를 출력으로 하는 것을 특징으로 한다.
청구범위 제17항의 발명에서는, 신호를 전송하는 버스에 접속되는 장치에 있어서, 상기 신호를 상기 버스에 송출하는 제1버퍼와, 상기 제1버퍼에 병렬로 접속되어 상기 신호를 상기 버스에 송출하는 제2버퍼와, 상기 제1버퍼 및 상기 제2버퍼를 구동하는 제1모드와 상기 제1버퍼만을 구동하는 제2모드를 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 내장되는 경우는 상기 제2 모드를 사용하는 것을 특징으로 한다.
청구범위 제18항의 발명에서는, 청구범위 제17항 기재의 장치에 있어서, 상기 구동능력 전환 수단은 제어신호를 수취하는 수단과, 상기 제어신호에 기초하여 상기 제1모드와 상기 제2모드를 전환하는 수단을 포함하는 것을 특징으로 한다.
청구범위 제19항의 발명에서는, 청구범위 제18항 기재의 장치에 있어서, 상기 제어신호는 외부에서 공급되는 것을 특징으로 한다.
청구범위 제20항의 발명에서는, 청구범위 제18항 기재의 장치에 있어서, 외부에서 공급되는 참조 기준전압의 레벨을 판정함으로써 상기 제어신호를 생성하는 수단을 추가로 포함하는 것을 특징으로 한다.
청구범위 제21항의 발명에서는, 청구범위 제18항 기재의 장치에 있어서, 레지스터와, 상기 레지스터에 격납된 정보에 기초하여 상기 제어신호를 생성하는 수단을 추가로 포함하는 것을 특징으로 한다.
청구범위 제22항의 발명에서는, 청구범위 제18항 기재의 장치에 있어서, 상기 제1버퍼 및 상기 제2버퍼는 전원전압과 접지 사이에 직렬 접속된 PMOS 트랜지스터와 NMOS 트랜지스터이고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 사이의 접속점을 상기 제1버퍼와 상기 제2버퍼와의 사이에 접속하여 상기 접속점에 나타나는 신호를 출력으로 하는 것을 특징으로 한다.
청구범위 제23항의 발명에서는, DRAM 에 있어서, 레지스터에 격납된 정보에 기초하여 제어신호를 생성하는 수단과, 데이타 신호를 버스에 송출하는 제1버퍼와, 상기 제1버퍼에 병렬로 접속되어 상기 데이타 신호를 상기 버스에 송출하는 제2버퍼와, 상기 제1버퍼 및 상기 제2버퍼를 구동하는 제1모드와 상기 제 1 버퍼만을 구동하는 제2모드를 상기 제어신호에 기초하여 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기 데이타 신호를 송출하는 경로에 설치된 상기 데이타 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 내장되는 경우는 상기 제2모드를 사용하는 것을 특징으로 한다.
청구범위 제24항의 발명에서는, DRAM 에 있어서, 레지스터에 격납된 정보에 기초하여 제어신호를 생성하는 수단과, 데이타 신호가 제1주파수로 전송되는 제1모드로 동작하도록 상기 제어신호에 의해서 제어되고 상기 데이타 신호를 수취하는 제1버퍼와, 상기 데이타 신호가 상기 제1주파수보다 낮은 제2주파수로 전송되는 제2모드로 동작하도록 상기 제어신호에 의해서 제어되고 상기 데이타 신호를 수취하는 제2버퍼와, 상기 제1버퍼의 출력과 상기 제2버퍼의 출력을 결합하여 내부 회로에 공급하는 결합 수단을 포함하며, 상기 제2버퍼의 동작시의 소비전력은 상기 제1버퍼의 동작시의 소비전력보다 낮은 것을 특징으로 한다.
청구범위 제25항의 발명에서는, 버스 구동 방법에 있어서, 신호를 전송하는 버스에 접속되는 장치의 출력 버퍼에서 상기 신호를 제1버퍼로부터 상기 버스에 송출하는 제1모드 및 상기 신호를 제2버퍼로부터 상기 버스에 송출하는 제2모드를 가지며, 상기 제1버퍼의 구동력을 상기 제2버퍼의 구동력보다도 크게 하는 것을 특징으로 한다.
청구범위 제26항의 발명에서는, 신호를 전송하는 버스에 접속되는 장치의 출력 버퍼에 있어서, 상기 신호를 상기 버스에 송출하는 제1버퍼와, 상기 제1버퍼보다도 작은 구동력을 가지며 상기 제1버퍼에 병렬로 접속되어 상기 신호를 상기 버스에 송출하는 제2버퍼와, 상기 제1버퍼만을 구동하는 제1모드와 상기 제2 버퍼만을 구동하는 제2모드를 전환하는 구동능력 전환 수단을 포함하고, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 상기 장치가 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 상기 장치가 내장되는 경우는 상기 제2모드를 사용하는 것을 특징으로 한다.
청구범위 제27항의 발명에서는, 신호를 전송하는 버스에 접속되는 장치에 있어서, 상기 신호를 상기 버스에 송출하는 제1버퍼와, 상기 제1버퍼보다도 작은 구동력을 가지며 상기 제1버퍼에 병렬로 접속되어 상기 신호를 상기 버스에 송출하는 제2버퍼와, 상기 제1버퍼만을 구동하는 제1모드와 상기 제2버퍼만을 구동하는 제2모드를 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 내장되는 경우는 상기 제 1 모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 내장되는 경우는 상기 제 2 모드를 사용하는 것을 특징으로 한다.
청구범위 제28항의 발명에서는 DRAM에 있어서, 레지스터에 격납된 정보에 기초하여 제어신호를 생성하는 수단과, 데이타 신호를 버스에 송출하는 제1버퍼와, 상기 제1버퍼보다도 작은 구동력을 가지며 상기 제1버퍼에 병렬로 접속되어 상기 데이타 신호를 상기 버스에 송출하는 제2버퍼와, 상기 제1버퍼만을 구동하는 제1모드와 상기 제2버퍼만을 구동하는 제2모드를 상기 제어신호에 기초하여 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기 데이타 신호를 송출하는 경로에 설치된 상기 데이타 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 내장되는 경우는 상기 제2모드를 사용하는 것을 특징으로 한다.
청구범위 제1항 내지 제4항 기재의 발명에서는, SSTL의 시스템에서 이용되는 버스 구조에 있어서, 종단 저항을 스위치 수단에 의해 버스로부터 분단함으로써 고속 전송 모드에서 저속 전송 모드로 전환할 때에 충분한 소비전력 삭감을 실현할 수 있다.
청구범위 제5항 및 제6항 기재의 발명에서는, SSTL의 시스템에 있어서, 고속 전송 모드에서 저속 전송 모드로 전환하여 소비전력 삭감을 도모할 때에 스무스한 모드의 전환을 달성할 수 있다.
청구범위 제7항 내지 제10항 기재의 발명에서는, SSTL의 시스템에서 이용되는 입력 버퍼에 있어서, 고속 동작에서 고소비전력의 버퍼와 저속 동작에서 저소비전력의 버퍼를 전환함으로써 고속 전송 모드에서 저속 전송 모드로 전환할 때에 충분한 소비전력 삭감을 달성할 수 있다.
청구범위 제11항 내지 제16항 기재의 발명에서는, 출력 버퍼는 SSTL의 시스템에서는 높은 출력 구동능력을 가지며 SSTL의 고속 동작 특성을 더욱 향상시키는 동시에, LVTTL의 시스템에서는 낮은 출력 구동능력을 가지며 LVTTL에서도 적절히 사용가능하도록 동작할 수 있다.
청구범위 제17항 내지 제22항 기재의 발명에서는, 장치의 출력 버퍼는 SSTL의 시스템에서는 높은 출력 구동 능력을 가지며 SSTL의 고속 동작 특성을 더욱 향상시키는 동시에, LVTTL의 시스템에서는 낮은 출력 구동 능력을 가지며 LVTTL에서도 적절히 사용가능하도록 동작한다.
청구범위 제23항 기재의 발명에서는, DRAM은 레지스터에 격납한 정보에 의해서 출력 버퍼의 출력 구동능력을 제어함으로써 SSTL의 시스템에서는 높은 출력 구동능력에 의해 SSTL의 고속 동작 특성을 더욱 향상시키는 동시에, LVTTL의 시스템에 있어서도 낮은 출력 구동능력에 의해 적절하게 동작 가능하다.
청구범위 제24항 기재의 발명에서는, DRAM은 레지스터에 격납한 정보에 의해 고속 동작에서 고소비전력의 입력 버퍼와 저속 동작에서 저소비전력의 입력 버퍼를 전환함으로써, SSTL의 시스템에 있어서 고속 전송 모드에서 저속 전송 모드로 전환할 때에 충분한 소비전력 삭감을 달성할 수 있다.
제1도는 본 발명의 제1원리에 따른 버스 구조를 도시하는 도면.
제2도는 본 발명의 제1원리에 따른 제1실시예를 도시하는 도면.
제3도는 본 발명의 제1원리의 제1실시예에서 고속 동작 모드에서 저속 동작 모드로 전환할때의 제어 순서를 도시하는 흐름도.
제4도는 본 발명의 제1원리의 제1실시예에서 저속 동작 모드에서 고속 동작 모드로 전환할때의 제어 순서를 도시하는 흐름도.
제5도a 및 제5도b는 본 발명의 제2원리에 따른 입력 버퍼 유닛을 도시하는 도면.
제6도는 본 발명의 제2원리의 제1실시예에 따른 입력 버퍼 유닛을 도시하는 회로도.
제7도는 본 발명의 제2원리의 제2실시예에 따른 입력 버퍼 유닛을 도시하는 회로도.
제8도는 본 발명의 제2원리의 제3실시예에 따른 입력 버퍼 유닛을 도시하는 회로도.
제9도는 본 발명의 제1원리 및 제2원리를 적용한 시스템의 구성을 도시하는 도면.
제10도는 제9도의 시스템에 이용되는 메모리의 구성을 도시하는 구성도.
제11도는 제10도 메모리의 모드 레지스터에 격납되는 데이타의 데이타 구조를 도시하는 도면.
제12도는 제9도의 시스템에서 저속 동작 모드에서 고속 동작 모드로 전환하는 과정을 도시하는 타이밍 차트.
제13도는 제9도의 시스템에서 고속 동작 모드에서 저속 동작 모드로 전환하는 과정을 도시하는 타이밍차트.
제14도는 제10의 메모리의 구성의 변형예를 도시하는 구성도.
제15도는 본 발명의 제3원리에 의한 출력 버퍼 유닛을 도시하는 도면.
제16도는 본 발명의 제3원리에 따른 출력 버퍼 유닛의 실시예를 도시하는 회로도.
제17도는 제16도의 출력 버퍼 유닛에서 이용되는 참조 기준전압 판정 회로의 변형예를 도시하는 회로도.
제18도는 본 발명의 제3원리를 응용한 DRAM 의 구성을 도시하는 구성도.
제19도는 제10도의 메모리의 변형예를 도시하는 구성도.
제20도는 SSTL 에 기초하는 종래의 시스템 구성을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 버스 11 : 스터브 부분
13 : 메모리 20 : 출력 버퍼
21,22 : 스위치 수단 23 : 입력 버퍼
24 : MPU 30, 30A, 30B : 터미네이터 유닛
40 : 고속·고소비전력 버퍼 41 : 저속·저소비전력 버퍼
42 : 결합 수단 43 : 제1버퍼
44 : 제 2 버퍼 45 : 스위치 수단
50 : 고속·고소비전력 버퍼 60 : 저속·저소비전력 버퍼
70 : 신호 결합 유닛 80 : 제1버퍼
90 : 제 2 버퍼 100 : 인버터
120 : 출력 구동능력 전환 수단 130 : 출력 버퍼
140 : 출력 구동능력 전환 유닛 150, 150A : 참조 기준전압 판정 회로
160 : 참조 기준전압 내부 발생 회로 231 : 클록 버퍼
232, 232A, 232B : 명령 디코더
233, 233A, 233B : 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터
234 : I/O 데이타 버퍼/레지스터 235 : 제어신호 래치
236 : 모드 레지스터 237 : 열어드레스 카운터
238 : 메모리 코어
이하에 본 발명의 원리와 실시예를 첨부 도면을 이용하여 설명한다.
제1도는 본 발명의 제1원리에 따른 버스 구조를 나타낸다. 제1도의 버스 구조는 버스(10), 출력 버퍼(20)를 버스(10)에 접속하기 위한 저항 Rs, 종단 전압 Vtt를 버스(10)에 접속하기 위한 종단 저항 Rt 및 스위치 수단(21, 22)을 포함한다. 신호가 출력 버퍼(20)로부터 송출되어 버스(10)를 통해 입력 버퍼(23)에 전송된다. 입력 버퍼(23)에는 참조 전압 Vref가 공급되고, 입력 신호 전압과 비교함으로써 입력 신호의 하이 혹은 로우를 결정한다. 스위치 수단(21, 22)에는 제어신호 S가 공급되어 스위치 수단(21, 22)의 개폐를 제어한다.
고속 동작(고소비전력) 모드에서는, 제어신호 S에 의해서 스위치 수단(21, 22)은 폐쇄되고, 제1도의 버스 구조는 SSTL의 버스 구조와 동일하게 된다. 따라서, 신호 반사를 막음으로써 고주파수의 신호를 이용한 고속의 데이타 전송을 행할 수 있다. 이 때, 종단 전압 Vtt가 스위치 수단(21, 22)과 종단 저항 Rt를 통해 버스(10)에 접속되기 때문에, 버스(10)를 통해 전송되는 신호의 진폭은 비교적 작다.
저속 동작(저소비전력) 모드에서는, 제어신호 S에 의해 스위치 수단(21, 22)이 개방되어 종단 전압 Vtt 가 버스(10)로부터 분리된다. 그 결과, 제1도의 버스 구조는 LVTTL의 버스 구조와 유사하게 된다. 즉, 저항 Rs가 삽입되어 있는 것을 제외하면 LVTTL과 등가이다. 이 때, 종단 전압 Vtt가 분리되어 종단 저항 Rt는 기능상 존재하지 않기 때문에, 버스(10)를 통해 전송할 수 있는 신호의 진폭은 고속 동작 모드의 경우의 신호 진폭에 비해 커진다. 이 상태에서는 종단 저항 Rt에서의 전력 소비가 제로이기 때문에, 고속 동작 모드의 경우에 비해 전력 소비량을 삭감할 수 있다. 또한, 신호 주파수(클록 주파수)를 저하시킴으로써 저주파수로 대진폭의 신호 전송을 실현하는 것으로 전력 소비량을 삭감할 수 있다.
제2도에는 본 발명의 제1원리에 따른 신호 전송 시스템을 나타낸다. 제2도에 있어서 제1도와 동일한 요소는 동일한 기호로 참조되어 그 설명은 생략된다. 제2도의 신호 전송 시스템은 버스(10), 출력 버퍼(20), 입력 버퍼(23), 저항 Rs, MPU(마이크로 프로세서)(24) 및 터미네이터 유닛(30)을 포함한다. 터미네이터 유닛(30)은 인버터(31), PMOS 트랜지스터(32), NMOS 트랜지스터(33), PMOS 트랜지스터(34) 및 NMOS 트랜지스터(35)를 포함한다. 여기서 PMOS 트랜지스터(32) 및 NMOS 트랜지스터(33)는 제1도 스위치 수단(21) 및 그것에 대응하는 종단 저항 Rt에 상당하고, PMOS 트랜지스터(34) 및 NMOS 트랜지스터(35)가 제1도의 스위치 수단(22) 및 그것에 대응하는 종단 저항 Rt에 상당한다. 즉, PMOS 트랜지스터(32) 및 NMOS 트랜지스터(33)의 쌍은 온/오프 기능을 가지는 동시에 약 50Ω의 내부 저항을 가짐으로써 종단 저항Rt 의 역할을 한다. PMOS 트랜지스터(34) 및 NMOS 트랜지스터(35)의 쌍에 관해서도 동일하다. 또한 PMOS 트랜지스터와 NMOS 트랜지스터와의 쌍이 사용되고 있는 이유는 저항치의 비선형 특성을 억압하기 위함이다. 본 실시예에서는 PMOS 트랜지스터 및 NMOS 트랜지스터의 CMOS 타입이 사용하고 있지만, NMOS 트랜지스터 및 또 하나의 NMOS 트랜지스터를 이용하여도 동일하게 실현된다. 이와 같은 NMOS 트랜지스터와 CM0S 와의 관계는 공지되어 있다.
MPU(24)는 제어신호 LP(제1도의 제어신호 S에 대응)를 터미네이터 유닛(30)에 공급한다. 제어신호 LP는 MPU(24)에 의해서 고속 동작 모드시는 로우(논리 레벨 0)로 설정되고 저속 동작 모드시에는 하이(논리 레벨 1)로 설정된다.
제어신호 LP가 로우인 경우, PMOS 트랜지스터(32) 및 PMOS 트랜지스터(34)는 온이 된다. 또한 이 때 인버터(31)의 출력은 하이가 되기 때문에, NMOS 트랜지스터(33) 및 NMOS 트랜지스터(35)도 온이 된다. 즉 버스(10)는 종단 저항 Rt를 통해 종단 전압 Vtt에 접속된다. 이 상태에서는 제2도의 신호 전송 시스템은 SSTL에 준거한 구성으로 되어 있고, 소진폭으로 고주파수의 신호를 전송하게 된다.
제어신호 LP가 하이인 경우, PMOS 트랜지스터(32) 및 PMOS 트랜지스터(34)는 오프가 된다. 또한 이 때, 인버터(31)의 출력은 로우가 되기 때문에, NMOS 트랜지스터(33) 및 NMOS 트랜지스터(35)도 오프가 된다. 즉, 버스(10)는 종단 전압 Vtt에서 분리된다. 이 상태에서는 제2도의 신호 전송 시스템은 LVTTL 에 유사한 구성으로 되고, 대진폭의 저주파수 신호를 전송하게 된다. 즉, 저속인 전송 속도로 저소비전력의 시스템이 실현된다.
제2도에서는 설명의 형편상 버스 배선을 한개만 나타내었지만, 실제로는 버스의 배선 개수는 시스템 전체에서 100개 정도인 경우도 있다. 이 때문에, 종단 저항의 수가 방대해져 MPU(24)로부터 예상하여 입력한 경우의 제어신호 LP용의 단자의 입력 용량이 커지게 된다. 따라서, 저속 동작(저소비전력) 모드/고속 동작(고소비전력) 모드의 전환을 순간적으로 끝낼 수 없다. 그래서 이하에 설명하는 바와 같은 순서에 따라서 양 모드간의 전환을 행한다.
제3도는 고속 동작(고소비전력) 모드에서 저속 동작(저소비전력) 모드로 전환할때의 제어 순서를 나타내는 흐름도이다.
단계 S1에서는 저속 동작 모드로 전환하는 명령이 MPU로부터 발행된다.
단계 S2에서는 명령에 응답하여 클록 주파수를 저하시킨다. 이 때, 종단 저항이 없는 상태에 있어서도 시스템이 동작 가능한 주파수까지 클록 주파수를 저하시킨다.
단계 S3에서는 주파수가 저하된 클록에서 시스템 전체가 안정될 때까지 클록 펄스를 시스템에 계속 이송한다.
단계 S4에서는 제어신호 LP를 하이로 한다. 이로써 PMOS 트랜지스터 및 NMOS 트랜지스터의 쌍(도 2 참조)이 오프가 되고 버스상의 신호 진폭이 커진다. 이것을 짧은 시간 범위로 생각하면, 트랜지스터 쌍이 오프가 되는 것은 순간적으로 발생되는 것이 아니라 서서히 저항치가 증대하는 형태로 발생된다. 따라서, 버스상의 신호 진폭은 서서히 증대한다.
제4도는 저속 동작(저소비전력) 모드에서 고속 동작(고소비전력) 모드로 전환할때의 제어 순서를 나타내는 흐름도이다.
단계 S11에서는 고속 동작 모드로 전환하는 명령이 MPU에서 발행된다.
단계 S12에서는 제어신호 LP 를 로우로 한다. 이로써, PMOS 트랜지스터 및 NMOS 트랜지스터의 쌍(제2도 참조)이 온이 되고, 버스상의 신호 진폭이 작아진다. 이것을 짧은 시간 범위로 생각하면, 트랜지스터 쌍이 온이 되는 것은 순간적으로 발생되는 것이 아니라 서서히 저항치가 감소하는 형태로 발생된다. 따라서, 버스상의 신호 진폭은 서서히 감소한다.
단계 S13에서는 버스상의 신호 진폭이 안정될 때까지 클록 펄스를 시스템에 계속 이송한다.
단계 S14에서는 클록 주파수를 올린다.
또 제2도의 시스템에 있어서, 시스템 개시시에 고속 동작 모드 혹은 저속 동작 모드중 어느 하나가 되도록 설정해 둔다.
제5도a 및 제5도b는 본 발명의 제2원리에 따른 입력 버퍼 유닛의 구성을 나타내고, 이 입력 버퍼 유닛은 저속 동작(저소비전력) 모드 및 고속 동작(고소비전력) 모드의 양방에 대응가능하도록 구성되어 있다. 제5a에 도시되는 입력 버퍼 유닛은 고속·고소비전력 버퍼(40), 저속·저소비전력 버퍼(41) 및 신호 결합 수단(42)을 포함한다.
고속·고소비전력 버퍼(40)는 일반적으로 이용되는 차동 입력형의 증폭기이고, 참조 기준전압 Vref를 수취한다. 입력 신호와 참조 기준전압 Vref를 비교하여, 입력신호가 참조 기준전압 Vref보다 큰 경우에 하이 신호를 출력하고, 입력 신호가 참조 기준전압 Vref보다 작은 경우에 로우 신호를 출력한다. 또한 고속·고소비전력 버퍼(40)는 제어신호 LP를 수취하여 이것이 로우일 때에만 동작하도록 제어된다.
저속·저소비전력 버퍼(41)는 CMOS를 이용한 통상의 버퍼이다. 단, 저속·저소비전력 버퍼(41)는 제어 신호 LP를 수취하여 이것이 하이일 때만 동작하도록 제어된다.
신호 결합 수단(42)은 고속·고소비전력 버퍼(40) 혹은 저속·저소비전력 버퍼(41)로부터의 신호를 내부 회로에 공급한다.
고속 동작(고소비전력) 모드에서는 제어신호 LP가 로우로 설정된다. 따라서, 고속·고소비전력 버퍼(40)가 사용되어 고주파수 신호의 데이타가 고속으로 내부 회로에 공급된다. 저속 동작(저소비전력) 모드에서는 제어신호 LP가 하이로 설정된다. 따라서, 저속·저소비전력 버퍼(41)가 사용되어 저주파수 신호의 데이타가 과잉의 전력 소비를 수반하는 일없이 내부 회로에 공급된다.
제5도b는 본 발명의 제2원리에 따른 입력 버퍼 유닛 구성의 변형을 나타낸다. 제5b도의 입력 버퍼 유닛은 제1버퍼(43)와, 제2버퍼(44)와, 스위치 수단(45)을 포함한다.
제1버퍼(43) 및 제2버퍼(44)는 모두 차동 입력형의 증폭기이다. 단, 제1버퍼(43)에서 이용되는 MOS 트랜지스터는 제2버퍼(44)에서 이용되는 MOS 트랜지스터에 비해 넓은 게이트폭을 가진다. 제1버퍼(43)의 MOS 트랜지스터의 게이트폭은 예컨대, 제2버퍼(44)의 MOS 트랜지스터의 게이트폭의 5배이다. 또한, 제어신호 LP가 제1버퍼(43)에 공급되고, 제1버퍼(43)의 동작/비동작을 제어한다. 구체적으로는 고속 동작 모드에서는 제어신호 LP가 로우이고, 제1버퍼(43)는 동작 상태가 되며, 저속 동작 모드에서는 제어신호 LP가 하이이고, 제1버퍼(43)는 비동작 상태가 된다.
따라서, 고속 동작 모드에서는 제1버퍼(43)와 제2버퍼(44)가 병렬로 동작한다. 이 때, 제2버퍼(44)의 게이트폭을 기준 게이트폭으로 하고, 제1버퍼(43)의 게이트폭이 기준 게이트폭의 5배로 하면, 제1버퍼(43)와 제2버퍼(44)로 기준 게이트폭의 6배의 게이트폭의 입력 버퍼가 된다. 따라서, 입력 신호에 대한 응답이 빠르고, 고주파수의 신호 입력이 가능하게 된다. 그러나 이 상태에서는 제2버퍼(44)의 소비전력의 거의 6배의 전력을 소비하게 된다.
이에 비해 저속 동작 모드에서는 제2버퍼(44)만이 동작한다. 이 때, 고속 동작 모드시에 비교하여 게이트폭이 1/6 이 되기 때문에 입력 신호에 대한 응답이 느리고, 저주파수의 신호 입력만이 가능하게 된다. 그러나 이 상태에서는 고속 동작 모드시에 비해 약 1/6 의 소비전력을 갖는다.
또 스위치 수단(45)은 제어신호 LP의 제어에 의해 고속 동작 모드시에는 외부인가된 참조 기준전압 Vref를 공급하고, 저속 동작 모드시에는 내부 발생시킨 참조 기준전압 Vref를 공급하기 위한 것이다. 단, 참조 기준전압 Vref는 고속 동작 모드와 저속 동작 모드의 양쪽의 모드에 있어서, 외부로부터 입력되도록 하여도 좋다. 따라서 스위치 수단(45)은 본 발명의 제 2 원리에 필요한 것이 아니고, 참조 기준전압 Vref 의 부여 방법중의 한 예로 도시된 것이다.
이와 같이 제2원리에 따른 입력 버퍼 유닛에서는 고소비전력이지만 고속 데이타 전송에 알맞는 버퍼와, 저속 데이타 전송이지만 저소비전력인 버퍼를 제어신호의 값에 따라서 전환한다. 따라서, SSTL에 준거한 시스템에 있어서 저속 동작 모드로 전환하여 소비전력의 삭감을 달성하는 것이 가능하게 된다. 또한, 제어신호는 외부 프로세서로부터 부여되지만, 제어신호 입력 단자를 설치하여 제어신호를 수취하도록 하여도 좋으며, DRAM등에서는 모드 레지스터에 명령으로서 기록하여 칩 내부에 대한 제어신호를 발생시켜도 좋다.
제6도는 본 발명의 제2원리에 따른 입력 버퍼 유닛의 제1실시예를 나타낸다.
제6도의 입력 버퍼 유닛은 제5a도에 나타낸 구성에 대응한다.
제6도의 입력 버퍼 유닛은 고속·고소비전력 버퍼(50), 저속·저소비전력 버퍼(60), 신호 결합 유닛(70)을 포함한다.
고속·고소비전력 버퍼(50)는 PMOS 트랜지스터(51∼54), NMOS 트랜지스터(55∼57), PMOS 트랜지스터(58) 및 NMOS 트랜지스터(59)를 포함한다. PMOS 트랜지스터(58) 및 NMOS 트랜지스터(59)는 인버터를 구성하고, 공급된 제어신호 LP를 반전하여 반전 제어신호 /LP를 생성한다(/는 신호의 반전을 나타냄). 또한, PMOS 트랜지스터(52,53)와 NMOS 트랜지스터(55∼57)가 차동 증폭기를 구성한다. 차동 증폭기의 동작/비동작은 PMOS 트랜지스터(51,54)와 NMOS 트랜지스터(57)에 인가되는 반전 제어신호 /LP 에 의해 제어된다.
고속 동작 모드시, 제어신호 LP는 로우이고, 반전 제어신호 /LP는 하이가 된다. 이로써 PMOS 트랜지스터(51,54)는 오프가 되고, NMOS 트랜지스터(57)는 온이 된다. 따라서, PMOS 트랜지스터(52,53)와 NMOS 트랜지스터(55∼57)가 차동 증폭기로서 동작한다. 차동 증폭기는 NMOS 트랜지스터(55)의 게이트 입력인 입력 신호와, NMOS 트랜지스터(56)의 게이트 입력인 참조 기준전압 Vref를 비교한다. 입력 신호가 참조 기준전압 Vref 보다 높은 전압인 경우에 고속·고소비전력 버퍼(50)는 로우 신호를 출력한다. 반대로, 입력 신호가 참조 기준전압 Vref 보다 낮은 전압인 경우에는, 고속·고소비전력 버퍼(50)는 하이 신호를 출력한다.
저속 동작 모드시, 제어신호 LP는 하이이고, 반전 제어신호 /LP는 로우가 된다. 이로써 PMOS 트랜지스터(51, 54)는 온이 되고, NMOS 트랜지스터(57)는 오프가 된다. 따라서, 고속·고소비전력 버퍼(50)는 항상 하이 신호를 출력한다.
저속·저소비전력 버퍼(60)는 PMOS 트랜지스터(61, 62)와, NMOS 트랜지스터(63,64)를 포함한다. PMOS 트랜지스터(61,62)와 NMOS 트랜지스터(63, 64)는 제어신호 LP와 입력 신호를 2개의 입력으로 하는 NAND 회로를 구성한다.
고속 동작 모드시, 제어신호 LP는 로우이다. 이로써 PMOS 트랜지스터(62)는 온이 되고, NMOS 트랜지스터(63)는 오프가 된다. 따라서, 저속·저소비전력 버퍼(60)는 항상 하이 신호를 출력한다.
저속 동작 모드시, 제어신호 LP는 하이이다. 이로써, PMOS 트랜지스터(61,62)와 NMOS 트랜지스터(63,64)로 이루어지는 NAND 회로는 신호 입력에 대한 인버터로서 동작한다. 따라서, 저속·저소비전력 버퍼(60)는 신호 입력의 반전 신호를 출력한다.
신호 결합 유닛(70)은 PMOS 트랜지스터(71,72)와, NMOS 트랜지스터(73, 74)를 포함한다. PMOS 트랜지스터(71,72)와 NMOS 트랜지스터(73,74)는 NAND 회로를 구성한다. 고속 동작 모드와 저속 동작 모드의 각 모드에 있어서, 고속·고소비전력 버퍼(50)와 저속·저소비전력 버퍼(60)중 동작하고 있지 않는 쪽의 버퍼는 항상 하이 신호를 공급한다. 또한 동작하고 있는 쪽의 버퍼는 입력 신호의 반전 신호를 공급한다. 따라서, NAND 회로인 신호 결합 유닛(70)의 출력은 반전 신호가 재차 반전되어 입력 신호와 동일한 신호가 되어 내부 회로에 공급된다.
제7도는 본 발명의 제2원리에 따른 입력 버퍼 유닛의 제2실시예를 나타낸다.
제7도의 입력 버퍼 유닛은 제5도b에 도시된 구성에 대응한다.
제7도의 입력 버퍼 유닛은 제1버퍼(80), 제2버퍼(90) 및 인버터(100)를 포함한다.
제1버퍼(80)는 PMOS 트랜지스터(81∼83), NMOS 트랜지스터(84∼86), PMOS 트랜지스터(87,88) 및 NMOS 트랜지스터(89)를 포함한다. PMOS 트랜지스터(88) 및 NMOS 트랜지스터(89)는 인버터를 구성하고, 공급된 제어신호 LP를 반전하여 반전 제어신호 /LP를 생성한다. 또한, PMOS 트랜지스터(81,82)와 NMOS 트랜지스터(84∼86)가 차동 증폭기를 구성한다. 이 차동 증폭기의 동작/비동작은 PMOS 트랜지스터(83,87)에 인가되는 반전 제어신호 /LP에 의해서 제어된다.
고속 동작 모드시, 제어신호 LP는 로우이고, 반전 제어신호 /LP는 하이가 된다. 이로써, PMOS 트랜지스터(83,87)는 오프가 되고, 또한 NMOS 트랜지스터(86)가 온이 된다. 따라서, PMOS 트랜지스터(81,82)와 NMOS 트랜지스터(84∼86)가 차동 증폭기로서 동작한다. 차동 증폭기는 NMOS 트랜지스터(84)의 게이트 입력인 입력 신호와, NMOS 트랜지스터(85)의 게이트 입력인 참조 기준전압 Vref 를 비교한다. 입력 신호가 참조 기준전압 Vref 보다 높은 전압인 경우에 제1버퍼(80)는 로우 신호를 출력한다. 반대로, 입력 신호가 참조 기준전압 Vref 보다 낮은 전압인 경우에는 제1버퍼(80)는 하이신호를 출력한다.
저속 동작 모드시, 제어신호 LP 는 하이이고, 반전 제어신호 /LP는 로우가 된다. 이로써, PMOS 트랜지스터(83,87)는 온이 되고, NMOS 트랜지스터(86)는 오프가 된다. 이 때, PMOS 트랜지스터(81)는 오프가 된다. 또한 PMOS 트랜지스터(87)가 온이기 때문에 입력 신호의 여하에 관계없이 NMOS 트랜지스터(84)는 오프가 된다. 따라서, 제1버퍼(80)의 출력은 항상 부동 상태가 된다.
제2버퍼(90)는 PMOS 트랜지스터(91,92)와, NMOS 트랜지스터(93,94)를 포함한다. 이들 트랜지스터는 차동 증폭기를 구성한다. 따라서, 동작 모드의 종류에 관계없이 입력 신호가 참조 기준전압 Vref 보다 높은 전압인 경우에 제2버퍼(90)는 로우 신호를 출력한다. 반대로, 입력 신호가 참조 기준전압 Vref 보다 낮은 전압인 경우에는 제2버퍼(90)는 하이 신호를 출력한다.
인버터(100)는 PMOS 트랜지스터(101)와 NMOS 트랜지스터(102)를 포함한다. 고속 동작 모드시에는 제1버퍼(80)와 제2버퍼(90)는 모두 동작하고, 입력 신호의 반전 신호를 공급한다. 따라서, 인버터(100)의 출력은 반전 신호가 재차 반전되어 원래의 입력 신호로 되돌아간다. 저속 동작 모드시에는 제1버퍼(80)의 출력은 부유상태이기 때문에 무시할 수 있다. 따라서, 인버터(100)의 출력은 제2버퍼(90)로부터의 출력 신호를 반전한 원래의 입력 신호가 된다.
제8도는 본 발명의 제2원리에 따른 입력 버퍼 유닛의 제3실시예를 나타낸다. 제8도의 입력 버퍼 유닛은 제5도b 에 도시된 구성에 대응한다. 제8도에 있어서 제7도와 동일한 요소는 동일한 번호에 의해서 참조되고 그 설명은 생략된다.
제8도의 입력 버퍼 유닛은 제7도의 입력 버퍼 유닛과 같이 제1버퍼(80), 제2버퍼(90) 및 인버터(100)를 포함한다. 단, 제8도의 제3실시예의 입력 버퍼 유닛에 공급되는 참조 기준전압 Vref은 저속 동작 모드에서는 이 입력 버퍼 유닛을 포함하는 칩의 내부에서 발생된다. 이 때문에 참조 기준전압 전환/내부 발생 회로는 PMOS 트랜지스터(110), 인버터(111,112), NMOS 트랜지스터(113,114) 및 저항 R1 과 R2 를 포함한다.
제어신호 LP가 인버터(112)에 인력되고, 인버터(112)의 출력이 PMOS 트랜지스터(110)의 게이트 입력, 인버터(111)의 입력 및 NMOS 트랜지스터(114)의 게이트 입력에 공급된다. 또한, 인버터(111)의 출력이 NMOS 트랜지스터(113)의 게이트 입력에 공급된다. NMOS 트랜지스터(114,113)는 직렬로 접속되고, NMOS 트랜지스터(114)의 소스측에 외부 참조 기준전압 Vref가 입력되며, NMOS 트랜지스터(113)의 드레인측은 직렬 접속된 저항 R1 및 R2 사이의 결합점에 접속된다. PMOS 트랜지스터(110)의 드레인측은 직렬 접속된 저항 R1 및 R2의 저항 R1 측에 접속되고 저항 R2 측은 접지된다.
고속 동작 모드시, 제어신호 LP는 로우이고, 인버터(112)의 출력은 하이가 된다. 따라서 PMOS 트랜지스터(110)는 오프가 되고, NMOS 트랜지스터(114)는 온이 된다. 이 때 인버터(111)의 출력은 로우이기 때문에 NMOS 트랜지스터(113)는 오프이다. 따라서 외부 참조 기준전압 Vref이 제1버퍼(80) 및 제2버퍼(90)에 공급된다. 또, 이 경우, PMOS 트랜지스터(110)가 오프되기 때문에, 저항 R1 및 R2에 여분의 전류가 흐르지 않게 되어 전력 소비량이 절감된다.
저속 동작 모드시, 제어신호 LP는 하이이고, 인버터(112)의 출력은 로우가 된다. 따라서 PMOS 트랜지스터(110)는 온이 되고, 저항 R1 및 R2에 전류가 흘러 양저항간의 결합점에 참조 기준전압 Vref가 생성된다. 또 NMOS 트랜지스터(114)는 오프가 된다. 또한 인버터(111)의 출력은 하이가 되기 때문에 NMOS 트랜지스터(113)는 온이다. 따라서, 내부 생성된 참조 기준전압 Vref이 제1버퍼(80) 및 제2버퍼(90)에 공급된다.
제9도는 본 발명의 제1원리에 따른 버스 구조와 본 발명의 제2원리에 따른 입력 버퍼를 이용한 시스템의 일예이다. 제9도에 있어서 제2도와 동일한 구성 요소는 동일한 번호로 참조되어 그 설명은 생략된다.
제9도의 시스템은 터미네이터 유닛(30A, 30B), 종단 저항 Rta, 버스(10), 복수의 스터브 부분(11), 각 스터브 부분(11)과 버스(10)의 사이에 삽입된 저항 Rs 및 각스터브 부분(11)에 접속된 드라이버(12)와 복수의 메모리(13)를 포함한다. 제9도에 표시되는 터미네이터 유닛(30A, 30B)은 2개로 분할한 구성으로 되어 있다는 점이외에는 제2도의 터미네이터 유닛(30)과 동일하기 때문에 그 설명을 생략한다. 또한 이 예에서는 종단 저항 Rta가 터미네이터 유닛(30A, 30B)과 버스(10)의 사이에 접속되어 있다. 이와같이, 터미네이터 유닛의 트랜지스터의 내부 저항뿐만아니라, 직렬로 접속된 저항 Rta 와 트랜지스터의 내부 저항을 모두 종단 저항으로 하는 구성도 가능하다. 여기서 제어신호 LP는 프로세서(도시하지 않음)로부터 공급된다.
제10도는 메모리(13)(제9도)의 개략 구성을 나타내는 블록도이고, 이 메모리(13)에서는 본 발명의 제2 원리가 응용되고 있다. 제10도의 메모리(13)는 일예로서 동기형 DRAM으로 가정하며, 클록 버퍼(231), 명령 디코더(232), 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233), I/O 데이타 버퍼/레지스터(234), 복수의 제어신호 래치(235), 모드 레지스터(236), 복수의 열어드레스 카운터(237) 및 복수의 뱅크로 이루어지는 메모리 코어(238)를 포함한다.
클록 버퍼(231)는 외부로부터 공급된 클록 신호를 버퍼링하고, 메모리(13)내의 각 블록에 동기 신호를 공급한다. 명령 디코더(232)는 명령 입력을 버퍼링하여 디코드하고, 디코드 결과를 제어신호 래치(235) 및 모드 레지스터(236)에 공급한다. 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233)는 데이타 기록/독출의 대상이 되는 뱅크 어드레스 및 뱅크내 어드레스를 입력으로서 수취하여 버퍼링하고, 모드 레지스터(236), 열어드레스 카운터(237) 및 메모리 코어(238)에 공급한다. 여기서 모드 레지스터(236)에 공급되는 것은 메모리(13)의 동작 모드를 설정하기 위해서 어드레스 입력으로부터 입력된 데이타이고, 또한 메모리 코어(238)에 공급되는 것은 입력된 어드레스내의 행어드레스이다. I/O 데이타 버퍼/레지스터(234)는 데이타 신호의 입출력에 이용되는 버퍼/레지스터이고, 메모리 코어(238)에 대한 데이타 기록/독출시에 통과하는 버퍼이다.
제어신호 래치(235)는 명령 디코더(232)로부터 입력을 수취하여, 메모리 코어(238)의 각 뱅크에 대한 RAS, CAS, WE 등의 제어신호를 격납한다. 열어드레스 카운터(237)는 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233) 및 모드 레지스터(236)로부터 입력을 수취한다. 모드 레지스터(236)로부터의 입력이 예컨대 버스트 모드를 지정할 때에, 열어드레스 카운터(237)는 연속한 열어드레스를 생성하고 생성된 열어드레스를 메모리 코어(238)의 각 뱅크에 공급한다.
제10도에 있어서, 클록 버퍼(231), 명령 디코더(232), 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233) 및 I／O 데이타 버퍼/레지스터(234)의 각 버퍼에는 본 발명의 제2원리에 따른 입력 버퍼가 이용된다. 즉 이들 입력 버퍼에서는 고소비전력이지만 고속 데이타 전송에 알맞는 버퍼와, 저속 데이타 전송이지만 저소비전력인 버퍼를 제어신호의 값에 따라서 전환한다. 이것에 의해, SSTL에 준거한 시스템에 있어서 저속 동작 모드로 전환하여 소비전력의 삭감을 달성할 수 있다.
제10도 도시된 바와 같이, 모드 레지스터(236)로부터 메모리(13)내의 각 버퍼에 대하여 제어신호 LP가 공급된다. 일반적으로 모드 레지스터(236)는 버스트 길이, 버스트 타입, CAS 레이턴시(latency) 등의 정보를 격납하여, 이 정보에 따라서 열어드레스 카운터(237)를 제어한다. 본 발명의 제2원리를 응용한 메모리(13)에서는 다시 고속 동작 모드 혹은 저속 동작 모드를 지정하는 정보를 격납하여, 이 정보에 따라서 제어신호 LP를 제어한다. 제어신호 LP는 상기 제2원리의 제1 내지 제3실시예의 경우와 동일하게 고속 동작 모드시에 로우가 되고 저속 동작 모드시에는 하이가 된다.
제11도는 메모리(13)의 모드 레지스터(236)에 격납되는 데이타 구조를 나타내는 도면이다. 도면의 A0 내지 A11의 각 비트는 모드 레지스터(236) 설정을 위해 이용되는 메모리(13)의 입력핀에 대응한다.
제11도에 도시된 바와 같이, 비트 A0 내지 A2는 버스트 길이를 지정하기 위해서 이용된다. 비트 A3 는 순차인지 인터리브인지의 버스트 타입을 지정하기 위해서 이용된다. 비트 A4 내지 A6는 CAS 레이턴시를 지정하기 위해서 이용된다. 또한 A7 내지 A11은 현재 사용되고 있지 않으며 통상은 제로를 설정한다. 본 발명에서는, 예컨대 비트 A7를 이용하여 고속 동작(고소비전력) 모드인지 저속 동작(저소비전력)모드인지를 지정한다. 예컨대, 비트 A7가 0으로 설정되었을 때에 메모리(13)는 저속 동작 모드로 동작하고, 비트 A7가 1로 설정되었을 때에 메모리(13)는 고속 동작 모드로 동작한다.
제12도는 메모리(13)의 모드 설정 및 모드 변경에 따른 클록의 변화를 나타내는 타이밍차트이다. 본 도면에서는 저속 동작 모드에서 고속 동작 모드로 전환하는 예가 표시된다. 도면에 도시된 바와 같이 클록 CLK 은 당초 저속 동작 모드에 따른 대진폭의 저주파수 클록 신호로 되어 있다. 여기서 신호 CKE 를 하이로하고, 신호/CS, /RAS, ／CAS 및 /WE 를 로우로 함으로써 모드 레지스터(236)로의 데이타 설정이 행해진다. 이 때 핀 A0 내지 A11에 입력되는 신호는 비트 A7이 1이 되는 신호이다.
그 후 프로세서로부터의 제어신호 LP가 로우가 된다. 이로써 제9도 에 있어서 저항 Rta 및 터미네이터 유닛(30A, 30B)을 통해 버스(10)가 종단 전압 Vtt에 접속된다. 따라서, 버스는 SSTL에 기초하는 고속 데이타 전송용으로 변경된다. 실제로는 제어신호 LP가 로우가 되어도 터미네이터 유닛(30A,30B)의 트랜지스터의 내부 저항은 순간적으로 변화하는 것이 아니라 서서히 변화한다. 따라서 제12도의 클록 CLK 또는 신호 A0 내지 A11에 도시된 바와 같이 제어신호 LP가 로우가 되고 나서 버스상의 신호의 진폭은 서서히 감소해 간다. 신호가 감소하여 안정 상태가 될 때까지 복수개의 클록 펄스가 더미사이클로서 간과된다. 버스상의 신호의 진폭이 안정 상태가 되면 클록 CLK이 고속화된다.
제13도는 메모리(13)의 모드 설정 및 모드 변경에 따른 클록의 변화를 나타낸 타이밍차트이다. 본 도면에서는 고속 동작 모드에서 저속 동작 모드로 전환하는 예가 표시된다. 도면에 도시된 바와 같이 클록 CLK 는 당초 고속 동작 모드에 따른 소진폭의 고주파수 클록 신호로 되어 있다. 여기서 신호 CKE 를 하이로 하고, 신호 /CS, /RAS, /CAS 및 /WE 를 로우로 함으로써 모드 레지스터(236)로의 데이타 설정이 행하여진다. 이 때, 핀 A0 내지 A11에 입력되는 신호는 비트 A7가 0이 되는 신호이다. 이것과 동시에 클록 CLK가 고속의 클록에서 저속의 클록으로 전환된다.
그 후 프로세서로부터의 제어신호 LP가 하이가 된다. 이로써, 제9도에 있어서 터미네이터 유닛(30A,30B)이 버스(10)를 종단 전압 Vtt로부터 분단한다. 따라서 버스는 저소비전력·저속 데이타 전송용으로 변경된다. 실제로는 제어신호 LP가 하이로 되어도 터미네이터 유닛(30A,30B)의 트랜지스터의 내부 저항은 순간적으로 변화하는 것이 아니라 서서히 변화한다. 따라서 제12도의 클록 CLK 또는 신호 A0 내지 A11에 도시한 바와 같이 제어신호 LP가 하이가 되고나서 버스상의 신호의 진폭은 서서히 증대해 간다.
제14도는 본 발명의 제2원리를 응용한 메모리(13)의 변형예인 메모리(13A)를 나타낸다. 메모리(13A)에서는 메모리(13)의 명령 디코더(232) 및 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233)가 명령 디코더(232A) 및 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233A)로 대체되어 있다. 여기서 명령 디코더(232A) 및 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233A)는 저속 동작·저소비전력의 버퍼이고 모드 전환 기능을 갖지 않는다.
본 변형예에서는 클록 버퍼(231)와 I/O 데이타 버퍼/레지스터(234)만이 고속 동작/저속 동작의 전환 기능을 갖고 있다. 우선 클록 버퍼(231)에 관해서는 클록 신호에는 고속성과 타이밍 정밀도가 요구되기 때문에, 저속 동작용 버퍼로서는 불충분하고, 고속 동작용 버퍼로 전환할 필요가 있다. 다른 버퍼에 관해서는 메모리(13A)의 외부에 버퍼 IC를 넣어서 파형을 정형하면, 고속 동작시에 대해서도 충분히 대응할 수 있는 경우가 많다. 따라서 명령 디코더(232A) 및 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233A)는 모드 전환 기능을 가질 필요가 없다.
명령 입력이나 어드레스 입력은 신호의 흐름이 한방향으로 한정되어 있기 때문에, 명령 입력이나 어드레스 입력에 대해서는 버퍼 IC의 사용이 가능하다. 그러나, 데이타 입출력은 신호의 흐름이 쌍방향이기 때문에, 버퍼 IC가 아니라 트랜시버를 사용할 필요가 있다. 그러나, 일반적으로 트랜시버는 동작 속도가 느리다는 문제가 있다. 따라서 이 문제를 해소하기 위해서 I/O 데이타 버퍼/레지스터(234)는 고속 동작/저속 동작의 전환 기능을 가질 필요가 있다.
제15도는 본 발명의 제3원리에 따른 출력 버퍼 유닛의 구성을 나타내는 도면이다. 본 발명의 제1원리 및 제2원리는 어떤 SSTL의 시스템에 있어서 고속 동작·고소비전력의 모드와 저속 동작·저소비전력의 모드를 전환함으로써 충분한 전력의 삭감을 달성하는 것이었다. 이 제3원리는 SSTL의 고속 동작 특성을 더욱 향상시키는 동시에, 동일한 칩을 SSTL 의 시스템에도 LVTTL의 시스템에도 내장가능하게 하는 것이다.
제15도의 출력 버퍼 유닛은 출력 구동능력 전환 수단(120)과 출력 버퍼(130)를 포함한다. 출력 버퍼(130)는 PMOS 트랜지스터(132, 134)와 NMOS 트랜지스터(131,133)를 포함한다. 출력 구동능력 전환 수단(120)은 내부 회로에서 데이타 신호를 수취하고 출력 단자 L1 내지 L4에 신호를 출력한다. 어떤 단자에 신호를 출력할지는 공급되는 제어신호 ST에 의해서 결정된다.
출력 단자 L1 내지 L4는 각각 출력 버퍼(130)의 트랜지스터(131∼134)의 게이트 입력에 공급된다. 본 도면에서는 NMOS 트랜지스터(131) 및 PMOS 트랜지스터(132)가 SSTL 의 시스템 및 LVTTL의 시스템 양방에서 이용되고, NMOS 트랜지스터(133) 및 PMOS 트랜지스터(134)는 SSTL 의 시스템 전용이다.
LVTTL의 시스템에 내장하는 경우에는 제어신호 ST가 예컨대 로우로 설정된다. 이 때 출력 구동능력 전환 수단(120)은 데이타 신호의 반전 신호를 출력 단자 L1 및 L2에만 출력한다. 즉, 데이타 신호가 하이인 경우에는 출력 단자 L1 및 L2가 로우가 되도록, 출력 구동능력 전환 수단(120)이 동작한다. 따라서, 출력 버퍼(130)의 PMOS 트랜지스터(132)가 온이 되고, NMOS 트랜지스터(131)가 오프가 되어, 출력신호 Dout으로서 하이 신호가 수득된다. 데이타 신호가 로우인 경우에는 출력 단자 L1 및 L2가 하이가 되도록 출력 구동능력 전환 수단(120)이 동작한다. 따라서, 출력 버퍼(130)의 PMOS 트랜지스터(132)가 오프가 되고, NMOS 트랜지스터(131)가 온이 되어 출력 신호 Dout으로서 로우 신호가 수득된다.
SSTL의 시스템에 내장하는 경우에는 제어신호 ST가 예컨대 하이로 설정된다. 이 때 출력 구동능력 전환 수단(120)은 데이타 신호의 반전 신호를 출력 단자 L1 내지 L4전부에 출력한다. 즉, 데이타 신호가 하이인 경우에는 출력 단자 L1 내지 L4전부가 로우가 되도록 출력 구동능력 전환 수단(120)이 동작한다. 따라서, 출력 버퍼(130)의 PMOS 트랜지스터(132, 134)가 온이 되고, NMOS 트랜지스터(131, 133)가 오프가 되며, 출력 신호 Dout으로서 하이 신호가 수득된다. 데이타 신호가 로우인 경우에는 출력 단자 L1 내지 L4전부가 하이가 되도록 출력 구동능력 전환 수단(120)이 동작한다. 따라서, 출력 버퍼(130)의 PMOS 트랜지스터(132, 134)가 오프가 되고, NMOS 트랜지스터(131, 133)가 온이 되어 출력 신호Dout 으로서 로우 신호가 수득된다.
이와 같이, LVTTL의 시스템에 내장될 때에는 NMOS 트랜지스터(131) 및 PMOS 트랜지스터(132)가 출력 버퍼에서 이용된다. LVTTL에서는 종단 저항이 없기 때문에, 이들 트랜지스터의 치수는 저항(도 20의 Rs)등에 의한 신호 반사에 대하여 신호파형이 가장 양호하게 되도록 한다. 출력 버퍼(130)의 구동력이 지나치게 크면, 예컨대 제20도의 Rs에 있어서 신호의 반사를 일으켜서 신호 파형이 흐트러진다. 구체적으로는 NMOS 트랜지스터(131)의 게이트폭이 200∼300μm 이고 게이트 길이가 1.2μm 정도, PMOS 트랜지스터(132)의 게이트폭이 800∼1000μm 이고 게이트 길이가 1.2μm 정도가 적당하다. 물론, 본 발명의 출력 버퍼 유닛을 제20도 의 Rs 가 설치되어 있지 않은 LVTTL 시스템에 내장할 수도 있다.
SSTL의 시스템에 내장될 때에는 NMOS 트랜지스터(131,133)와 PMOS 트랜지스터(132,134)가 출력 버퍼에서 이용된다. 따라서, LVTTL 시스템에 내장하는경우보다도 큰 전류 구동력을 가지게 된다. SSTL 의 시스템에서는 신호 반사 방지를 위한 저항(도 20 의 Rs)이 내장되어 있기 때문에, 큰 전류 구동력으로 신호를 출력하여도 신호에 과도응답이 나타나는 일이 없으며, 전류 구동력의 큰 쪽으로부터 신속히 신호를 상승시킬 수 있다. SSTL레벨은 LVTTL 레벨보다도 진폭이 작기 때문에, SSTL 레벨을 출력할 때는 LVTTL 레벨을 출력할 때보다도 전류 구동력이 작아도 충분히 고속으로 신호를 전송할 수 있다고 생각되지만, 발명자의 검토 결과, SSTL 레벨의 출력시의 전류 구동력을 크게 한 쪽이 저항 Rs까지의 전송 시간이 짧아지고, 전체적인면에서 보다 고속화할 수 있는 것으로 판명되었다. 따라서, 이러한 구성으로 함으로써 SSTL의 고속 동작 특성을 더욱 향상시킬 수 있다. 또한 SSTL의 시스템에서는 NMOS 트랜지스터(131, 133) 모두 게이트폭이 240μm 이고 게이트 길이가 1.2μm 정도, PMOS 트랜지스터(132,134) 모두 게이트폭이 900μm 이고 게이트 길이가 1.2μm 정도가 적당하다. 또한, 상기 실시예에서는 LVTTL 시스템에 내장하는 경우는 PMOS(132) 또는 NMOS(131)를 동작시키고, SSTL 시스템에 내장하는 경우는 PMOS(132,134) 또는 NMOS(131,133)를 동작시키도록 하고 있지만, PMOS(132), NMOS(131)의 구동력을 각각 PMOS(134), NMOS(133)의 구동력보다도 큰 적당한 값으로 선택하면, LVTTL 시스템에 내장할 경우는 PMOS(134) 또는NMOS(133)를 동작시키고, SSTL 시스템에 내장할 경우는 PMOS(132) 또는 NMOS(131)를 동작시키도록 구성할 수도 있다.
이와 같이 본 발명의 제3원리에 따른 출력 버퍼 유닛을 이용함으로써, SSTL 의 고속 동작 특성을 더욱 향상시킬 수 있는 동시에 동일한 칩을 SSTL의 시스템에도 LVTTL의 시스템에도 내장가능하게 할 수 있다.
제16도는 본 발명의 제3원리에 따른 출력 버퍼 유닛의 실시예를 나타내는 도면이다. 제16도의 출력 버퍼 유닛은 출력 버퍼(130), 출력 구동능력 전환 유닛(140), 참조 기준전압 판정 회로(150) 및 참조 기준전압 내부 발생 회로(160)를 포함한다. 제16도에 있어서 제15도와 동일한 요소는 동일한 부호로 참조되어 그 설명은 생략된다.
출력 구동능력 전환 유닛(140)은 NOR 회로(141,142), NAND 회로(143,144), 및 인버터(145∼149)를 포함한다. 출력 구동능력 전환 유닛(140)은 TSC 신호, 데이타 신호 및 제어신호 ST를 수취한다. TSC 신호는 3 상태 버퍼를 실현하기 위한 것이고, 이 신호가 하이일 때는 출력 단자 Dout 은 부유 상태가 된다. 신호를 출력할 때 TSC 신호는 로우로 설정된다.
우선 TSC 신호가 하이인 경우를 생각하면, 이 때, NOR 회로(141)의 출력은 항상 로우이다. 따라서, 인버터(147)의 출력 및 NAND 회로(143)의 출력은 모두 하이가 된다. 또한 TSC 신호의 반전 신호를 입력하는 NAND 회로(144)는 항상 하이를 출력한다. 따라서, 인버터(148)의 출력 및 NOR 회로(142)의 출력은 모두 로우가 된다. 따라서, 출력 단자 L2 및 L4가 하이, 출력 단자 L1 및 L3가 로우가 되기 때문에, 출력 버퍼(130)의 트랜지스터는 모두 오프가 된다. 이로써, 출력 단자 Dout 은 부유 상태가 된다.
신호를 출력할 경우는 TSC 신호는 로우로 설정된다.
또한 제어신호 ST는 LVTTL 시스템의 경우 로우이다. 이때 NAND 회로(143)의 출력, 즉 출력 단자 L4는 항상 하이가 된다. 또한 NOR 회로(142)에는 제어신호 ST의 반전 신호가 입력되기 때문에, NOR 회로(142)의 출력, 즉 출력 단자 L3는 항상로우이다. 따라서, 입력 버퍼(130)의 NMOS 트랜지스터(133) 및 PMOS 트랜지스터(134)는 동작하지 않는다. TSC 신호가 로우이기 때문에 NOR 회로(141) 및 NAND 회로(144)는 인버터로서 동작한다. 따라서, 인버터(148,147)의 출력, 즉 출력 단자 L1 및 L2는 데이타 신호의 반전 신호를 출력한다. 이로써 입력 버퍼(130)의 출력 신호 Dout은 트랜지스터(131, 132)에 의해 구동되는 데이타 신호가 된다.
SSTL 시스템의 경우, 제어신호 ST는 하이이다. 따라서, 한쪽의 입력에 제어신호 ST가 공급되는 NAND 회로(143)는 다른 한쪽의 입력에 대한 인버터로서 동작한다. 또한, 한쪽의 입력에 제어신호 ST 의 반전 신호가 입력되는 NOR 회로(142)는 다른 한쪽의 입력에 대한 인버터로서 동작한다. 따라서, 출력 단자 L1 내지 L4에는 데이타신호의 반전 신호가 출력된다. 이것에 의해 입력 버퍼(130)의 출력 신호 Dout은 트랜지스터(131∼134)에 의해서 구동되는 데이타 신호가 된다.
참조 기준전압 판정 회로(150)는 참조 기준전압 Vref를 수신하여 참조 기준전압 Vref의 레벨을 판정하고, LVTTL 일 때에는 제어신호 ST를 로우로 하고, SSTL 일 때에는 제어신호 ST를 하이로 한다. 입력되는 참조 기준전압 Vref 는 예컨대, LVTTL의 경우에 3.3V 이고 SSTL의 경우에 1.5V이다.
참조 기준전압 판정 회로(150)는 저항 R1 내지 R3, 콘덴서C, PMOS 트랜지스터(151∼154) 및 NMOS 트랜지스터(155∼157)를 포함한다. 저항 R1 및 콘덴서C는 하이컷트 필터를 구성한다. 하이컷트 필터를 통과한 참조 기준전압 Vref는 PMOS 트랜지스터(153,154)와 NMOS 트랜지스터(155∼157)로부터 구성되는 차동 증폭기에 입력된다. 차동 층폭기의 다른 한쪽의 입력에는 직렬 접속된 저항 R2 및 R3에 의해 생성된 판정 전압 V가 공급된다. 이 판정 전압 V는 약 2V로 설정된다. 차동 증폭기는 참조 기준전압 Vref 와 판정 전압 V를 비교하여 참조 기준전압이 큰 경우에는 로우의 제어신호 ST를 출력한다. 반대로 참조 기준전압이 작은 경우에는 차동 증폭기는 하이의 제어신호 ST를 출력한다.
하이컷트 필터를 통과한 참조 기준전압 Vref는 또한 차동 증폭기의 전원측에 삽입된 PMOS 트랜지스터(151, 152)에 공급된다. 이것은 LVTTL 일 때에 차동 증폭기의 전원을 컷트하여 불필요한 전력 소비를 억제하기 위함이다. 따라서, 참조 기준전압 Vref가 LVTTL의 레벨일 때에는 실제로 차동 증폭기는 작동하지 않고 로우의 제어신호 ST를 출력한다.
참조 기준전압 내부 발생 회로(160)는 참조 기준전압 판정 회로(150)로 생성된 제어신호 ST에 의해 제어된다. 참조 기준전압 내부 발생 회로(160)는 SSTL의 경우에는 외부 입력된 참조 기준전압 Vref를 칩내의 각 입력 버퍼에 공급하고, LVTTL 인 경우에는 내부 생성된 참조 기준전압 Vref를 칩내의 각 입력 버퍼에 공급한다.
참조 기준전압 내부 발생 회로(160)는 인버터(161), NMOS 트랜지스터(162,163) 및 저항 R4 와 R5 를 포함한다. LVTTL의 경우는 제어신호 ST가 로우이기 때문에 NMOS 트랜지스터(163)는 오프가 되고, 인버터(161)의 출력은 하이가 된다. 또한, NMOS 트랜지스터(162)는 인버터(161)의 하이 출력을 수취하기 때문에 온이 된다. 저항 R4 및 R5는 직렬 접속되어 전압 분할을 행하며 참조 기준전압 Vref를 내부발생시킨다. 이 내부 발생된 참조 기준전압 Vref 가 NMOS 트랜지스터(162)를 통해 칩내의 각 입력 버퍼에 공급된다. SSTL의 경우에는 제어신호 ST 가 하이이기 때문에 NMOS 트랜지스터(162,163)는 각각 오프 및 온이 된다. 따라서 이 경우, 외부 입력된 참조 기준전압 Vref 이 NMOS 트랜지스터(163)를 통해 칩내의 각 입력 버퍼에 공급된다.
제17도는 참조 기준전압 판정 회로(150)의 변형예를 나타낸다. 제17도의 참조 기준전압 판정 회로(150A)에서는 제16도의 참조 기준전압 판정 회로(150)의 PMOS 트랜지스터(151,152)와 NMOS 트랜지스터(156)가 각각 극성이 반전되어 NMOS 트랜지스터(151A,152A)와 PMOS 트랜지스터(156A)로 되어 있다. 또한 저항 R2 및 R3 도 각각 저항 R2A 및 R3A 로 변경되어 있다.
제17도의 참조 기준전압 판정 회로(150A)에 입력되는 참조 기준전압 Vref 는 예컨대, LVTTL 인 경우에 0V이고 SSTL인 경우에 1.5V 이다. 또한 직렬 접속된 저항 R2A 및 R3A는 판정 전압 V로서, 0V 와 1.5V의 중간의 전압을 생성한다. 이로써 제16도의 경우와 같이, LVTTL 일 때에 제어신호 ST는 로우가 되고 SSTL 일 때에 제어신호 ST는 하이가 된다.
상술한 본 발명의 제3원리의 실시예에서는 참조 기준전압 Vref를 판정하여 구동력의 전환을 행하는 예가 설명되었다. 그러나 본 발명의 제3원리는 이 실시예로 한정되지 않고 예컨대, 제어신호 ST를 직접 외부에서 입력하는 단자를 설치하여도 좋으며, 또한 DRAM 등의 경우에는 모드 레지스터에 명령을 부여하여 논리적으로 제어신호 ST를 설정하도록 하여도 좋다.
제18도는 본 발명의 제3원리를 응용한 동기 DRAM의 구조를 나타낸다. 제18도에 있어서 제10도와 동일한 구성 요소는 동일한 번호로 참조되어 그 설명은 생략된다.
제18도의 메모리(13B)는 제10도의 메모리(13)와는 각 버퍼 부분 및 모드 레지스터가 다를뿐이다. 즉, 메모리(13B)는 클록 버퍼(231B), 명령 디코더(232B), 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233B), I／O 데이타 버퍼/레지스터(234B) 및 모드 레지스터(236B)를 포함한다. 클록 버퍼(231B), 명령 디코더(232B) 및 어드레스 버퍼/레지스터 ＆ 뱅크 셀렉터(233B)는 고속 동작용의 버퍼이면 좋다. 단, SSTL의 시스템에 있어서 소비전력 삭감을 위해 저속 동작 모드를 이용할 경우에는 고속 동작(고소비전력)용 버퍼와 저속 동작(저소비전력)용 버퍼를 전환하는 기능을 가지고 있어도 좋다.
I/O 데이타 버퍼/레지스터(234B)는 본 발명의 제3원리에 따른 출력 버퍼를 이용한다. 모드 레지스터(236B)에는 SSTL 혹은 LVTTL을 나타내는 정보가 격납되어 있으며, 이 정보에 기초하여 제어신호 ST 를 제어한다. 또한 모드 레지스터(236B)에 대한 이 정보의 설정은 제11도에 도시된 바와 같이 행할 수 있다. 단 이 정보에 관한 모드 설정은 시스템 실장시나 시스템 개시시에 STTL 시스템인지 LVTTL 시스템인지를 지정함으로써 행하게 된다.
모드 레지스터(236B)로부터의 제어신호 ST는 I/0 데이타 버퍼/레지스터(234B)에 공급된다. 이 제어신호 ST에 기초하여 I/O 데이타 버퍼/레지스터(234B)의 출력 버퍼는 SSTL의 시스템시에 출력 구동 능력을 높일 수 있다.
또한, 제2원리에 따른 제10도의 DRAM에 있어서, 고속·고소비전력과 저속·저소비전력으로 전환하기 위한 제어신호 LP는 모드 레지스터(236)에 격납되어 있다. 그러나, 현재 일반적으로 이용되는 DRAM에는 사용하지 않고 있는 NC핀이 많이 존재하기 때문에, 소비전력 전환 기능을 갖게 하기 위해서 이들 핀의 몇개를 제어 입력 핀으로 하여도 좋다.
제19도는 제10도의 DRAM의 변형예를 나타내는 구성도이다. 제19도에 있어서, 제10도와 동일한 구성 요소는 동일한 번호에 의해서 참조되어 그 설명은 생략된다. 제19도의 DRAM은 모드 레지스터(236C) 및 제어신호 입력 버퍼(239)를 포함한다. 제19도에 도시된 바와 같이 제어신호 LP는 제어신호 입력 버퍼(239)에 외부로부터 입력된다. 제어신호 입력 버퍼(23)는 입력된 제어신호 LP를 각 버퍼에 공급한다.
또한 동일하게 제3원리에 따른 제18도의 DRAM에 있어서, 제어신호 ST를 현재 미사용의 NC핀으로부터 입력하여도 가능하다는 것은 자명하다.
청구범위 제1항 내지 제4항 기재의 발명에서는, SSTL의 시스템으로 이용되는 버스 구조에 있어서, 종단 저항을 스위치 수단에 의해 버스로부터 분단함으로써, 고속 전송 모드에서 저속 전송 모드로 전환할 때에 충분한 소비전력 삭감을 실현할 수 있다.
청구범위 제5항 및 제6항 기재의 발명에서는, SSTL의 시스템에 있어서, 고속 전송 모드에서 저속 전송 모드로 전환하여 소비전력 삭감을 도모할 때에 스무스한 모드의 전환을 달성할 수 있다.
청구범위 제7항 내지 제10항 기재의 발명에서는, SSTL의 시스템에서 이용되는 입력 버퍼에 있어서, 고속 동작의 고소비전력 버퍼와 저속 동작의 저소비전력 버퍼를 전환함으로써 고속 전송 모드에서 저속 전송 모드로 전환할때에 충분한 소비전력 삭감을 달성할 수 있다.
청구범위 제11항 내지 제16항 기재의 발명에서는, 출력 버퍼는 SSTL의 시스템에서는 높은 출력 구동능력을 가지고 SSTL의 고속 동작 특성을 더욱 향상시키는 동시에, LVTTL의 시스템에서는 낮은 출력 구동능력을 가지고 LVTTL에서도 적절히 사용가능하도록 동작할 수 있다.
청구범위 제17항 내지 제22항 기재의 발명에서는, 장치의 출력 버퍼는 SSTL의 시스템에서는 높은 출력 구동능력을 가지고 SSTL의 고속 동작 특성을 더욱 향상시키는 동시에, LVTTL의 시스템에서는 낮은 출력 구동 능력을 가지고 LVTTL에서도 적절히 사용가능하도록 동작한다.
청구범위 제23항 기재의 발명에서는, DRAM은 레지스터에 격납한 정보에 의해서 출력 버퍼의 출력 구동 능력을 제어함으로써 SSTL의 시스템에서는 높은 출력 구동능력에 의해 SSTL의 고속 동작 특성을 더욱 향상시키는 동시에 LVTTL의 시스템에 있어서도 낮은 출력 구동능력에 의해 적절히 동작가능하다.
청구범위 제24항 기재의 발명에서는, DRAM은 레지스터에 격납한 정보에 의해 고속 동작의 고소비전력 입력 버퍼와 저속 동작의 저소비전력 입력 버퍼를 전환함으로써, SSTL의 시스템에 있어서 고속 전송 모드에서 저속 전송 모드로 전환할 때에 충분한 소비전력 삭감을 달성할 수 있다.

Claims (28)

  1. 신호를 전송하는 버스와, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항을 포함하는 장치에 있어서, 종단 전압원과; 종단 저항과; 상기 종단 전압원과 상기 버스의 사이에 설치되고, 제1모드에서는 상기 버스를 상기 종단 저항을 통해 상기 종단 전압원에 접속하고, 제2모드에서는 상기 버스를 상기 종단 전압원으로부터 분단하는 스위치 수단을 구비하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 제1모드에서는 상기 신호를 제1주파수로 전송하고, 상기 제2모드에서는 상기 신호를 제2주파수로 전송하며, 상기 제1주파수는 상기 제2주파수보다도 높은 것을 특징으로 하는 장치.
  3. 제1항 또는 제2항에 있어서, 상기 스위치 수단은 제어신호에 의해서 온/오프가 제어되는 CMOS 트랜지스터이고, 상기 종단 저항은 상기 CMOS 트랜지스터의 내부 저항인 것을 특징으로 하는 장치.
  4. 제3항에 있어서, 상기 제어신호를 생성하는 프로세서를 추가로 포함하는 것을 특징으로 하는 장치.
  5. 신호를 전송하는 버스와, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항과, 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 장치에서, 제1주파수로 상기 신호를 전송하는 제1모드에서 상기 제1주파수보다 낮은 제2주파수로 상기 신호를 전송하는 제2 모드로 전환하는 방법에 있어서, a) 상기 신호를 전송하는 주파수를 상기 제1주파수에서 상기 제2주파수로 변화시키는 단계와; b) 상기 장치의 동작이 상기 제2주파수에서 안정하게 동작할 때까지 대기하는 단계와; c) 상기 종단 전압을 상기 버스로부터 분단함으로써 상기 신호의 진폭을 증대시키는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 신호를 전송하는 버스와, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항을 포함하는 장치에서, 제1주파수로 상기 신호를 전송하는 제1모드에서 상기 제1 주파수보다 높은 제2주파수로 상기 신호를 전송하는 제2모드로 전환하는 방법에 있어서, a) 상기 버스를 종단 저항을 통해 종단 전압에 접속함으로써 상기 신호의 진폭을 감소시키는 단계와; b) 상기 신호의 상기 진폭이 안정하게 될때까지 대기하는 단계와; c) 상기 신호를 전송하는 주파수를 상기 제1주파수에서 상기 제2주파수로 변화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 신호를 전송하는 버스에 접속되어 상기 신호를 수취하는 입력 버퍼 회로에 있어서, 상기 신호가 제 1주파수로 전송되는 제1모드로 동작하고 상기 신호를 수취하는 제1버퍼와; 상기 신호가 상기 제1주파수보다 낮은 제2주파수로 전송되는 제2모드로 동작하여 상기 신호를 수취하는 제2버퍼와; 상기 제1버퍼의 출력과 상기 제2버퍼의 출력을 결합하여 내부 회로에 공급하는 결합 수단을 포함하며, 상기 제2버퍼의 동작시의 소비전력은 상기 제1버퍼의 동작시의 소비전력보다 낮은 것을 특징으로 하는 입력 버퍼 회로.
  8. 제7항에 있어서, 상기 제1버퍼는 참조 기준전압과의 비교에 의해 상기 신호의 레벨을 판정하는 차동 증폭기이고, 상기 제2버퍼는 CMOS 트랜지스터를 구성하는 게이트인 것을 특징으로 하는 입력 버퍼 회로.
  9. 제7항에 있어서, 상기 제1버퍼는 상기 제1모드외에 상기 제2모드에서도 동작하고 참조기준전압과의 비교에 의해 상기 신호의 레벨을 판정하는 제1차동 증폭기이고, 상기 제2버퍼는 상기 제1버퍼에 병렬 접속되고 상기 참조 기준전압과의 비교에 의해 상기 신호의 레벨을 판정하는 제2차동 증폭기이며, 상기 제 1차동 증폭기를 구성하는 트랜지스터의 게이트폭이 상기 제2차동 증폭기를 구성하는 트랜지스터의 게이트폭보다 넓은 것을 특징으로 하는 입력 버퍼 회로.
  10. 제9항에 있어서, 상기 참조 기준전압을 발생하는 참조 기준전압 내부 발생 수단과; 상기 제1모드에서는 외부에서 인가된 상기 참조 기준전압을 상기 제1버퍼 및 상기 제2버퍼에 공급하고, 상기 제2모드에서는 상기 참조 기준전압 내부 발생 수단에 의해서 내부 발생된 상기 참조 기준전압을 상기 제1버퍼 및 상기 제2버퍼에 공급하는 스위치 수단을 추가로 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  11. 신호를 전송하는 버스에 접속되는 장치의 출력 버퍼에 있어서, 상기 신호를 상기 버스에 송출하는 제1버퍼와; 상기 제1버퍼에 병렬 접속되어 상기 신호를 상기 버스에 송출하는 제2버퍼와; 상기 제1버퍼 및 상기 제2버퍼를 구동하는 제1모드와 상기 제1버퍼만을 구동하는 제2모드를 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 상기 장치가 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 상기 장치가 내장되는 경우는 상기 제2모드를 사용하는 것을 특징으로 하는 출력 버퍼.
  12. 제11항에 있어서, 상기 구동 능력 전환 수단은 제어신호를 수취하는 수단과, 상기 제어신호에 기초하여 상기 제1모드와 상기 제2모드를 전환하는 수단을 포함하는 것을 특징으로 하는 출력 버퍼.
  13. 제12항에 있어서, 상기 제어신호는 상기 장치의 외부로부터 공급되는 것을 특징으로 하는 출력 버퍼.
  14. 제12항에 있어서, 상기 장치에 외부로부터 공급되는 참조 기준전압의 레벨을 판정함으로써 상기 제어신호를 생성하는 수단을 추가로 포함하는 것을 특징으로 하는 출력 버퍼.
  15. 제12항에 있어서, 상기 장치에 설치된 레지스터에 격납된 정보에 기초하여 상기 제어신호가 생성되는 것을 특징으로 하는 출력 버퍼.
  16. 제11항에 있어서, 상기 제1버퍼 및 상기 제2버퍼는 전원전압과 접지 사이에 직렬 접속된 PMOS 트랜지스터와 NMOS 트랜지스터이고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터와의 사이의 접속점을 상기 제1버퍼와 상기 제2버퍼의 사이에 접속하고, 상기 접속점에 나타나는 신호를 출력으로 하는 것을 특징으로 하는 출력 버퍼.
  17. 신호를 전송하는 버스에 접속되는 장치에 있어서, 상기 신호를 상기 버스에 송출하는 제1버퍼와; 상기 제1버퍼에 병렬로 접속되어 상기 신호를 상기 버스에 송출하는 제2버퍼와; 상기 제1버퍼 및 상기 제 2버퍼를 구동하는 제1모드와 상기 제1버퍼만을 구동하는 제2모드를 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 내장되는 경우는 상기 제2모드를 사용하는 것을 특징으로 하는 장치.
  18. 제17항에 있어서, 상기 구동능력 전환 수단은 제어신호를 수취하는 수단과, 상기 제어신호에 기초하여 상기 제1모드와 상기 제2모드를 전환하는 수단을 포함하는 것을 특징으로 하는 장치.
  19. 제18항에 있어서, 상기 제어신호는 외부로부터 공급되는 것을 특징으로 하는 장치.
  20. 제18항에 있어서, 외부로부터 공급되는 참조 기준전압의 레벨을 판정함으로써 상기 제어신호를 생성하는 수단을 추가로 포함하는 것을 특징으로 하는 장치.
  21. 제18항에 있어서, 레지스터와, 상기 레지스터에 격납된 정보에 기초하여 상기 제어신호를 생성하는 수단을 추가로 포함하는 것을 특징으로 하는 장치.
  22. 제18항에 있어서, 상기 제1버퍼 및 상기 제2버퍼는 전원전압과 접지 사이에 직렬 접속된 PMOS 트랜지스터와 NMOS 트랜지스터이고, 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 사이의 접속점을 상기 제1버퍼와 상기 제2버퍼의 사이에 접속하고, 상기 접속점에 나타나는 신호를 출력으로 하는 것을 특징으로 하는 장치.
  23. 레지스터에 격납된 정보에 기초하여 제어신호를 생성하는 수단과; 데이타 신호를 버스에 송출하는 제1버퍼와; 상기 제1버퍼에 병렬로 접속되어 상기 데이타 신호를 상기 버스에 송출하는 제2버퍼와; 상기 제1버퍼 및 상기 제2버퍼를 구동하는 제1모드와 상기 제1버퍼만을 구동하는 제2모드를 상기 제어신호에 기초하여 전환하는 구동 능력 전환 수단을 포함하며, 상기 버스에 상기 데이타 신호를 송출하는 경로에 설치된 상기 데이타 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 내장되는 경우는 상기 제2모드를 사용하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  24. 레지스터에 격납된 정보에 기초하여 제어신호를 생성하는 수단과; 데이타 신호가 제1주파수로 전송되는 제1모드에서 동작하도록 상기 제어신호에 의해서 제어되어 상기 데이타 신호를 수취하는 제1버퍼와; 상기 데이타 신호가 상기 제1주파수보다 낮은 제2주파수로 전송되는 제2모드에서 동작하도록 상기 제어신호에 의해서 제어되며, 상기 데이타 신호를 수취하는 제2버퍼와; 상기 제1버퍼의 출력과 상기 제2버퍼의 출력을 결합하여 내부 회로에 공급하는 결합 수단을 포함하며, 상기 제2버퍼의 동작시의 소비전력은 상기 제1버퍼의 동작시의 소비전력보다 낮은 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
  25. 신호를 전송하는 버스에 접속되는 장치의 출력 버퍼에서, 상기 신호를 제1버퍼로부터 상기 버스에 송출하는 제1모드와 상기 신호를 제2버퍼로부터 상기 버스에 송출하는 제2모드를 가지며, 상기 제1버퍼의 구동력을 상기 제2버퍼의 구동력보다도 크게 하는 것을 특징으로 하는 버스 구동 방법.
  26. 신호를 전송하는 버스에 접속되는 장치의 출력 버퍼에 있어서, 상기 신호를 상기 버스에 송출하는 제1버퍼와; 상기 제1버퍼보다도 작은 구동력을 가지며 상기 제1버퍼에 병렬 접속되어 상기 신호를 상기 버스에 송출하는 제2버퍼와; 상기 제1버퍼만을 구동하는 제1모드와 상기 제2버퍼만을 구동하는 제2모드를 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 상기 장치가 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 상기 장치가 내장되는 경우는 상기 제2모드를 사용하는 것을 특징으로 하는 출력 버퍼.
  27. 신호를 전송하는 버스에 접속되는 장치에 있어서, 상기 신호를 상기 버스에 송출하는 제1버퍼와; 상기 제1버퍼보다도 작은 구동력을 가지며 상기 제1버퍼에 병렬로 접속되어 상기 신호를 상기 버스에 송출하는 제2버퍼와; 상기 제1버퍼만을 구동하는 제1모드와 상기 제2버퍼만을 구동하는 제2모드를 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기 신호를 송출하는 경로에 설치된 상기 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 내장되는 경우는 상기 제 2 모드를 사용하는 것을 특징으로 하는 장치.
  28. 레지스터에 격납된 정보에 기초하여 제어신호를 생성하는 수단과; 데이타 신호를 버스에 송출하는 제1버퍼와; 상기 제1버퍼보다도 작은 구동력을 가지며 상기 제1버퍼에 병렬로 접속되어 상기 데이타 신호를 상기 버스에 송출하는 제2버퍼와; 상기 제1버퍼만을 구동하는 제1모드와 상기 제2버퍼만을 구동하는 제2모드를 상기 제어신호에 기초하여 전환하는 구동능력 전환 수단을 포함하며, 상기 버스에 상기 데이타 신호를 송출하는 경로에 설치된 상기 데이타 신호의 반사를 방지하는 반사 방지 저항과 상기 버스를 종단 전압에 접속하는 종단 저항을 포함하는 시스템에 내장되는 경우는 상기 제1모드를 사용하고, 상기 종단 저항을 사용하지 않는 시스템에 내장되는 경우는 상기 제2모드를 사용하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825698B2 (en) 2001-08-29 2004-11-30 Altera Corporation Programmable high speed I/O interface
KR100278648B1 (ko) * 1997-04-30 2001-01-15 윤종용 반도체장치및방법
TW381385B (en) * 1997-08-20 2000-02-01 Advantest Corp Signal transmission circuit, CMOS semiconductor device and circuit board
US6822267B1 (en) * 1997-08-20 2004-11-23 Advantest Corporation Signal transmission circuit, CMOS semiconductor device, and circuit board
US7065682B1 (en) * 1997-12-19 2006-06-20 Micron Electronics, Inc. Method for monitoring tests run on a personal computer
US6108740A (en) * 1998-10-14 2000-08-22 Lsi Logic Corporation Method and apparatus for terminating a bus such that stub length requirements are met
JP2000122761A (ja) * 1998-10-14 2000-04-28 Hitachi Ltd バスシステム及びそれを用いたメモリシステム
US6441627B1 (en) 1998-10-26 2002-08-27 Micron Technology, Inc. Socket test device for detecting characteristics of socket signals
JP4226710B2 (ja) 1999-01-25 2009-02-18 富士通マイクロエレクトロニクス株式会社 入力バッファ回路、及び半導体装置の動作試験方法
US6611552B2 (en) * 1999-01-28 2003-08-26 Intel Corporation Universal serial bus transceiver and associated methods
US6222389B1 (en) * 1999-03-25 2001-04-24 International Business Machines Corporation Assisted gunning transceiver logic (AGTL) bus driver
US6424177B1 (en) * 1999-06-28 2002-07-23 Broadcom Corporation Universal single-ended parallel bus
US6715014B1 (en) * 2000-05-25 2004-03-30 Hewlett-Packard Development Company, L.P. Module array
US6510100B2 (en) * 2000-12-04 2003-01-21 International Business Machines Corporation Synchronous memory modules and memory systems with selectable clock termination
US6552569B2 (en) 2000-12-22 2003-04-22 National Semiconductor Corporation Dual purpose low power input circuit for a memory device interface
US6658523B2 (en) * 2001-03-13 2003-12-02 Micron Technology, Inc. System latency levelization for read data
TW588235B (en) * 2001-04-02 2004-05-21 Via Tech Inc Motherboard with less power consumption
JP3799251B2 (ja) 2001-08-24 2006-07-19 エルピーダメモリ株式会社 メモリデバイス及びメモリシステム
EP1852976B1 (en) * 2001-08-29 2009-12-02 Altera Corporation Programmable high-speed I/O interface
JP4317353B2 (ja) * 2001-10-19 2009-08-19 三星電子株式会社 メモリシステムの能動終端抵抗の制御装置及び方法
US7702293B2 (en) * 2001-11-02 2010-04-20 Nokia Corporation Multi-mode I/O circuitry supporting low interference signaling schemes for high speed digital interfaces
US6937111B2 (en) 2001-11-21 2005-08-30 Hynix Semiconductor Inc. Device and system having self-terminated driver and active terminator for high speed interface
US6825692B1 (en) 2002-01-25 2004-11-30 Altera Corporation Input buffer for multiple differential I/O standards
KR100422451B1 (ko) 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
US6965529B2 (en) 2002-06-21 2005-11-15 Intel Coproration Memory bus termination
US6836142B2 (en) * 2002-07-12 2004-12-28 Xilinx, Inc. Asymmetric bidirectional bus implemented using an I/O device with a digitally controlled impedance
JP4221238B2 (ja) 2002-09-26 2009-02-12 エルピーダメモリ株式会社 メモリモジュール
US6711091B1 (en) * 2002-09-27 2004-03-23 Infineon Technologies Ag Indication of the system operation frequency to a DRAM during power-up
JP3808026B2 (ja) 2002-10-23 2006-08-09 株式会社ルネサステクノロジ 半導体装置
KR100480916B1 (ko) * 2002-10-30 2005-04-07 주식회사 하이닉스반도체 전류 소모를 줄인 입력 버퍼 회로
US20040098545A1 (en) * 2002-11-15 2004-05-20 Pline Steven L. Transferring data in selectable transfer modes
KR100464437B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
US20050052912A1 (en) * 2003-09-04 2005-03-10 Mike Cogdill Circuit and system for addressing memory modules
KR100582358B1 (ko) * 2003-12-29 2006-05-22 주식회사 하이닉스반도체 반도체 기억 소자의 온 다이 터미네이션 구동 회로 및 방법
TWI260415B (en) * 2004-03-31 2006-08-21 Nanya Technology Corp Apparatus and method for testing semiconductor device
US7173450B2 (en) * 2004-06-01 2007-02-06 Hewlett-Packard Development Company, L.P. Bus controller
US20050289284A1 (en) * 2004-06-24 2005-12-29 Ge Chang High speed memory modules
US7295042B2 (en) * 2004-07-20 2007-11-13 Analog Devices, Inc. Buffer
US7188208B2 (en) * 2004-09-07 2007-03-06 Intel Corporation Side-by-side inverted memory address and command buses
KR100670702B1 (ko) 2004-10-30 2007-01-17 주식회사 하이닉스반도체 온다이 터미네이션 회로를 구비한 반도체 메모리 장치
US7365570B2 (en) * 2005-05-25 2008-04-29 Micron Technology, Inc. Pseudo-differential output driver with high immunity to noise and jitter
US7355450B1 (en) 2005-05-27 2008-04-08 Altera Corporation Differential input buffers for low power supply
JP2009508596A (ja) 2005-09-19 2009-03-05 ヒストジェニックス コーポレイション 細胞支持基材及びその調製方法
JP4524662B2 (ja) 2005-10-21 2010-08-18 エルピーダメモリ株式会社 半導体メモリチップ
JP2008042376A (ja) * 2006-08-03 2008-02-21 Fujitsu Ltd 双方向伝送回路及び送受信素子
US7945793B2 (en) 2006-08-11 2011-05-17 Intel Corporation Interface frequency modulation to allow non-terminated operation and power reduction
KR100857427B1 (ko) * 2006-11-13 2008-09-09 주식회사 하이닉스반도체 입력 버퍼 회로
US20080162766A1 (en) * 2006-12-29 2008-07-03 Blaise Fanning Signal techniques for bus interfaces
CN101617371B (zh) * 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
JP2007200354A (ja) * 2007-04-13 2007-08-09 Fujitsu Ltd シリアルバス高速化回路
US20090034415A1 (en) * 2007-07-30 2009-02-05 Motorola, Inc. Wireless communications device
US7616025B1 (en) * 2007-08-14 2009-11-10 Actel Corporation Programmable logic device adapted to enter a low-power mode
US7733118B2 (en) * 2008-03-06 2010-06-08 Micron Technology, Inc. Devices and methods for driving a signal off an integrated circuit
US7786754B2 (en) * 2008-09-09 2010-08-31 Hitachi Global Storage Technologies Netherlands B.V. High speed digital signaling apparatus and method using reflected signals to increase total delivered current
KR101854232B1 (ko) 2010-11-09 2018-05-04 삼성전자주식회사 디-엠퍼시스 기능을 갖는 의사 오픈 드레인 방식의 출력 드라이버, 반도체 메모리 장치 및 그것의 제어 방법
KR20120076814A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 집적회로 칩, 마스터 칩과 슬레이브 칩을 포함하는 시스템 및 이의 동작방법
US9130557B2 (en) * 2012-12-03 2015-09-08 Samsung Electronics Co., Ltd. Operating method of input/output interface
USRE49506E1 (en) 2012-12-03 2023-04-25 Samsung Electronics Co., Ltd. High/low speed mode selection for output driver circuits of a memory interface
US9088445B2 (en) * 2013-03-07 2015-07-21 Qualcomm Incorporated Method and apparatus for selectively terminating signals on a bidirectional bus based on bus speed
US8912819B2 (en) * 2013-03-18 2014-12-16 Mediatek Inc. Termination circuits capable of receiving data signals in different formats for performing impedance matching
US9152214B2 (en) * 2013-05-16 2015-10-06 Qualcomm Innovation Center, Inc. Dynamic load and priority based clock scaling for non-volatile storage devices
KR20150066659A (ko) * 2013-12-06 2015-06-17 삼성디스플레이 주식회사 인터페이스 및 이에 연결된 디스플레이
WO2015193992A1 (ja) * 2014-06-18 2015-12-23 ゼンテルジャパン株式会社 半導体回路装置及び半導体メモリシステム
US10077420B2 (en) 2014-12-02 2018-09-18 Histogenics Corporation Cell and tissue culture container
US9910482B2 (en) * 2015-09-24 2018-03-06 Qualcomm Incorporated Memory interface with adjustable voltage and termination and methods of use
KR102529187B1 (ko) * 2016-03-31 2023-05-04 삼성전자주식회사 복수의 통신 규격들을 지원하는 수신 인터페이스 회로 및 이를 포함하는 메모리 시스템
US10425361B2 (en) 2017-03-16 2019-09-24 Trane International Inc. Dynamic allocation of termination resistors in a communication network
CN112737565B (zh) * 2021-04-02 2021-06-25 深圳市中科蓝讯科技股份有限公司 接口电路及芯片
US11830535B2 (en) * 2021-10-01 2023-11-28 Nanya Technology Corporation Receiver circuit, memory device and operation method using the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4472647A (en) * 1982-08-20 1984-09-18 Motorola, Inc. Circuit for interfacing with both TTL and CMOS voltage levels
US4719369A (en) * 1985-08-14 1988-01-12 Hitachi, Ltd. Output circuit having transistor monitor for matching output impedance to load impedance
US4748426A (en) * 1986-11-07 1988-05-31 Rodime Plc Active termination circuit for computer interface use
FR2606624A1 (fr) 1986-11-14 1988-05-20 Thomson Cgr Installation d'imagerie par resonance magnetique nucleaire
DE3832378C1 (ko) * 1988-09-23 1989-12-07 Eurosil Electronic Gmbh, 8057 Eching, De
JP2880737B2 (ja) * 1989-09-29 1999-04-12 株式会社東芝 平行バス終端装置
US5387824A (en) * 1989-12-01 1995-02-07 Vlsi Technology, Inc. Variable drive output buffer circuit
US5029284A (en) * 1990-04-30 1991-07-02 Motorola, Inc. Precision switchable bus terminator circuit
JPH04223617A (ja) * 1990-12-25 1992-08-13 Ricoh Co Ltd 半導体集積回路装置のインターフェース
US5107230A (en) * 1991-04-26 1992-04-21 Hewlett-Packard Company Switched drivers providing backmatch impedance for circuit test systems
US5153450A (en) * 1991-07-16 1992-10-06 Samsung Semiconductor, Inc. Programmable output drive circuit
US5274671A (en) * 1991-08-14 1993-12-28 Hewlett Packard Company Use of output impedance control to eliminate mastership change-over delays in a data communication network
US5382841A (en) * 1991-12-23 1995-01-17 Motorola, Inc. Switchable active bus termination circuit
JP2813103B2 (ja) * 1992-06-15 1998-10-22 富士通株式会社 半導体集積回路
EP0883248B1 (en) * 1992-06-15 2006-08-09 Fujitsu Limited Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation
US5479123A (en) * 1993-06-18 1995-12-26 Digital Equipment Corporation Externally programmable integrated bus terminator for optimizing system bus performance
US5381824A (en) 1993-09-02 1995-01-17 Standard Keil Industries, Inc. Regulator
US5440248A (en) 1994-01-31 1995-08-08 Texas Instruments Incorporated Power-saver differential input buffer
US5602494A (en) * 1995-03-09 1997-02-11 Honeywell Inc. Bi-directional programmable I/O cell
US5781028A (en) * 1996-06-21 1998-07-14 Microsoft Corporation System and method for a switched data bus termination
US5731711A (en) * 1996-06-26 1998-03-24 Lucent Technologies Inc. Integrated circuit chip with adaptive input-output port
JPH1188146A (ja) * 1997-09-04 1999-03-30 Fujitsu Ltd レベルインターフェース回路

Also Published As

Publication number Publication date
EP1308848A3 (en) 2005-09-14
DE69627999D1 (de) 2003-06-12
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EP0818734A2 (en) 1998-01-14
US6154047A (en) 2000-11-28
EP1308849A3 (en) 2005-09-14
US6480030B1 (en) 2002-11-12
KR100212597B1 (ko) 1999-08-02
EP1308847A3 (en) 2005-09-14
JPH1020974A (ja) 1998-01-23
DE69638067D1 (de) 2009-12-17
EP1308850A3 (en) 2005-09-14
EP1308847B1 (en) 2009-11-04

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