KR100278648B1

KR100278648B1 - 반도체장치및방법

Info

Publication number: KR100278648B1
Application number: KR1019970016807A
Authority: KR
Inventors: 김치욱; 강경우
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-04-30
Filing date: 1997-04-30
Publication date: 2001-01-15
Also published as: TW353179B; JPH10308095A; KR19980079132A; US6087851A; JP4727498B2; JP2006252769A

Abstract

복수의 인터페이스 장치들과의 호환성을 시스템 레벨에서 구성하는 반도체 장치가 개시되어 있다. 본 발명에 따른 반도체 장치는 인터페이스제어회로 및 인터페이스종속회로를 구비한다. 인터페이스제어회로는 사용자의 필요에 따라 인터페이스선택모드가 설정되면, 복수의 인터페이스인에이블신호들 중에서 해당되는 인터페이스인에이블신호를 액티브시켜 출력한다. 인터페이스종속회로는 복수의 인터페이스인에이블신호들을 입력하여 복수의 인터페이스 장치들 중에서 어느 것에 호환성을 가질 것인지를 감지하고 이에 따라 해당되는 동작을 수행한다. 본 발명에 따르면 복수의 인터페이스들에 대한 호환성을 본딩 옵션에 의하지 않고 시스템 레벨에서 구성할 수 있어 원가 절감 등의 효과를 가진다.

Description

반도체 장치 및 방법{Semiconductor device and interfacing method thereof}

본 발명은 반도체 장치에 관한 것으로서, 특히 여러 가지 인터페이스에 대한 호환성을 시스템 레벨에서 필요에 따라 선택하여 구성할 수 있는 반도체 장치 및 방법에 관한 것이다.

다수의 정보를 저장할 수 있는 메모리 소자들과 이러한 메모리 소자들을 포함하는 다수의 어레이군으로 구성되어 있는 반도체 메모리 장치는 외부 시스템과의 인터페이스를 위한 회로들을 필요로 한다.

특히 예를 들면 외부 시스템에 동기되어 동작하는 동기식 다이나믹 렌덤 엑세스 메모리 장치에 있어서는 두 가지 종류의 인터페이스들, 즉 LVTTL(Low Voltage Transistor Transistor Logic)과 SSTL(Stub Series terminated Transceiver Logic)이 있다. LVTTL은 기존의 다이나믹 렌덤 엑세스 메모리 장치에 대하여 사용되어 온 것이고, SSTL은 동기식 다이나믹 렌덤 엑세스 메모리 장치에 대해서만 사용 가능한 것으로서 그 차이점들은 아래 표 1에 나타나 있는 것과 같다.

	LVTTL	SSTL
입력 레벨의 Vih/Vil	2.0V/0.8V	VREF+0.2/VREF-0.2
출력 데이터 레벨VOH/VOL	2.4V/0.4V	Vtt+0.8V/Vtt-0.8V
AC 측정 포인트	1.4V	Vtt
VREF	시스템에서 인가하지 않음	시스템에서 인가

위의 표에서 나타나 있는 바와 같이, 첫째 SSTL에서는 외부에서 인가되는 신호들, 즉 클럭신호(CLK), 어드레스신호(ADDRESS), 로어드레스스트로우브신호(RASB), 및 칼럼어드레스스트로우브신호(CASB)에 연결된 칩 내부의 입력버퍼(Input Buffer)에서 사용되는 내부 기준전압(VREF: Reference Voltage)을 외부 시스템에서 인가해야 한다. 둘째, 외부에서 인가되는 신호들의 스윙(Swing) 폭, 즉 입력 레벨(Input Level)이 LVTTL과 SSTL이 서로 다르다. 예를 들면, LVTTL은 입력 레벨의 Vih/Vil이 2.0V/0.8V이나 SSTL의 경우 입력버퍼의 기준전압(VREF)의 레벨을 기준으로 Vih/Vil이 VREF+0.2/VREF-0.2로 그 스윙폭이 좁다. 셋째, 메모리 소자에 입력되어 있는 정보를 출력시킬 때, 출력된 정보가 데이터 "1" 인지 데이터 "0" 인지를 외부 시스템에서 감지할 수 있는 출력 데이터의 전압 레벨, 즉 VOH/VOL의 레벨이 서로 다르다. 예를 들면, LVTTL의 경우, VOH/VOL이 직류 전압 레벨에서는 2.4V/0.4V이고 교류 전압 레벨의 측정 포인트(Measure Point)는 1.4V이다. 그러나, SSTL의 경우, VOH/VOL이 직류 전압 레벨에서는 터미널 전압(Vtt: Terminal Voltage)를 기준으로 Vtt+0.8V/Vtt-0.8이고 교류 전압 레벨의 측정 포인트(Measure Point)는 터미널 전압 레벨이다.

이와 같이 SSTL은 동기식 반도체 메모리 장치에 적용될 때의 성능(Performance)을 향상시키기 위하여 LVTTL과는 다르게 구성되어 있다. 따라서 동기식 다이나믹 렌덤 엑세스 메모리 장치 역시 시스템에서 사용될 때에 인터페이스에 따라서 일부 내부 회로의 동작을 다르게 해야한다.

도 1은 반도체 장치에 있어서 외부 시스템에 따라 적용할 수 있는 인터페이스들과의 호환성을 구성하는 회로들의 블록도를 나타내고 있다.

도 1을 참조하면, 종래 기술에서는 동일 제품으로 LVTTL 인터페이스와 SSTL 인터페이스에 모두 호환성이 있도록 칩 회로를 구성하고 이들을 제품의 조립단계에서 선택하는 본딩(Bonding) 옵션(Option)을 사용하였다. 즉, 제품의 기본 동작은 LVTTL 인터페이스용으로 설계를 하고 SSTL로 사용하는 경우에만 제품 생산 조립 단계에서 도 1에 나타나 있는 바와 같이 SSTL 패드(110)에 전원(Power) 또는 접지(Ground) 단자(100)를 본딩 와이어(Bonding Wire)로 연결하여 SSTL 인에이블 회로(120)의 출력 신호인 SSTL인에이블신호(PSSTL)를 하이('H') 레벨로 인에이블시킨다. SSTL인에이블신호(PSSTL)는 SSTL 인터페이스에 대하여 동작을 다르게 하는 칩 내부의 SSTL 종속 회로(130)로 입력되어 SSTL에 호환성을 가지도록 그 동작들을 제어한다. 그리고 칩 내부의 입력버퍼(150)의 기준전압(VREF)에 대해서, LVTTL의 경우는 칩내부의 기준전압발생기(170)에서 발생되는 전압 레벨을 사용하지만, SSTL의 경우에는 칩 외부에서 기준전압 패드(140)를 통하여 인가되어 진다. 이러한 동작을 가능하게 하기 위해서는 기준전압(VREF) 패드(140)를 LVTTL의 경우에는 외부 핀(Pin)과 본딩하지 않고 내부 기준전압발생기(170)에서 발생되는 기준전압(VREF) 레벨을 입력버퍼(150)에 인가하게 하고, SSTL의 경우에는 기준전압(VREF) 패드(140)를 외부 핀과 본딩시키고 SSTL인에이블신호(PSSTL)를 기준전압 제어 회로(160)에 인가하여 칩내부에서 발생되는 기준전압(VREF)이 입력버퍼(150)에 인가되는 것을 차단하고 외부에서 공급되는 기준전압(VREF)이 입력버퍼(150)에 인가되도록 한다.

이와 같이 종래의 반도체 장치에 있어서, 인터페이스들과의 호환성을 선택하는 단계가 제품의 조립 단계에 있다. 따라서 일단 제품이 조립되고 난 다음에는 동일 제품으로는 구비되어 있는 인터페이스 회로들이 전혀 호환되지 않게 된다. 그러므로 제품의 조립 단계에서, 반도체 장치의 시장 상황을 정확하게 예측하여 LVTTL 또는 SSTL에 사용될 수 있도록 조립해야 하는 부담이 있게 된다. 이는 결과적으로 반도체 장치의 원가를 높이는 요인으로 작용하게 된다.

따라서 본 발명의 목적은 여러 가지 인터페이스 회로들에 대한 호환성을 시스템 레벨에서 선택하여 구성할 수 있는 반도체 장치를 제공하는 데 있다.

본 발명의 다른 목적은 여러 가지 인터페이스 회로들에 대한 호환성을 시스템 레벨에서 선택하여 구성하는 반도체 장치의 구동 방법을 제공하는 데 있다.

도 1은 종래의 반도체 장치에 있어서 인터페이스 호환성을 구성하는 회로의 블록도이다.

도 2는 본 발명의 제 1 실시예에 따른 반도체 장치에 있어서 인터페이스 호환성을 구성하는 회로의 블록도이다.

도 3은 도 2에 있어서, 인터페이스제어회로의 구체적인 일실시예에 따른 회로의 블록도이다.

도 4는 도 3에 있어서, 인터페이스선택모드신호발생기의 구체적인 일실시예에 따른 회로의 회로도이다.

도 5는 도 3에 있어서, 레지스터회로의 구체적인 일실시예에 따른 회로의 회로도이다.

도 6은 도 3에 있어서, 인터페이스인에이블신호발생기의 구체적인 일실시예에 따른 회로의 회로도이다.

도 7은 본 발명의 제 2 실시예에 따른 반도체 장치에 있어서, 인터페이스 호환성을 구성하는 회로의 블록도이다.

도 8은 도 7에 있어서, 모드레지스터설정회로의 구체적인 일실시예에 따른 회로의 블록도이다.

도 9는 도 8에 있어서, 모드레지스터의 구체적인 일실시예에 따른 회로의 회로도이다.

도 10은 도 8에 있어서, 인터페이스인에이블신호발생기의 구체적인 일실시예에 따른 회로의 회로도이다.

도 11은 본 발명의 제 3 실시예에 따른 반도체 장치에 있어서, 인터페이스 호환성을 구성하는 회로의 블록도이다.

도 12는 도 11에 있어서, 인터페이스제어회로의 구체적인 일실시예에 따른 회로의 블록도이다.

도 13은 도 11에 있어서, SSTL인에이블회로의 구체적인 일실시예에 따른 회로의 회로도이다.

도 14는 본 발명의 제 4 실시예에 따른 반도체 장치에 있어서, 인터페이스 호환성을 구성하는 회로의 블록도이다.

도 15는 도 14에 있어서, 모드레지스터설정회로의 구체적인 일실시예에 따른 회로의 블록도이다.

도 16은 본 발명의 제 5 실시예에 따른 반도체 장치의 구동 방법에 있어서 인터페이스 호환성을 구성하는 방법을 나타내는 흐름도이다.

도 17은 본 발명의 제 6 실시예에 따른 반도체 장치의 구동 방법에 있어서 인터페이스 호환성을 구성하는 방법을 나타내는 흐름도이다.

도 18은 본 발명의 제 7 실시예에 따른 반도체 장치의 구동 방법에 있어서 인터페이스 호환성을 구성하는 방법을 나타내는 흐름도이다.

도 19는 본 발명의 제 8 실시예에 따른 반도체 장치의 구동 방법에 있어서 인터페이스 호환성을 구성하는 방법을 나타내는 흐름도이다.

* 도면의 부호에 대한 자세한 설명

SSTL,LVTTL:인터페이스들, PSSTL: SSTL인에이블신호,

CI1 내지 CIn: 인터페이스인에이블신호들, RA: 어드레스,

MRA: 모드어드레스, ITP: 인터페이스선택모드신호,

RASB: 로어드레스스트로우브신호, WEB: 기입인에이블신호,

CASB: 칼럼어드레스스트로우브신호, CSB: 칩선택신호,

CASL1 내지 CASL3: CAS레이턴시모드신호들, PIC: 인터페이스제어신호,

상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에 따른 반도체 장치는, 사용자의 필요에 따라, 적어도 하나의 입력 신호에 응답하여 상기 반도체 장치와 연결되는 다수개의 인터페이스 장치들 중 어느 하나를 선택하는 인터페이스선택모드를 결정하고, 복수개의 인터페이스인에이블신호들 중에서 하나를 활성화시키는 인터페이스제어회로; 및 상기 인터페이스제어회로와 연결되고, 상기 복수개의 인터페이스인에이블신호들을 입력하고 상기 활성화된 인터페이스인에이블신호에 응답하여 상기 선택된 상기 인터페이스선택모드에 해당되는 동작을 수행하는 인터페이스종속회로를 구비하고, 상기 반도체 장치와 상기 다수개의 인터페이스 장치들과의 선별적인 호환성을 상기 반도체 장치 내부적으로 시스템 레벨에서 구성하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에 따른, 다수개의 인터페이스 장치들 중 적어도 어느 하나를 선택하는 반도체 메모리 장치에 있어서, 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB) 및 칩선택신호(CSB)에 응답하여 인터페이스선택모드가 설정되고, 입력되는 소정의 어드레스 신호들에 따라 상기 인터페이스 장치들을 선택하는 인터페이스인에이블신호들 중 해당되는 어느 하나의 인터페이스인에이블신호를 활성화시키는 모드레지스터설정회로; 및 상기 인터페이스인에이블신호들을 입력하고, 상기 활성화된 인터페이스인에이블신호에 응답하여 상기 선택된 상기 인터페이스선택모드에 해당되는 동작을 수행하는 인터페이스종속회로를 구비하고, 상기 반도체 장치와 상기 다수개의 인터페이스 장치들과의 선별적인 호환성을 상기 반도체 장치 내부적으로 시스템 레벨에서 구성하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여 본 발명의 제 3 실시예에 따른, SSTL(Stub Series terminated Transceiver Logic)로 인터페이스를 설정할 건지 LVTTL(Low Voltage Transistor Transistor Logic)로 인터페이스를 설정할 건지를 택일하는 인터페이스선택모드를 갖는 반도체 메모리 장치에 있어서, 입력버퍼; 기준전압을 입력하는 패드; 사용자의 필요에 따라, 적어도 하나의 입력 신호에 응답하여 설정되는 인터페이스제어신호를 발생하는 인터페이스제어회로; 상기 인터페이스제어신호를 입력하고, 이에 따라 SSTL인터페이스인에이블신호를 출력하는 SSTL인에이블회로; 상기 SSTL인터페이스인에이블신호를 입력하고, 이에 응답하여 상기 SSTL 인터페이스에 따른 동작을 수행하는 SSTL종속회로; 상기 기준전압을 내부적으로 발생하는 기준전압발생기; 상기 SSTL인터페이스인에이블신호의 비활성화에 응답하여 상기 기준전압발생기의 출력을 상기 입력버퍼로 전송하는 제 1 스위칭수단; 및 상기 SSTL인터페이스인에이블신호의 활성화에 응답하여 상기 패드로 입력되는 상기 기준전압을 상기 입력버퍼로 전송하는 제 2 스위칭수단을 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여 본 발명의 제 4 실시예에 따른, SSTL(Stub Series terminated Transceiver Logic)로 인터페이스를 설정할 건지 LVTTL(Low Voltage Transistor Transistor Logic)로 인터페이스를 설정할 건지를 택일하는 인터페이스선택모드를 갖는 반도체 메모리 장치에 있어서, 기준전압을 입력하기 위한 패드; 다수개의 제어신호들에 응답하여 상기 인터페이스선택모드가 결정되고, 입력되는 소정의 어드레스 신호들에 따라 SSTL인터페이스인에이블신호를 출력하는 모드레지스터설정회로; 상기 SSTL인터페이스인에이블신호를 입력하고, 이에 응답하여 상기 SSTL 인터페이스에 따른 동작을 수행하는 SSTL종속회로; 상기 기준전압을 내부적으로 발생하는 기준전압발생기; 상기 SSTL인터페이스인에이블신호의 비활성화에 응답하여 상기 기준전압발생기의 출력을 상기 입력버퍼로 전송하는 제 1 스위칭수단; 및 상기 SSTL인터페이스인에이블신호의 활성화에 응답하여 상기 패드로 입력되는 상기 기준전압을 상기 입력버퍼로 전송하는 제 2 스위칭수단을 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위하여 본 발명의 제 5 실시예에 따른 다수개의 인터페이스 장치들과 호환되는 반도체 장치의 구동방법에 있어서, 상기 반도체 장치를 인터페이스선택모드로 설정하는 단계; 다수개의 인터페이스인에이블신호들 중의 어느 하나를 활성화시키는 단계; 및 상기 활성화되는 인터페이스인에이블신호에 따라 선택되는 상기 인터페이스장치와 동작하도록 인터페이스종속회로의 동작을 설정하는 단계를 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위하여 본 발명의 제 6 실시예에 따른 다수개의 인터페이스 장치들과 호환되는 반도체 장치의 구동방법에 있어서, 다수개의 제어신호들에 응답하여 모드레지스터설정회로를 인에이블시키는 단계; 상기 모드레지스터설정회로가 인에이블될 때 소정의 어드레스신호들을 입력하는 단계; 상기 소정의 어드레스신호들에 따라 인터페이스선택모드를 설정하는 단계; 상기 소정의 어드레스신호들에 응답하여 다수개의 인터페이스인에이블신호들 중의 어느 하나를 활성화시키는 단계; 및 상기 활성화되는 인터페이스인에이블신호에 따라 선택되는 상기 인터페이스장치와 동작하도록 인터페이스종속회로의 동작을 설정하는 단계를 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위하여 본 발명의 제 7 실시예에 따른 다수개의 인터페이스 장치들과 호환되는 반도체 장치의 구동방법에 있어서, 상기 반도체 장치를 인터페이스선택모드로 설정하는 단계; 인터페이스인에이블신호를 발생하는 단계; 상기 활성화되는 인터페이스인에이블신호에 따라 선택되는 상기 인터페이스장치와 동작하도록 인터페이스종속회로의 동작을 설정하는 단계; 상기 반도체 장치 내에서 발생되는 기준전압을 입력버퍼로부터 분리시키는 단계; 및 상기 반도체 장치 외부에서 제공되는 기준전압을 상기 입력버퍼로 인가하는 단계를 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위하여 본 발명의 제 8 실시예에 따른 다수개의 인터페이스 장치들과 호환되는 반도체 장치의 구동방법에 있어서, 다수개의 제어신호들에 응답하여 모드레지스터설정회로를 인에이블시키는 단계; 상기 모드레지스터설정회로가 인에이블될 때 소정의 어드레스신호들를 입력하는 단계; 상기 소정의 어드레스신호들에 따라 인터페이스선택모드를 설정하는 단계; 상기 소정의 어드레스신호들에 응답하여 다수개의 인터페이스인에이블신호들 중의 어느 하나를 활성화시키는 단계; 및 상기 활성화되는 인터페이스인에이블신호에 따라 선택되는 상기 인터페이스장치와 동작하도록 인터페이스종속회로의 동작을 설정하는 단계; 상기 반도체 장치 내에서 발생되는 기준전압을 입력버퍼로부터 분리시키는 단계; 및 상기 반도체 장치 외부에서 제공되는 기준전압을 상기 입력버퍼로 인가하는 단계를 구비하는 것을 특징으로 한다.

이어서 본 발명의 구체적인 실시예들에 대하여 첨부한 도면들을 참조하여 자세히 설명하기로 한다.

도 2는 본 발명의 제 1 실시예에 따른 반도체 장치에 있어서 인터페이스들에 대한 호환성을 구성하는 회로의 블록도이다.

도 2를 참조하면, 본 발명의 제 1 실시예에 따른 반도체 장치에 있어서 인터페이스들에 대한 호환성을 구성하는 회로는 인터페이스제어회로(200) 및 인터페이스종속회로(210)를 구비한다.

인터페이스제어회로(200)는 사용자의 필요에 따라 인터페이스선택모드가 설정되면, 복수의 인터페이스인에이블신호들(CI1 내지 CIn) 중에서 해당되는 인터페이스인에이블신호를 액티브시켜 출력한다.

인터페이스종속회로(210)는 복수의 인터페이스인에이블신호들(CI1 내지 CIn)을 입력하여 복수의 인터페이스들 중에서 어느 것에 호환성을 가질 것인지를 감지하고 이에 따라 해당되는 동작을 수행한다.

도 3은 도 2에 있어서, 인터페이스제어회로(200)의 구체적인 일실시예에 따른 회로의 블록도를 나타내고 있다.

도 3을 참조하면, 인터페이스제어회로(200)의 구체적인 일실시예에 따른 회로는 인터페이스선택모드신호발생기(220), 레지스터회로(230), 및 인터페이스인에이블신호발생기(240)를 구비한다.

인터페이스선택모드신호발생기(220)는 사용자의 필요에 따라 인터페이스선택모드를 설정하여 인터페이스선택모드신호(ITP)를 출력한다.

레지스터회로(230)는 인터페이스선택모드신호(ITP)에 의해서 제어되어, 어드레스신호(RA)를 입력하여 그 상태를 저장하고 이를 인터페이스어드레스(IMRA)로서 출력한다.

인터페이스인에이블신호발생기(240)는 레지스터회로(230)로부터의 출력되는 인터페이스어드레스(IMRA)를 입력하여 이를 디코딩하여 복수의 인터페이스인에이블신호들(CI1 내지 CIn) 중에서 해당되는 인터페이스인에이블신호를 액티브시켜 출력한다.

도 4는 도 3에 있어서, 인터페이스선택모드신호발생기(220)의 구체적인 일실시예에 따른 회로의 회로도이다. 여기서 고려되는 반도체 장치는 특히 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB), 및 칩선택신호(CSB)에 의해서 칩 회로의 동작이 결정되어 진다.

도 4를 참조하면, 인터페이스선택모드신호발생기(220)의 구체적인 일실시예에 따른 회로는 NAND 게이트들(271,272,273)과 인버터들(274 내지 281)로써 구성되어 있다.

인버터들(274 내지 277)은 각각, 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB), 및 칩선택신호(CSB)를 입력하여 이들을 인버팅하여 출력한다.

NAND 게이트(271)는 인버터들(274 내지 277)로부터 출력되는 신호들을 입력하여 이들이 모두 하이('H') 레벨인 경우에만 로우('L') 레벨이 되는 신호를 출력한다. 즉, NAND 게이트(271)는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB), 및 칩선택신호(CSB)가 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

인버터(278)는 어드레스신호(RA7)를 입력하여 이를 인버팅하여 출력한다.

NAND 게이트(272)는 인버터(278)로부터의 출력과 어드레스신호(RA8)를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다. 즉, NAND 게이트(272)는 어드레스신호들(RAi) 중에서 어드레스신호(RA7)와 어드레스신호(RA8)를 입력하여 이들의 레벨이 각각 로우('L')와 하이('H')일 때에만 로우('L') 레벨이 되는 신호를 출력한다.

인버터(279)는 NAND 게이트(271)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.

인버터(280)는 NAND 게이트(272)로부터 출력되는 신호를 입력하여 이를 인버팅하여 출력한다.

NAND 게이트(273)는 인버터들(279,280)로부터 출력되는 신호들을 입력하여 이들의 신호들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

인버터(281)는 NAND 게이트(273)로부터 출력되는 신호를 입력하여 이를 인버팅하여 인터페이스선택모드신호(ITP)로서 출력한다.

인터페이스선택모드신호발생기(220)는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB), 및 칩선택신호(CSB)가 모두 로우('L') 레벨이고, 어드레스신호(RA7)와 어드레스신호(RA8)의 레벨이 각각 로우('L')와 하이('H') 레벨 일 때에만 하이('H') 레벨로 액티브되는 인터페이스선택모드신호(ITP)를 출력한다.

이 외에도 정상적인 칩 회로의 동작을 방해하지 않는 범위 내에서 인터페이스선택모드 제어 신호 발생기(220)의 여러 가지 구체적인 실시예들이 가능하다.

도 5는 도 3에 있어서, 레지스터회로(230)의 구체적인 일실시예에 따른 회로의 회로도를 나타내고 있다.

도 5를 참조하면, 레지스터회로(230)의 구체적인 일실시예에 따른 회로는 인버터(302), 전송게이트(304), 래치부(306), 프리차지수단(308), 및 구동부(310)를 구비한다.

인버터(302)는 어드레스신호 버퍼 회로(도시되어 있지 않음)로부터 출력되는 어드레스신호(RA)를 입력하여 이를 인버팅하여 출력한다.

전송게이트(304)는 인터페이스선택모드신호(ITP)의 제어 하에 인버터(302)로부터 출력되는 신호를 입력하여 전송한다. 즉 인터페이스선택모드신호(ITP)가 하이('H') 레벨일 때 전송게이트(304)는 인버터(302)로부터 출력되는 신호를 입력하여 전송한다.

프리차지수단(308)은 입력 신호(PVCCH)에 의해서 래치부(306)에 입력되는 신호를 하이('H') 레벨로 미리 프리 차지시킨다. 여기서, 입력 신호(PVCCH)는 인터페이스선택모드신호(ITP)에 의해서 레지스터회로(230)가 인에이블되면, 로우('L') 레벨로부터 하이('H') 레벨로 전환되는 신호이다.

래치부(306)는 전송게이트(304)로부터 전송되어지는 신호를 래치한다.

구동부(310)는 래치부(306)에 래치되어 저장되어 있는 신호를 구동하여 레지스터회로(230)의 출력 데이터인 인터페이스어드레스(IMRA)로서 출력한다.

도 6은 도 3에 있어서, 인터페이스인에이블신호발생기(240)의 구체적인 일실시예에 따른 회로의 회로도이다.

도 6을 참조하면, 인터페이스인에이블신호발생기(240)의 구체적인 일실시예에 따른 회로는 인버터들(322 내지 334), 및 NAND 게이트들(342 내지 348)을 구비한다.

인버터(322)는 레지스터회로(230)로부터의 출력 데이터(IMRA4)를 입력하여 이를 인버팅하여 출력한다.

인버터(324)는 레지스터회로(230)로부터의 출력 데이터(IMRA5)를 입력하고 이를 인버팅하여 출력한다.

인버터(326)는 레지스터회로(230)로부터의 출력 데이터(IMRA6)를 입력하고 이를 인버팅하여 출력한다.

NAND 게이트(342)는 인버터들(322,324,326)로부터 출력되는 신호들을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다. 즉 NAND 게이트(342)는 출력 데이터들(IMRA4,IMRA5,IMRA6)이 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

NAND 게이트(344)는 레지스터회로(230)로부터의 출력 데이터들(IMRA4,IMRA5)과 인버터(326)로부터 출력되는 신호를 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다. 즉 NAND 게이트(344)는 레지스터회로(230)로부터의 출력 데이터(IMRA4)와 출력 데이터(IMRA5)가 모두 하이('H') 레벨이고 출력 데이터(IMRA6)가 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

NAND 게이트(346)는 레지스터회로(230)로부터의 출력 데이터들(IMRA4,IMRA5,IMRA6)이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

인버터들(328,330,332)은 각각 NAND 게이트들(342,344,346)로부터의 출력을 입력하고 이를 인버팅하여 인터페이스인에이블신호들(CI1,CI3,CI4)로서 출력한다.

NAND 게이트(348)는 NAND 게이트들(342,344,346)로부터의 출력들을 입력하여 이들이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다. 즉 NAND 게이트(348)는 출력 데이터들(IMRA4,IMRA5,IMRA6)이 모두 로우('L') 레벨이거나, 출력 데이터들(IMRA4,IMRA5,IMRA6)이 모두 하이('H') 레벨이거나, 또는 출력 데이터들(IMRA4,IMRA5)은 모두 하이('H') 레벨이고 출력 데이터(IMRA6)는 로우('L') 레벨인 경우들을 제외한 모든 경우들에 대해서 로우('L') 레벨이 되는 신호를 출력한다.

인버터(334)는 NAND 게이트(348)로부터의 출력을 입력하여 이를 인버팅하여 인터페이스인에이블신호(CI2)로서 출력한다.

다음의 표는 도 6의 회로에 있어서 입력되는 데이터들(MRA4,MRA5,MRA6)의 조합에 따라 출력되는 인터페이스인에이블신호들(CI1 내지 CI4)에 대한 진리표이다.

MRA4	MRA5	MRA6	CI1 CI2 CI3 CI4
0	0	0	1 0 0 0
0	0	1	0 1 0 0
0	1	0	0 1 0 0
0	1	1	0 1 0 0
1	0	0	0 1 0 0
1	0	1	0 1 0 0
1	1	0	0 0 1 0
1	1	1	0 0 0 1

이와 같이, 여러 개의 인터페이스들에 대하여, 인터페이스제어회로(200) 및 인터페이스종속회로(210)를 구비하여, 시스템 레벨에서 필요에 따라 인터페이스선택모드를 설정하여 적합한 인터페이스와의 호환성을 구성하는 것이 가능하다. 따라서 제품의 조립 단계에서 미리 시장 상황을 예측하여 인터페이스를 선택하여 이에 호환되도록 조립할 필요성이 없으므로 제품의 원가가 절감하게 된다.

도 7은 본 발명의 제 2 실시예에 따른 반도체 장치에 있어서 인터페이스들에 대한 호환성을 구성하는 회로의 블록도이다.

도 7을 참조하면, 본 발명의 제 2 실시예에 따른 반도체 장치에 있어서 인터페이스들에 대한 호환성을 구성하는 회로는 모드레지스터설정(Mode Register Set) 회로(400)와 인터페이스종속회로(450)를 구비한다.

일반적으로 모드레지스터설정회로(400)는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 칩선택신호(CSB), 및 기입인에이블신호(WEB)에 의해서 제어되어 CAS 레이턴시(Latency), 버스트(Burst) 형(Type), 및 버스트 길이(Length) 등을 설정하기 위한 것이다.

모드레지스터설정회로(400)는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 칩선택신호(CSB), 및 기입인에이블신호(WEB)에 의해서 인에이블되고, 입력되는 어드레스신호(RA)의 조합에 따라 CAS 레이턴시, 버스트형, 및 버스트 길이 등을 결정하여, 그에 따라 CAS레이턴시모드신호들(CL1 CL2,CL3), 버스트 형 모드 신호들(도시되어 있지 않음), 및 버스트 길이 모드 신호들(BL1,BL2,BL4,BL8,BLFULL)을 발생시킨다. 여기서 CAS레이턴시모드신호들(CL1 CL2,CL3), 버스트 형 모드 신호들(도시되어 있지 않음), 및 버스트 길이 모드 신호들(BL1,BL2,BL4,BL8,BLFULL)의 상태들은 모드레지스터설정회로(400)가 다시 인에이블되어 모드를 설정할 때까지 변화하지 않는다. 즉 모드레지스터설정회로(400)가 인에이블되면, 입력되는 어드레스신호(RA)의 조합에 따라 CAS 레이턴시 및 버스트 길이가 결정되고, 이에 따라 CAS레이턴시모드신호들(CL1,CL2,CL3) 중의 하나가 인에이블되고, 버스트 길이 모드 신호들(BL1,BL2,BL34,BL8,BLFULL) 중의 하나가 인에이블되며, 이들의 상태는 다시 모드레지스터설정회로(400)가 인에이블되어 모드를 설정할 때까지 변화하지 않는다.

이러한 모드레지스터설정회로(400)에 입력되는 어드레스신호(RA)의 조합 중에서 CAS 레이턴시 및 버스트 길이를 결정하기 위하여 지정되어 있지 않은 부분을 이용하여 인터페이스의 호환성을 구성하는 회로로서 이용한다. 즉 모드레지스터설정회로(400)는 어드레스신호(RA)의 조합 중에서 CAS 레이턴시 및 버스트 길이를 결정하기 위하여 지정되어 있지 않은 부분을 이용하여 인터페이스선택모드를 설정하고 복수의 인터페이스인에이블신호들(CI1 내지 CI4) 중에서 해당되는 인터페이스인에이블신호를 액티브시켜 출력한다.

인터페이스종속회로(450)는 모드레지스터설정회로(400)로부터 출력되는 인터페이스인에이블신호들(CI1 내지 CI4)을 입력하여 선택된 인터페이스에 적합하게 동작한다.

도 8은 도 7에 있어서, 모드레지스터설정회로(400)의 구체적인 일실시예에 따른 회로의 블록도이다.

도 8을 참조하면, 모드레지스터설정회로(400)의 구체적인 일실시예는 모드레지스터(410), 및 인터페이스인에이블신호발생기(420)를 구비한다.

모드레지스터(410)는 제어 신호(PWCBR)의 제어에 의해서 인에이블되어, 어드레스신호 버퍼 회로(도시되어 있지 않음)로부터 출력되는 어드레스신호(RA)를 입력하여 이를 저장하고 이를 모드어드레스신호(MRA)로서 출력한다. 여기서 제어 신호(PWCBR)는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 칩선택신호(CSB), 및 기입인에이블신호(WEB)가 모두 로우('L')일 때에만 액티브되는 신호이다.

도 9는 도 8에 있어서, 모드레지스터(410)의 구체적인 일실시예에 따른 회로의 회로도이다.

도 9를 참조하면, 모드레지스터(410)의 구체적인 일실시예에 따른 회로는 인버터(422), 전송게이트(424), 래치부(426), 프리차지수단(428), 및 구동부(430)를 구비한다.

인버터(422)는 어드레스신호 버퍼 회로(도시되어 있지 않음)로부터 출력되는 어드레스신호(RA)를 입력하여 이를 인버팅하여 출력한다.

전송게이트(424)는 제어 신호(PWCBR)의 제어 하에 인버터(422)로부터 출력되는 신호를 입력하여 전송한다. 즉 제어 신호(PWCBR)가 하이('H')일 때 전송게이트(424)는 인버터(422)로부터 출력되는 신호를 입력하여 전송한다. 여기서 제어 신호(PWCBR)는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 칩선택신호(CSB), 및 기입인에이블신호(WEB)가 모두 로우('L')일 때에만 하이('H')로 액티브되는 신호이다.

프리차지수단(428)은 입력 신호(PVCCH)에 의해서 래치부(426)에 입력되는 신호를 로우('L') 레벨로 미리 프리 차지시킨다. 여기서, 입력 신호(PVCCH)는 제어 신호(PWCBR)에 의해서 모드레지스터(410)가 인에이블되면, 로우('L') 레벨로부터 하이('H') 레벨로 전환되는 신호이다.

래치부(426)는 전송게이트(424)로부터 전송되어지는 신호를 래치하여 저장한다.

구동부(430)는 래치부(426)에 래치되어 저장되어 있는 신호를 구동하여 모드레지스터(410)의 출력 데이터들(MRA)로서 출력한다.

도 10은 도 8에 있어서, 인터페이스인에이블신호발생기(420)의 구체적인 일실시예에 따른 회로의 회로도이다.

도 10을 참조하면, 인터페이스인에이블신호발생기(420)의 구체적인 일실시예에 따른 회로는 NAND 게이트들(502 내지 510), 및 인버터들(512 내지 520)을 구비한다. 여기서 인터페이스인에이블신호발생기(420)는 CAS 레이턴시 모드 신호 발생기(500)와 동일한 입력 신호, 즉 모드레지스터(410)의 출력 데이터의 비트들(MRA4,MRA5,MRA6)을 입력한다. CAS 레이턴시 모드 신호 발생기(500)는 모드레지스터설정회로(400)에 입력되는 신호들, 즉 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 칩선택신호(CSB), 기입인에이블신호(WEB), 및 어드레스신호(RA)에 따라 CAS 레이턴시를 설정하여 CAS 레이턴시 모드 신호들(CASL1,CASL2,CASL3) 중에서 해당되는 CAS 레이턴시 모드 신호를 액티브시켜 출력한다.

NAND 게이트(502)는 모드레지스터(410)의 출력 데이터의 비트들(MRA4,MRA5,MRA6)을 입력하여 이들이 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

NAND 게이트(504)는 모드레지스터(410)의 출력 데이터의 비트(MRA4)가 하이('H') 레벨이고 출력 데이터의 비트들(MRA5,MRA6)이 모두 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

NAND 게이트(506)는 모드레지스터(410)의 출력 데이터의 비트들(MRA4,MRA6)이 모두 하이('H') 레벨이고 출력 데이터의 비트(MRA5)가 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

NAND 게이트(508)는 모드레지스터(410)의 출력 데이터의 비트들(MRA4,MRA5)이 모두 하이('H') 레벨이고 출력 데이터의 비트(MRA6)가 로우('L') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

NAND 게이트(510)는 모드레지스터(410)의 출력 데이터의 비트들(MRA4,MRA5,MRA6)이 모두 하이('H') 레벨일 경우에만 로우('L') 레벨이 되는 신호를 출력한다.

인버터들(512 내지 520)은 각각 NAND 게이트들(502 내지 510) 중에서 해당되는 NAND 게이트로부터 출력되는 신호를 입력하여 이를 인버팅하여 인터페이스인에이블신호들(CI1 내지 CI5) 중에서 해당되는 인터페이스인에이블신호로서 출력한다.

다음의 표는 도 10의 회로에 있어서 모드레지스터(410)의 출력 데이터의 비트들(MRA4,MRA5,MRA6)의 조합에 따라 출력되는 CAS 레이턴시 모드 신호들(CASL1,CASL2,CASL3), 및 인터페이스인에이블신호들(CI1 내지 CI5)에 대한 진리표이다.

MRA4	MRA5	MRA6	CASL1 CASL2 CASL3 CI1 CI2 CI3 CI4 CI5
0	0	0	0 0 0 1 0 0 0 0
0	0	1	1 0 0 0 0 0 0 0
0	1	0	0 1 0 0 0 0 0 0
0	1	1	0 0 1 0 0 0 0 0
1	0	0	0 0 0 0 1 0 0 0
1	0	1	0 0 0 0 0 1 0 0
1	1	0	0 0 0 0 0 0 1 0
1	1	1	0 0 0 0 0 0 0 1

이와 같이, 모드레지스터설정회로를 구비하는 반도체 장치에 있어서 모드레지스터설정회로를 이용하여, 여러 개의 인터페이스들에 대하여 시스템 레벨에서 필요에 따라 인터페이스선택모드를 설정하여 적합한 인터페이스와의 호환성을 구성하는 것이 가능하다. 따라서 제품의 조립 단계에서 미리 시장 상황을 예측하여 인터페이스를 선택하여 이에 호환되도록 조립할 필요성이 없으므로 제품의 원가가 절감하게 된다.

도 11은 본 발명의 제 3 실시예에 따른, 인터페이스 LVTTL에 호환성을 가지도록 구성되어 있는 반도체 장치에 있어서, 인터페이스 호환성을 구성하는 회로의 블록도를 나타내고 있다.

도 11을 참조하면, 본 발명의 제 3 실시예에 따른 반도체 장치에 있어서 인터페이스 호환성을 구성하는 회로는 인터페이스제어회로(610), SSTL인에이블회로(620), SSTL 종속 회로(630), 기준전압 패드(640), 스위칭수단들(650,670), 입력버퍼(660) 및 기준전압(VREF) 발생기(680)를 구비한다.

인터페이스제어회로(610)는 사용자의 필요에 따라 인터페이스선택모드가 설정되면, 인터페이스제어신호(PIC)를 액티브시켜 출력한다.

SSTL 인에이블 회로(620)는 인터페이스제어신호(PIC)를 입력하여 이에 따라 인터페이스 SSTL인에이블신호(PSSTL)를 출력한다.

SSTL 종속 회로(630)는 인터페이스 SSTL인에이블신호(PSSTL)를 입력하여, 인터페이스 SSTL에 호환성을 구성하는 경우에 인터페이스 SSTL에 적합한 동작을 수행한다.

기준전압 패드(640)는 외부로부터 기준전압(VREF)을 입력하기 위한 패드이다.

입력버퍼(660)는 외부로부터의 데이터를 입력하기 위한 것이다.

기준전압발생기(680)는 입력버퍼(660)에 인가되는 기준전압(VREF)을 발생시킨다.

스위칭수단(650)은 인터페이스 SSTL인에이블신호(PSSTL)에 의해서 제어되어, 인터페이스 LVTTL에 대한 호환성을 구성하는 경우에는 턴 오프 되어 기준전압 패드(640)에 외부로부터 인가되는 기준전압(VREF)이 입력버퍼(660)에 전송되지 않도록 하고, 인터페이스 SSTL에 대한 호환성을 구성하는 경우에는 턴 온 되어 기준전압 패드(640)에 외부로부터 인가되는 기준전압(VREF)을 입력버퍼(660)에 전송한다.

스위칭수단(670)은 인터페이스 SSTL인에이블신호(PSSTL)에 의해서 제어되어, 인터페이스 LVTTL에 대한 호환성을 구성하는 경우에는 턴 온 되어 기준전압발생기(680)로부터 발생되는 기준전압(VREF)을 입력버퍼(660)로 전송하고, 인터페이스 SSTL에 대한 호환성을 구성하는 경우에는 턴 오프 되어 기준전압발생기(680)로부터 발생되는 기준전압(VREF)이 입력버퍼(660)로 전송되지 않도록 한다.

도 12는 도 11에 있어서 인터페이스제어회로(610)의 구체적인 일실시예에 따른 회로의 블록도를 나타내고 있다.

도 12를 참조하면, 인터페이스제어회로(610)의 구체적인 일실시예에 따른 회로는 인터페이스 선택 신호 발생기(602), 인터페이스 모드 신호 발생기(604), 및 인터페이스제어신호 발생기(606)를 구비한다.

인터페이스 선택 신호 발생기(602)는 칩 회로의 동작을 제어하는 모든 제어 신호들이 액티브되어 있지 않는 경우에만 액티브되는 인터페이스 선택 신호를 출력한다. 인터페이스 선택 신호 발생기(602)는 외부로부터 입력되는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB), 및 칩선택신호(CSB)가 모두 로우('L') 레벨인 경우에만 액티브되는 인터페이스 선택 신호를 출력한다.

인터페이스모드신호발생기(604)는 어드레스신호(RA)를 입력하여 해당되는 어드레스신호의 조합에 대해서만 액티브되는 인터페이스 모드 신호를 출력한다.

인터페이스제어신호발생기(606)는 인터페이스 선택 신호와 인터페이스 모드 신호를 입력하여 이들이 모두 액티브되어 있는 경우에만 액티브되는 인터페이스제어신호(PIC)를 출력한다.

도 13은 도 11에 있어서, SSTL 인에이블 회로(620)의 구체적인 일실시예에 따른 회로의 회로도이다.

도 13을 참조하면, SSTL 인에이블 회로(620)의 구체적인 일실시예에 따른 회로는 인버터(621), 전송게이트(622), 래치부(623), 프리차지수단(624), 및 구동부(625)를 구비한다.

인버터(621)는 어드레스신호(RA)를 입력하고 이를 인버팅하여 출력한다.

전송게이트(622)는 인터페이스제어신호(PIC)에 의해서 제어되어, 인버터(621)로부터의 출력을 전송한다.

래치부(623)는 전송게이트(622)로부터 출력되는 신호를 입력하고 래치하여 출력한다.

프리차지수단(624)은 래치부(623)의 입력단자를 하이('H') 레벨로 프리 차지시킨다. 프리차지수단(624)은 전원 단자(VDD)와 래치부(623)의 입력 단자 사이에 연결되어 있고, 인터페이스제어신호(PIC)가 액티브되기 전에 로우('L') 레벨로 액티브되어 있다가 인터페이스제어신호(PIC)가 액티브되면 하이('H') 레벨이 되는 신호(PVCCH)에 의해 게이팅 되는 PMOS 트랜지스터로써 구성되어 있다.

구동부(625)는 래치부(623)로부터의 출력을 구동하여 이를 SSTL인에이블신호(PSSTL)로서 출력한다.

이와 같이, 인터페이스 LVTTL에 호환되도록 구성되어 있는 반도체 장치에 있어서, 필요에 따라 인터페이스선택모드를 설정하여 인터페이스 SSTL인에이블신호(PSSTL)를 발생시키고, 이에 따라 SSTL 종속 회로(630) 및 기준전압발생기(680)를 제어하므로써 인터페이스 SSTL에 대한 호환성을 시스템 레벨에서 구성할 수 있다. 따라서, 제품의 조립 단계에서 미리 시장 상황을 예측하여 인터페이스를 선택하여 이에 호환되도록 조립할 필요성이 없으므로 제품의 원가가 절감하게 된다.

도 14는 본 발명의 제 4 실시예에 따른 인터페이스 LVTTL에 대한 호환성을 가지도록 구성되어 있는 반도체 장치에 있어서, 인터페이스 호환성을 구성하는 회로의 블록도를 나타내고 있다.

도 14를 참조하면, 본 발명의 제 4 실시예에 따른 반도체 장치에 있어서, 인터페이스 호환성을 구성하는 회로는 모드레지스터설정회로(710), SSTL 종속 회로(720), 기준전압 패드(730), 스위칭수단들(740), 입력버퍼(750), 및 기준전압발생기(770)를 구비한다.

모드레지스터설정회로(710)는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB) 및 칩선택신호(CSB)에 따라 인터페이스선택모드신호가 액티브되면, 입력되는 어드레스신호(RA) 정보에 따라 인터페이스 SSTL인에이블신호(PSSTL)를 출력한다. 인터페이스선택모드신호는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB) 및 칩선택신호(CSB)가 모두 로우('L') 레벨일 경우에 액티브된다.

SSTL종속회로(720)는 인터페이스 SSTL인에이블신호(PSSTL)를 입력하여, 인터페이스 SSTL에 호환성을 구성하는 경우에 그에 적합한 동작을 수행한다.

기준전압 패드(730)는 외부로부터 기준전압(VREF)을 입력하기 위한 패드이다.

입력버퍼(750)는 외부로부터의 데이터를 입력하기 위한 것이다.

기준전압발생기(770)는 입력버퍼(750)에 인가되는 기준전압(VREF)을 발생시킨다.

스위칭수단(740)은 인터페이스 SSTL인에이블신호(PSSTL)에 의해서 제어되어, 인터페이스 LVTTL에 대한 호환성을 구성하는 경우에는 턴 오프 되어 기준전압 패드(730)에 외부로부터 인가되는 기준전압(VREF)이 입력버퍼(750)에 전송되지 않도록 하고, 인터페이스 SSTL에 대한 호환성을 구성하는 경우에는 턴 온 되어 기준전압 패드(730)에 외부로부터 인가되는 기준전압(VREF)을 입력버퍼(750)에 전송한다.

스위칭수단(760)은 인터페이스 SSTL인에이블신호(PSSTL)에 의해서 제어되어, 인터페이스 LVTTL에 대한 호환성을 구성하는 경우에는 턴 온 되어 기준전압발생기(770)로부터 발생되는 기준전압(VREF)을 입력버퍼(750)로 전송하고, 인터페이스 SSTL에 대한 호환성을 구성하는 경우에는 턴 오프 되어 기준전압발생기(770)로부터 발생되는 기준전압(VREF)이 입력버퍼(750)로 전송되지 않도록 한다.

도 15는 도 14에 있어서 모드레지스터설정회로(710)의 구체적인 일실시예에 따른 회로의 블록도를 나타내고 있다.

도 15를 참조하면, 모드레지스터설정회로(710)의 구체적인 일실시예에 따른 회로는 모드레지스터(712), 및 SSTL인에이블신호 발생기(714)를 구비한다.

모드레지스터(712)는 인터페이스선택모드신호(PSSTL)에 의해서 제어되어, 어드레스신호(RA)를 입력하여 그 상태를 저장하고 이를 모드어드레스신호(MRA)로서 출력한다.

SSTL인에이블신호 발생기(714)는 모드레지스터(712)로부터 출력되는 모드 어드레스신호 신호(MRA)를 입력하고 이를 디코딩하여 해당되는 경우에 SSTL인에이블신호(PSSTL)를 액티브시켜 출력한다.

이와 같이, 모드레지스터설정회로를 구비하는 반도체 장치에 있어서, 모드레지스터설정회로를 이용하여 인터페이스선택모드를 설정하고 외부로부터 입력되는 신호들에 따라 인터페이스 호환성을 시스템 레벨에서 구성할 수 있다. 따라서, 제품의 조립 단계에서 미리 시장 상황을 예측하여 인터페이스를 선택하여 이에 호환되도록 조립할 필요성이 없으므로 제품의 원가가 절감하게 된다.

도 16은 본 발명의 제 5 실시예에 따른 반도체 장치 구동 방법에 있어서, 인터페이스 호환성을 구성하는 방법을 나타내는 흐름도이다,

도 16을 참조하면, 본 발명의 제 5 실시예에 따른 반도체 장치 구동 방법은 인터페이스선택모드 설정 단계(810), 인터페이스인에이블신호 발생 단계(812), 및 인터페이스종속회로 동작 설정 단계(814)를 구비한다.

인터페이스선택모드 설정 단계(810)는 사용자의 필요에 따라 인터페이스선택모드를 선택한다.

인터페이스인에이블신호 발생 단계(812)는 인터페이스선택모드 설정 단계(810) 후에 복수의 인터페이스인에이블신호들 중에서 해당되는 인터페이스인에이블신호를 액티브시킨다.

인터페이스종속회로 동작 설정 단계(814)는 인터페이스인에이블신호 발생 단계(812)에서 액티브되는 인터페이스인에이블신호에 따라, 인터페이스종속회로가 적합한 동작을 하도록 한다.

이와 같이, 외부에서 인가되는 신호들에 따라 인터페이스선택모드를 설정하고 인터페이스인에이블신호를 발생시키고, 이에 따라 칩내부 회로들 중에서 해당되는 인터페이스에 대하여 동작이 달라지는 인터페이스종속회로의 동작을 설정하는 단계들을 구비하므로써 시스템 레벨에서 인터페이스 호환성을 구성할 수 있다. 따라서, 제품의 조립 단계에서 미리 시장 상황을 예측하여 인터페이스를 선택하여 이에 호환되도록 조립할 필요성이 없으므로 제품의 원가가 절감하게 된다.

도 17은 본 발명의 제 6 실시예에 따른 반도체 장치의 구동 방법에 있어서 인터페이스 호환성을 구성하는 방법은 나타내는 흐름도이다.

도 17을 참조하면, 본 발명의 제 6 실시예에 따른 반도체 장치의 구동 방법은 모드레지스터설정회로 인에이블 단계(820), 어드레스신호 입력 단계(822), 인터페이스선택모드 설정 단계(824), 인터페이스인에이블신호 발생 단계(826), 및 인터페이스종속회로 동작 설정 단계(828)를 구비한다.

모드레지스터설정회로 인에이블 단계(820)는 외부로부터 입력되는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB), 및 칩선택신호(CSB)에 의해서 모드레지스터설정회로를 인이에블시킨다.

어드레스신호 입력단계(822)는 모드레지스터설정회로가 인에이블되면 어드레스신호(RA)를 입력한다.

인터페이스선택모드 설정 단계(824)는 어드레스신호 입력 단계(822)에서 입력되는 어드레스신호(RA)의 조합에 따라 인터페이스선택모드를 설정한다.

인터페이스인에이블신호 발생 단계(826)는 인터페이스선택모드 설정 단계(824) 후에 복수의 인터페이스인에이블신호들 중에서 해당되는 인터페이스인에이블신호를 액티브시킨다.

인터페이스종속회로 동작 설정 단계(828)는 인터페이스인에이블신호 발생 단계(826)에서 액티브되는 인터페이스인에이블신호에 따라, 인터페이스종속회로가 적합한 동작을 하도록 한다.

이와 같이, 모드레지스터설정회로를 구비하는 반도체 장치에 있어서 모드레지스터설정회로를 이용하여 외부에서 인가되는 신호들에 따라 인터페이스선택모드를 설정하고 인터페이스인에이블신호를 발생시키고, 이에 따라 칩내부 회로들 중에서 해당되는 인터페이스에 대하여 동작이 달라지는 인터페이스종속회로의 동작을 설정하는 단계들을 구비하므로써 시스템 레벨에서 인터페이스 호환성을 구성할 수 있다. 따라서, 제품의 조립 단계에서 미리 시장 상황을 예측하여 인터페이스를 선택하여 이에 호환되도록 조립할 필요성이 없으므로 제품의 원가가 절감하게 된다.

도 18은 본 발명의 제 7 실시예에 따른, 입력버퍼, 기준전압발생기를 구비하고 인터페이스 LVTTL에 호환되도록 구성되어 있는 반도체 장치의 구동 방법에 있어서, 인터페이스 호환성을 구성하는 방법을 나타내는 흐름도이다.

도 18을 참조하면, 본 발명의 제 7 실시예에 따른 반도체 장치의 구동 방법은 인터페이스선택모드 설정 단계(830), 인터페이스 SSTL인에이블신호 발생 단계(832), SSTL 종속 회로 동작 설정 단계(834), 기준전압 제어 단계(836), 및 기준전압 입력 단계(838)를 구비한다.

인터페이스선택모드 설정 단계(830)는 사용자의 필요에 따라 인터페이스선택모드를 설정한다.

인터페이스 SSTL인에이블신호 발생 단계(832)는 인터페이스선택모드 설정 단계(830) 후에 인터페이스 SSTL인에이블신호를 발생시킨다.

SSTL 종속 회로 동작 설정 단계(834)는 인터페이스 SSTL인에이블신호에 의해서 제어되어 인터페이스 SSTL에 대해서 동작이 달라지는 SSTL 종속회로의 동작을 설정한다.

기준전압 제어 단계(836)는 기준전압발생기로부터의 출력이 입력버퍼로 전달되지 않도록 제어한다.

기준전압 입력 단계(838)는 기준전압을 외부로부터 입력버퍼로 인가한다.

이와 같이, 인터페이스 LVTTL에 대한 호환성을 가지도록 구성되어 있는 반도체 장치에 있어서, 외부에서 인가되는 신호들에 따라 인터페이스선택모드를 설정하고 인터페이스 SSTL인에이블신호를 발생시키고, 이에 따라 칩내부 회로들 중에서 인터페이스 SSTL에 대하여 동작이 달라지는 SSTL 종속 회로의 동작을 설정하는 단계들을 구비하므로써 시스템 레벨에서 인터페이스 LVTTL과 인터페이스 SSTL과의 호환성을 구성할 수 있다. 따라서, 제품의 조립 단계에서 미리 시장 상황을 예측하여 인터페이스를 선택하여 이에 호환되도록 조립할 필요성이 없으므로 제품의 원가가 절감하게 된다.

도 19는 본 발명의 제 8 실시예에 따른, 입력버퍼, 기준전압발생기를 구비하고 인터페이스 LVTTL에 호환되도록 구성되어 있는 반도체 장치의 구동 방법에 있어서, 인터페이스 호환성을 구성하는 방법을 나타내는 흐름도이다.

도 19를 참조하면, 본 발명의 제 8 실시예에 따른 반도체 장치의 구동 방법은 모드레지스터설정회로 인에이블 단계(840), 어드레스신호 입력 단계(842), 인터페이스선택모드 설정 단계(844), 인터페이스 SSTL인에이블신호 발생 단계(846), SSTL 종속 회로 동작 설정 단계(848), 기준전압 제어 단계(850), 및 기준전압 입력 단계(852)를 구비한다.

모드레지스터설정회로 인에이블 단계(840)는 외부로부터 입력되는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB), 및 칩선택신호(CSB)에 의해서 모드레지스터설정회로를 인이에블시킨다.

어드레스신호 입력단계(842)는 모드레지스터설정회로가 인에이블되면 어드레스신호(RA)를 입력한다.

인터페이스선택모드 설정 단계(844)는 어드레스신호 입력 단계(842)에서 입력되는 어드레스신호(RA)의 조합에 따라 인터페이스선택모드를 설정한다.

인터페이스 SSTL인에이블신호 발생 단계(846)는 인터페이스선택모드 설정 단계(842) 후에 인터페이스 SSTL인에이블신호를 발생시킨다.

SSTL 종속 회로 동작 설정 단계(848)는 인터페이스 SSTL인에이블신호에 의해서 제어되어 인터페이스 SSTL에 대해서 동작이 달라지는 SSTL 종속회로의 동작을 설정한다.

기준전압 제어 단계(850)는 기준전압발생기로부터의 출력이 입력버퍼로 전달되지 않도록 제어한다.

기준전압 입력 단계(852)는 기준전압을 외부로부터 입력버퍼로 인가한다.

이와 같이, 모드레지스터설정회로를 구비하고 인터페이스 LVTTL에 호환성을 가지도록 구성되어 있는 반도체 장치에 있어서, 모드레지스터설정회로를 이용하여 외부에서 인가되는 신호들에 따라 인터페이스선택모드를 설정하고 인터페이스 SSTL인에이블신호를 발생시키고, 이에 따라 칩내부 회로들 중에서 인터페이스 SSTL에 대하여 동작이 달라지는 SSTL인터페이스종속회로의 동작을 설정하는 단계들을 구비하므로써 시스템 레벨에서 인터페이스 호환성을 구성할 수 있다. 따라서, 제품의 조립 단계에서 미리 시장 상황을 예측하여 인터페이스를 선택하여 이에 호환되도록 조립할 필요성이 없으므로 제품의 원가가 절감하게 된다.

본 발명에 따르면 다수의 인터페이스들에 대한 호환성을 구성하는 것이 시스템 레벨에서 가능하다. 따라서, 제품의 조립 단계에서 미리 시장 상황을 예측하여 인터페이스를 선택하여 이에 호환되도록 조립할 필요성이 없으므로 제품의 원가가 절감하게 된다.

Claims

반도체 장치에 있어서,

사용자의 필요에 따라, 적어도 하나의 입력 신호에 응답하여 상기 반도체 장치와 연결되는 다수개의 인터페이스 장치들 중 어느 하나를 선택하는 인터페이스선택모드를 결정하고, 복수개의 인터페이스인에이블신호들 중에서 하나를 활성화시키는 인터페이스제어회로; 및

상기 인터페이스제어회로와 연결되고, 상기 복수개의 인터페이스인에이블신호들을 입력하고 상기 활성화된 인터페이스인에이블신호에 응답하여 상기 선택된 상기 인터페이스 장치와 동작을 수행하는 인터페이스종속회로를 구비하고,

상기 반도체 장치와 상기 다수개의 인터페이스 장치들과의 선별적인 호환성을 상기 반도체 장치 내부적으로 시스템 레벨에서 구성하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 인터페이스제어회로는

상기 적어도 하나의 입력 신호에 응답하여 상기 인터페이스선택모드임을 나타내는 인터페이스선택모드신호를 출력하는 인터페이스선택모드신호발생기;

상기 인터페이스선택모드신호에 의해 제어되고, 소정의 어드레스 신호들을 입력하여 그 상태를 저장하고 이를 인터페이스어드레스신호들로서 각각 출력하는 레지스터회로; 및

상기 레지스터회로로부터의 출력을 입력하고, 이를 디코딩하여 상기 복수의 인터페이스인에이블신호들 중에서 해당되는 어느 하나의 인터페이스인에이블신호를 액티브시켜 출력하는 인터페이스인에이블신호발생기를 구비하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 인터페이스선택모드신호발생기는

외부로부터 입력되는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB), 및 칩선택신호(CSB)가 모두 로우 레벨인 경우에 상기 인터페이스선택모드신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 레지스터회로는

상기 소정의 어드레스 신호를 입력하고, 이를 인버팅하여 출력하는 제 1 인버터;

상기 인터페이스선택모드신호에 의해 제어되어 상기 제 1 인버터로부터의 출력을 전송하는 전송게이트;

상기 전송게이트로부터 출력되는 신호를 입력하고, 이를 래치하여 출력하는 래치부;

파워업신호에 응답하여 상기 래치부의 입력단자를 하이 레벨로 초기화시키는 프리차지수단; 및

상기 래치부의 출력을 구동하여 이를 인터페이스어드레스신호로서 출력하는 구동부를 구비하는 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 프리차지수단은

전원 단자와 상기 래치부의 입력 단자 사이에 연결되어 있고, 상기 인터페이스선택모드신호가 액티브되기 전에 상기 파워업신호의 로우레벨에 응답하여 상기 래치부의 입력단자를 하이레벨로 초기화한 후, 상기 파워업신호의 하이레벨에 응답하여 상기 래치부 입력단자의 초기화를 해제하는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 인터페이스인에이블신호발생기는

상기 레지스터회로로부터 출력되는 상기 인터페이스어드레스신호들 중에서 해당되는 3 비트들을 입력하여 이들이 모두 로우레벨일 경우에만 로우레벨이 되는 제 1 NAND 게이트;

상기 레지스터회로로부터 출력되는 상기 3 비트들의 인터페이스어드레스신호들 중에서 해당되는 2 비트들이 모드 하이레벨이고 나머지 비트가 로우레벨일 경우에만 로우레벨이 되는 신호를 출력하는 제 2 NAND 게이트;

상기 레지스터회로로부터 출력되는 상기 3 비트들의 인터페이스어드레스신호들을 입력하여 상기 3 비트들이 모두 하이 레벨일 경우에만 로우레벨이 되는 신호를 출력하는 제 3 NAND 게이트;

상기 레지스터회로로부터 출력되는 상기 3 비트들의 인터페이스어드레스신호들을 입력하여 이들이 모두 로우레벨이거나, 모두 하이레벨이거나, 상기 3 비트들 중 해당되는 2 비트들이 모두 하이레벨이고 나머지 비트가 로우레벨인 경우를 제외한 모든 경우에 로우레벨이 되는 신호를 출력하는 제 4 NAND 게이트;

상기 제 1 NAND 게이트로부터의 출력을 입력하고, 이를 인버팅하여 제 1 인터페이스인에이블신호로서 출력하는 제 1 인버터;

상기 제 2 NAND 게이트로부터의 출력을 입력하고, 이를 인버팅하여 제 3 인터페이스인에이블신호로서 출력하는 제 2 인버터;

상기 제 3 NAND 게이트로부터의 출력을 입력하고, 이를 인버팅하여 제 4 인터페이스인에이블신호로서 출력하는 제 3 인버터; 및

상기 제 4 NAND 게이트로부터의 출력을 입력하고, 이를 인버팅하여 제 2 인터페이스인에이블신호로서 출력하는 제 4 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
다수개의 인터페이스 장치들 중 적어도 어느 하나를 선택하는 반도체 메모리 장치에 있어서,

로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB) 및 칩선택신호(CSB)에 응답하여 인터페이스선택모드가 설정되고, 입력되는 소정의 어드레스 신호들에 따라 상기 인터페이스 장치들을 선택하는 인터페이스인에이블신호들 중 해당되는 어느 하나의 인터페이스인에이블신호를 활성화시키는 모드레지스터설정회로; 및

상기 인터페이스인에이블신호들을 입력하고, 상기 활성화된 인터페이스인에이블신호에 응답하여 상기 선택된 상기 인터페이스선택모드에 해당되는 동작을 수행하는 인터페이스종속회로를 구비하고,

상기 반도체 장치와 상기 다수개의 인터페이스 장치들과의 선별적인 호환성을 상기 반도체 장치 내부적으로 시스템 레벨에서 구성하는 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 상기 인터페이스선택모드는

상기 로어드레스스트로우브신호(RASB), 상기 칼럼어드레스스트로우브신호(CASB), 상기 기입인에이블신호(WEB) 및 상기 칩선택신호(CSB)가 모두 로우레벨일 경우에 결정되는 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 상기 모드레지스터설정회로는

상기 인터페이스선택모드에서 상기 소정의 어드레스신호들을 입력하고, 이를 저장하여 모드어드레스신호들로 출력하는 모드레지스터; 및

상기 모드레지스터로부터 출력되는 상기 모드어드레스신호들를 입력하고, 상기 모드어드레스신호들의 비트들 중 해당되는 비트들을 디코딩하여 상기 활성화되는 인터페이스인에이블신호로 출력하는 인터페이스인에이블신호발생기를 구비하는 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 모드레지스터는

상기 소정의 어드레스신호들을 입력하고, 이를 인버팅하여 출력하는 제 1 인버터;

상기 인터페이스선택모드신호에 의해 제어되어 상기 제 1 인버터로부터의 출력을 전송하는 전송게이트;

상기 전송게이트로부터 출력되는 신호를 입력하고, 래치하여 출력하는 래치부;

파워업신호에 응답하여 상기 래치부의 입력단자를 하이 레벨로 초기화시키는 프리차지수단; 및

상기 래치부의 출력을 구동하여 이를 상기 모드어드레스신호로서 출력하는 구동부를 구비하는 것을 특징으로 하는 반도체 장치.
제10항에 있어서, 상기 프리차지수단은

전원 단자와 상기 래치부의 입력 단자 사이에 연결되어 있고, 상기 인터페이스선택모드신호가 액티브되기 전에 상기 파워업신호의 로우레벨에 응답하여 상기 래치부의 입력단자를 하이레벨로 초기화한 후, 상기 파워업신호의 하이레벨에 응답하여 상기 래치부 입력단자의 초기화를 해제하는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 인터페이스인에이블신호발생기는,

상기 모드레지스터로부터 출력되는 상기 모드어드레스신호들 중에서 해당되는 3 비트들을 입력하고, 이들을 디코딩하여 해당되는 칼럼어드레스스트로우브레이턴시모드신호를 액티브시켜 출력하는 칼럼어드레스스트로우브모드신호발생기;

상기 모드레지스터로부터 출력되는 상기 3 비트들의 모드어드레스신호들을 입력하고, 이들을 디코딩하여 해당되는 인터페이스인에이블신호를 액티브시켜 출력하는 인터페이스인에이블신호발생기를 구비하는 것을 특징으로 하는 반도체 장치.
SSTL(Stub Series terminated Transceiver Logic)로 인터페이스를 설정할 건지 LVTTL(Low Voltage Transistor Transistor Logic)로 인터페이스를 설정할 건지를 택일하는 인터페이스선택모드를 갖는 반도체 메모리 장치에 있어서,

입력버퍼;

기준전압을 입력하는 패드;

사용자의 필요에 따라, 적어도 하나의 입력 신호에 응답하여 설정되는 인터페이스제어신호를 발생하는 인터페이스제어회로;

상기 인터페이스제어신호를 입력하고, 이에 따라 SSTL인터페이스인에이블신호를 출력하는 SSTL인에이블회로;

상기 SSTL인터페이스인에이블신호를 입력하고, 이에 응답하여 상기 SSTL 인터페이스에 따른 동작을 수행하는 SSTL종속회로;

상기 기준전압을 내부적으로 발생하는 기준전압발생기;

상기 SSTL인터페이스인에이블신호의 비활성화에 응답하여 상기 기준전압발생기의 출력을 상기 입력버퍼로 전송하는 제 1 스위칭수단; 및

상기 SSTL인터페이스인에이블신호의 활성화에 응답하여 상기 패드로 입력되는 상기 기준전압을 상기 입력버퍼로 전송하는 제 2 스위칭수단을 구비하는 것을 특징으로 하는 반도체 장치.
제13항에 있어서, 상기 인터페이스제어회로는,

상기 적어도 하나의 입력 신호에 응답하여 상기 인터페이스선택모드임을 나타내는 인터페이스선택신호를 출력하는 인터페이스선택신호발생기;

상기 소정의 어드레스신호들을 입력하고, 상기 어드레스신호들의 조합에 의해 인터페이스모드신호를 출력하는 인터페이스모드신호발생기; 및

상기 인터페이스선택신호 및 상기 인터페이스모드신호에 응답하여 상기 인터페이스제어신호를 출력하는 인터페이스제어신호발생기를 구비하는 것을 특징으로 하는 반도체 장치.
제14항에 있어서, 상기 인터페이스선택신호발생기는

외부로부터 입력되는 로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB), 및 칩선택신호(CSB)가 모두 로우 레벨인 경우에만 상기 인터페이스선택신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
제13항에 있어서, 상기 SSTL인에이블회로는

상기 소정의 어드레스신호를 입력하고, 이를 인버팅하여 출력하는 인버터;

상기 인터페이스제어신호에 의해서 제어되어 상기 인버터로부터의 출력을 전송하는 전송게이트;

상기 전송게이트로부터 출력되는 신호를 입력하고, 이를 래치하여 출력하는 래치부;

파워업신호에 응답하여 상기 래치부의 입력단자를 하이 레벨로 초기화시키는 프리차지수단; 및

상기 래치부의 출력을 구동하여 이를 상기 모드어드레스신호로서 출력하는 구동부를 구비하는 것을 특징으로 하는 반도체 장치.
제16항에 있어서, 상기 프리차지수단은

전원 단자와 상기 래치부의 입력 단자 사이에 연결되어 있고, 상기 인터페이스선택모드신호가 액티브되기 전에 상기 파워업신호의 로우레벨에 응답하여 상기 래치부의 입력단자를 하이레벨로 초기화한 후, 상기 파워업신호의 하이레벨에 응답하여 상기 래치부 입력단자의 초기화를 해제하는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
제13항에 있어서, 상기 제 1 스위칭수단은

상기 STTL인에이블신호의 활성화에 응답하여 상기 기준전압발생기로부터의 출력을 상기 입력버퍼로 전송하지 않는 전송 게이트로 구성되어 있는 것을 특징으로 하는 반도체 장치.
제13항에 있어서, 상기 제 2 스위칭수단은

상기 SSTL인에이블신호의 활성화에 응답하여 상기 패드를 통하여 외부로부터 인가되는 상기 기준전압을 상기 입력버퍼로 전송하는 전송 게이트인 것을 특징으로 하는 반도체 장치.
SSTL(Stub Series terminated Transceiver Logic)로 인터페이스를 설정할 건지 LVTTL(Low Voltage Transistor Transistor Logic)로 인터페이스를 설정할 건지를 택일하는 인터페이스선택모드를 갖는 반도체 메모리 장치에 있어서,

기준전압을 입력하기 위한 패드;

다수개의 제어신호들에 응답하여 상기 인터페이스선택모드가 결정되고, 입력되는 소정의 어드레스 신호들에 따라 SSTL인터페이스인에이블신호를 출력하는 모드레지스터설정회로;

상기 SSTL인터페이스인에이블신호를 입력하고, 이에 응답하여 상기 SSTL 인터페이스에 따른 동작을 수행하는 SSTL종속회로;

상기 기준전압을 내부적으로 발생하는 기준전압발생기;

상기 SSTL인터페이스인에이블신호의 비활성화에 응답하여 상기 기준전압발생기의 출력을 상기 입력버퍼로 전송하는 제 1 스위칭수단; 및

상기 SSTL인터페이스인에이블신호의 활성화에 응답하여 상기 패드로 입력되는 상기 기준전압을 상기 입력버퍼로 전송하는 제 2 스위칭수단을 구비하는 것을 특징으로 하는 반도체 장치.
제20항에 있어서, 상기 인터페이스선택모드는

로어드레스스트로우브신호(RASB), 칼럼어드레스스트로우브신호(CASB), 기입인에이블신호(WEB) 및 칩선택신호(CSB)가 모두 로우 레벨일 경우에 결정되는 것을 특징으로 하는 반도체 장치.
제20항에 있어서, 상기 모드레지스터설정회로는

상기 인터페이스선택모드신호에서 소정의 어드레스신호들을 입력하고, 이를 저장하여 모드어드레스신호들로 출력하는 모드레지스터; 및

상기 모드레지스터로부터 출력되는 상기 모드어드레스신호들을 입력하고, 이를 디코딩하여 상기 SSTL인터페이스인에이블신호로 출력하는 SSTL인에이블신호발생기를 구비하는 것을 특징으로 하는 반도체 장치.
제22항에 있어서, 모드레지스터는,

상기 소정의 어드레스신호를 입력하고, 이를 인버팅하여 출력하는 제 1 인버터;

상기 인터페이스선택모드신호에 의해서 제어되어, 상기 제 1 인버터로부터의 출력을 전송하는 전송게이트;

상기 전송게이트로부터 출력되는 신호를 입력하고, 이를 래치하여 출력하는 래치부;

파워업신호에 응답하여 상기 래치부의 입력단자를 하이 레벨로 초기화시키는 프리차지수단; 및

상기 래치부의 출력을 구동하여 이를 상기 모드어드레스신호로서 출력하는 구동부를 구비하는 것을 특징으로 하는 반도체 장치.
제23항에 있어서, 상기 프리차지수단은

전원 단자와 상기 래치부의 입력 단자 사이에 연결되어 있고, 상기 인터페이스선택모드신호가 액티브되기 전에 상기 파워업신호의 로우레벨에 응답하여 상기 래치부의 입력단자를 하이레벨로 초기화한 후, 상기 파워업신호의 하이레벨에 응답하여 상기 래치부 입력단자의 초기화를 해제하는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
제20항에 있어서, 상기 제 1 스위칭수단은

상기 STTL인에이블신호의 활성화에 응답하여 상기 기준전압발생기로부터의 출력을 상기 입력버퍼로 전송하지 않는 전송 게이트로 구성되어 있는 것을 특징으로 하는 반도체 장치.
제20항에 있어서, 상기 제 2 스위칭수단은

상기 SSTL인에이블신호의 활성화에 응답하여 상기 패드를 통하여 외부로부터 인가되는 상기 기준전압을 상기 입력버퍼로 전송하는 전송 게이트인 것을 특징으로 하는 반도체 장치.
다수개의 인터페이스 장치들과 호환되는 반도체 장치의 구동방법에 있어서,

상기 반도체 장치를 인터페이스선택모드로 설정하는 단계;

다수개의 인터페이스인에이블신호들 중의 어느 하나를 활성화시키는 단계; 및

상기 활성화되는 인터페이스인에이블신호에 따라 선택되는 상기 인터페이스장치와 동작하도록 인터페이스종속회로의 동작을 설정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 구동 방법.
다수개의 인터페이스 장치들과 호환되는 반도체 장치의 구동방법에 있어서,

다수개의 제어신호들에 응답하여 모드레지스터설정회로를 인에이블시키는 단계;

상기 모드레지스터설정회로가 인에이블될 때 소정의 어드레스신호들을 입력하는 단계;

상기 소정의 어드레스신호들에 따라 인터페이스선택모드를 설정하는 단계;

상기 소정의 어드레스신호들에 응답하여 다수개의 인터페이스인에이블신호들 중의 어느 하나를 활성화시키는 단계; 및

상기 활성화되는 인터페이스인에이블신호에 따라 선택되는 상기 인터페이스장치와 동작하도록 인터페이스종속회로의 동작을 설정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 구동 방법.
다수개의 인터페이스 장치들과 호환되는 반도체 장치의 구동방법에 있어서,

상기 반도체 장치를 인터페이스선택모드로 설정하는 단계;

인터페이스인에이블신호를 발생하는 단계;

상기 활성화되는 인터페이스인에이블신호에 따라 선택되는 상기 인터페이스장치와 동작하도록 인터페이스종속회로의 동작을 설정하는 단계;

상기 반도체 장치 내에서 발생되는 기준전압을 입력버퍼로부터 분리시키는 단계; 및

상기 반도체 장치 외부에서 제공되는 기준전압을 상기 입력버퍼로 인가하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 구동 방법.
다수개의 인터페이스 장치들과 호환되는 반도체 장치의 구동방법에 있어서,

다수개의 제어신호들에 응답하여 모드레지스터설정회로를 인에이블시키는 단계;

상기 모드레지스터설정회로가 인에이블될 때 소정의 어드레스신호들를 입력하는 단계;

상기 소정의 어드레스신호들에 따라 인터페이스선택모드를 설정하는 단계;

상기 소정의 어드레스신호들에 응답하여 다수개의 인터페이스인에이블신호들 중의 어느 하나를 활성화시키는 단계; 및

상기 활성화되는 인터페이스인에이블신호에 따라 선택되는 상기 인터페이스장치와 동작하도록 인터페이스종속회로의 동작을 설정하는 단계;

상기 반도체 장치 내에서 발생되는 기준전압을 입력버퍼로부터 분리시키는 단계; 및

상기 반도체 장치 외부에서 제공되는 기준전압을 상기 입력버퍼로 인가하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 구동 방법.